JP2004178674A - 半導体メモリ - Google Patents
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Abstract
【解決手段】エラー検出回路13は、メモリセルからのリードデータと外部入出力端子12からのデータとを、比較回路18により比較することで、メモリセルの良/不良を判断する。エラー検出回路13は、メモリセルが不良の場合に、検知信号COMPERRを出力する。セルフフューズプログラム回路20は、検知信号COMPERRを受けると、外部アドレスを、救済アドレスとして、ラッチ回路LAiにラッチする。カウンタCi及びスイッチ回路SWにより、ラッチ回路LAiにラッチされた救済アドレスを、1ビットずつ、フューズプログラム回路FPiに転送することで、救済アドレスのプログラムを行う。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、電気的に書き込み可能なフューズ (E−Fuse)に救済アドレスが記憶される半導体メモリに関する。
【0002】
【従来の技術】
通常、半導体メモリは、製品の歩留りを向上させるために、テストにより不良と判断された不良セルをスペアセルに置き換えるためのリダンダンシイ回路を備えている。この置き換えは、テスト後に、不良セルのアドレス、即ち、救済アドレスを、フューズアレイにプログラムすることにより実現される。
【0003】
そして、通常動作時、例えば、フューズアレイに記憶された救済アドレスと同一の外部アドレスがチップに与えられると、不良セルに代わってスペアセルが選択されるため、外見上は、不良セルが救済されたことになり、製品の歩留りを向上させることができる(例えば、特許文献1参照)。
【0004】
救済アドレスを記憶するフューズとしては、レーザ光を用いてフューズを切断するレーザフューズが一般的に知られている。レーザフューズに対する救済アドレスのプログラムは、レーザ光を使用するため、ウェハ状態でのみ行うことができ、組み立て (assembly) 工程後には行うことができない。
【0005】
そこで、最近では、組み立て工程後のテストで不良とされた不良セルのアドレスをフューズアレイにプログラムし、製品の歩留りをさらに向上させるため、フューズアレイを、電気的に書き込み可能なフューズ(以下、電気的フューズ)により構成した半導体メモリが開発されている。
【0006】
図45は、電気的フューズを備えた従来の半導体メモリの主要部を示している。
【0007】
チップ10内には、メモリセルアレイ11が配置される。メモリセルアレイ11は、複数のメモリブロック(例えば、バンク)のうちの1つであってもよい。本例では、メモリセルアレイ11は、デコーダ、センスアンプ、リード/ライト回路などの周辺回路の一部を含んでいるものとする。
【0008】
外部入出力端子(DQ端子)12は、ライトデータ(書き込みデータ)をチップ10内に取り込み、かつ、リードデータをチップ外に出力するための要素である。入力回路14Aは、外部入出力端子12に与えられたライトデータをメモリセルアレイ11に転送する。出力回路17Aは、メモリセルアレイ11から読み出されたリードデータを外部入出力端子12に転送する。
【0009】
外部入力端子(アドレス端子)19Aは、通常動作時及びテスト時に、ロウ/カラムアドレスデータをチップ10内に取り込むための要素である。ロウ/カラムアドレスデータは、メモリセルアレイ11に与えられ、メモリセルの選択に使用される。
【0010】
また、テスト後のフューズプログラム時においては、例えば、フューズアレイに救済アドレスをプログラムするために必要なデータA0〜A4が、テスタにより作成される。このデータA0〜A4は、外部入力端子19Aを経由して、チップ10内に供給される。
【0011】
データA0〜A4は、デコード回路DCiに与えられる。デコード回路DCiは、データA0〜A4をデコードし、フューズプログラムデータD0〜D19を生成する。フューズプログラムデータD0〜D19は、フューズブローの対象となるフューズを決定する。
【0012】
フューズプログラム回路FPiは、複数の電気的フューズからなるフューズアレイを備える。フューズプログラム回路FPiは、フューズプログラムデータD0〜D19により決定されるフューズアレイ内の1つの電気的フューズ(例えば、キャパシタ)のキャパシタ絶縁膜を電気的に破壊する。最終的に、フューズアレイには、マスターデータ(1ビット)FMAST及び救済アドレスデータ(複数ビット)FADDnがプログラムされる。
【0013】
マスターデータFMASTは、フューズプログラム回路FPiの有効/無効を決定するデータである。マスターデータFMASTがフューズプログラム回路FPiの有効を示している場合には、フューズプログラム回路FPiにプログラムされた救済アドレスデータFADDnが有効になる。
【0014】
モニタ回路Mは、マスターデータFMAST及び救済アドレスデータFADDnが、正確に、フューズアレイにプログラムされたか否かを検出するための回路である。
【0015】
通常動作時には、フューズプログラム回路FPiは、マスターデータFMAST及び救済アドレスデータFADDnを出力する。リダンダンシイ回路21は、マスターデータFMASTがフューズプログラム回路FPiの有効を示している場合に、救済アドレスデータFADDnと外部アドレスデータとを比較する。
【0016】
そして、両者が一致する場合には、リダンダンシイ回路21は、置き換え信号Repを出力する。メモリセルアレイ11は、置き換え信号Repを受けると、不良セルに代えて、スペアセルを選択する。
【0017】
なお、チップ10は、メモリチップの他、メモリセルアレイを備えるICチップ、例えば、メモリ混載ICチップや、システムLSIチップなども含む。また、メモリの種類も限定されない。DRAM、SRAM、FeRAM、MRAM、ROM、フラッシュメモリなど、全てのメモリを含む。
【0018】
次に、図45のデコード回路DCi、フューズプログラム回路FPi及びモニタ回路Mの例について説明する。
【0019】
説明を明確にするため、前提条件を以下のように規定する。1つのチップ10内には、4つのバンク(メモリセルアレイ)が配置される。1つのバンクに対して、1つのデコード回路DCi、1つのフューズプログラム回路FPi及び1つのリダンダンシイ回路21が設けられる。1つのバンクは、例えば、16ロウ及び16カラムのマトリックス状メモリセルアレイからなり、救済アドレスデータFADD0〜FADD3は、4ビットから構成される。
【0020】
図46は、デコード回路DCi(i=0,1,2,3)の例を示し、図47は、フューズプログラム回路FPi(i=0,1,2,3)及びモニタ回路Mの例を示している。
【0021】
デコード回路DC0,DC1,DC2,DC3は、4つのバンク0,1,2,3に対応して4つ存在し、フューズプログラム回路FP0,FP1,FP2,FP3も、4つのバンク0,1,2,3に対応して4つ存在する。
【0022】
テスタにより生成されるデータ(フューズプログラム時のアドレスデータ)A0〜A4は、デコード回路DC0,DC1,DC2,DC3に入力される。
【0023】
バンク0に対応するデコード回路DC0は、フューズプログラムデータ(デコード信号)D0〜D4を出力する。フューズプログラムデータD0〜D4は、バンク0に対応するフューズプログラム回路FP0に入力される。
【0024】
バンク1に対応するデコード回路DC1は、フューズプログラムデータ(デコード信号)D5〜D9を出力する。フューズプログラムデータD5〜D9は、バンク1に対応するフューズプログラム回路FP1に入力される。
【0025】
バンク2に対応するデコード回路DC2は、フューズプログラムデータ(デコード信号)D10〜D14を出力する。フューズプログラムデータD10〜D14は、バンク2に対応するフューズプログラム回路FP2に入力される。
【0026】
バンク3に対応するデコード回路DC3は、フューズプログラムデータ(デコード信号)D15〜D19を出力する。フューズプログラムデータD15〜D19は、バンク3に対応するフューズプログラム回路FP3に入力される。
【0027】
表1に示すように、テスタにより生成されるデータA0〜A4の値に応じて、フューズプログラムデータ(デコード信号)D0〜D19のうちの1つが“H”となる。
【0028】
【表1】
ここで、具体例について考える。
【0029】
例えば、テストの結果、バンク0内に不良セルが存在し、その不良アドレス(救済アドレス)A0,A1,A2,A3が、“0”,“0”,“0”,“1”であったとする。救済アドレスは、ロウアドレス(ロウ救済)であっても、また、カラムアドレス(カラム救済)であっても、どちらでもよい。
【0030】
まず、テスト後のフューズプログラム時において、テスタにより生成されるアドレスデータA0,A1,A2,A3,A4が、“0”,“0”,“0”,“0”,“0”に設定される。この場合、表1に示すように、フューズプログラムデータD0〜D19のうち、データD0のみが“H”となる。
【0031】
その結果、図47のフューズプログラム回路FP0内のMASTが“H”になり、ゲートにMASTが入力されるNチャネルMOSトランジスタTr2がオン状態となる。NチャネルMOSトランジスタTr1は、高電圧を緩和するためのバリアトランジスタであり、常に、オン状態である。
【0032】
従って、FMASTに関わる電気的フューズ(例えば、キャパシタ)EFに高電圧が印加され、その電気的フューズEFのキャパシタ絶縁膜が破壊され、フューズプログラム回路FP0が有効になる。
【0033】
次に、テスタにより生成されるアドレスデータA0,A1,A2,A3,A4が、“0”,“0”,“1”,“0”,“0”に設定される。この場合、表1に示すように、フューズプログラムデータD0〜D19のうち、データD4のみが“H”となる。
【0034】
その結果、図47のフューズプログラム回路FP0内のA3が“H”になり、ゲートにA3が入力されるNチャネルMOSトランジスタTr2がオン状態となる。NチャネルMOSトランジスタTr1は、高電圧を緩和するためのバリアトランジスタであり、常に、オン状態である。
【0035】
従って、FADD3に関わる電気的フューズ(例えば、キャパシタ)EFに高電圧が印加され、その電気的フューズEFのキャパシタ絶縁膜が破壊される。
【0036】
以上の2回のフューズプログラム動作により、フューズプログラム回路FP0内に、救済アドレスA0,A1,A2,A3として、“0”,“0”,“0”,“1”がプログラムされる。
【0037】
なお、図47においては、電気的フューズEFのキャパシタ絶縁膜が破壊された場合(導通状態)を“1”とし、破壊されない場合(非導通状態)を“0”とする。マスターデータ(1ビット)FMAST及び救済アドレスデータ(4ビット)FADD0〜FADD3を読み出すための回路は、省略している。
【0038】
図46及び図47の例では、救済アドレスは、テスタ(救済アドレス作成対応機種)により生成される。この場合、テスタは、メモリセルアレイを構成するメモリセルの全てをテストする機能と共に、不良と判断されたメモリセルのアドレスをマップ (Fail Address Map : FAM) 上に表し、最も効率よく、不良セルを救済するための救済アドレス(救済解)を求める機能を備える。
【0039】
救済アドレスをフューズプログラム回路FPiにプログラムするに当たって、本例では、そのプログラムのために使用する外部端子の数を減らすために、図46のデコード回路DCiをチップ内に設けている。即ち、デコード回路DCiを使用する場合には、外部端子の数は、5個(A0〜A4)で済むが、デコード回路DCiを使用しない場合には、外部端子の数は、最低でも、フューズの数(20個)だけ必要になる。
【0040】
図48は、フューズプログラム時の具体的な動作波形の例を示している。
【0041】
この動作波形は、バンク1に関し、救済アドレスA0,A1,A2,A3として、“0”,“0”,“0”,“1”をプログラムする例である。
【0042】
まず、フューズプログラム信号(フューズプログラムエントリー信号)PROGRAMが“H”になり、フューズプログラムモードとなる。この時、図47のフューズプログラム回路FPi内のNチャネルMOSトランジスタN4がオン状態になる。また、VBPのレベル(電位)が、フューズの切断にとって必要な十分に大きな値に設定される。
【0043】
VBPのレベルは、チップ動作の低消費電力化を実現するため、フーズプログラムモードのときのみ、十分に大きな値に設定し、VBPを使用しないときは、例えば、接地電位に設定する。
【0044】
次に、FMASTのプログラムを行う。
【0045】
ロウアドレスストローブ信号/RASの立下りエッジ(“H”から“L”への切り替わり点)に同期して、テスタにより生成されたアドレス信号A0〜A4が、図46のデコード回路DCiに取り込まれる。アドレス信号A0〜A4は、“1”,“0”,“1”,“0”,“0”である、表1により、バンク1内のFMASTに対応するデコード信号D5が“H”となる。
【0046】
このため、バンク1内のFMASTに対応する電気的フューズEFについてのみ、その一端には、VBPが与えられ、その他端には、接地電位が与えられる。その結果、バンク1内のFMASTに対応する電気的フューズ(例えば、キャパシタ)EFのキャパシタ絶縁膜の両端に大きな電位差が生じ、そのキャパシタ絶縁膜が破壊され、“1(=有効)”がプログラムされる。
【0047】
次に、FADD3のプログラムを行う。
【0048】
ここで、FADD0〜FADD2については、“0”をプログラムすることになるが、電気的フューズEFの初期状態(破壊されていない状態)は、“0”であるため、FADD0〜FADD2については、フューズプログラムを行う必要がない。
【0049】
ロウアドレスストローブ信号/RASの立下りエッジ(“H”から“L”への切り替わり点)に同期して、テスタにより生成されたアドレス信号A0〜A4が、図46のデコード回路DCiに取り込まれる。アドレス信号A0〜A4は、“1”,“0”,“0”,“1”,“0”である、表1により、バンク1内のADD3に対応するデコード信号D9が“H”となる。
【0050】
このため、バンク1内のFADD3に対応する電気的フューズEFについてのみ、その一端には、VBPが与えられ、その他端には、接地電位が与えられる。その結果、バンク1内のFADD3に対応する電気的フューズ(例えば、キャパシタ)EFのキャパシタ絶縁膜の両端に大きな電位差が生じ、そのキャパシタ絶縁膜が破壊され、“1”がプログラムされる。
【0051】
なお、本例では、全ての電気的フューズEFの一端は、共通接続され、その一端に、VBP(高電位)が与えられる。このため、フューズプログラムは、1ビットずつ行う。本例では、1つの救済アドレスに対して、最低1回のプログラム動作(FMAST=1ビット)、最大5回のプログラム動作(FMAST+ADD0〜ADD3=5ビット)が行われる。
【0052】
通常、救済アドレスをプログラムした後、救済アドレスが正確にプログラムされたか否かを検証するベリファイが実行される。
【0053】
フューズプログラム動作は、上述のように、電気的フューズの初期状態が“0”であることから、“1”−プログラミングの対象となるフューズに対してのみ実行する。
【0054】
これに対し、ベリファイ動作は、救済アドレスが正確にプログラムされているか否かを検証するものであるため、例えば、全ての電気的フューズ(FMAST,FADD0〜FADD3)に対して、1ビットずつ、順次、行う。
【0055】
この場合、ベリファイ動作は、例えば、バンク0のFMASTから始まり、バンク0のFADD0→FADD1→FADD2→FADD3と進み、さらに、バンク1→バンク2→バンク3と進む。
【0056】
“1”−プログラミングを実行した電気的フューズに対するベリファイでは、EFmoniが“H”のときは、プログラミングOK、“L”のときは、プログラミングNGとなる。“1”−プログラミングを実行していない電気的フューズに対するベリファイでは、EFmoniが“L”のときは、プログラミングOK、“H”のときは、プログラミングNGとなる。
【0057】
1つのバンクに対して、1つのモニタ回路が設けられる場合には、複数のバンクにおけるベリファイ動作をパラレルに実行することができる。また、複数のバンクに対して、1つのモニタ回路のみが設けられる場合には、ベリファイ動作は、1バンクずつ、順次、行う。
【0058】
なお、ベリファイ動作は、事実上は、電気的フューズに対する“1”−プログラミングの検証として実施される。従って、ベリファイ動作は、全ての電気的フューズに対して行わずに、“1”−プログラミングを行った電気的フューズのみを対象としてもよい。
【0059】
この場合、“1”−プログラミングがOKのときは、VBPから、電気的フューズEF、トランジスタTr1,Tr2,N4を経由して、Vssまでの電流パスができる。一方、“1”−プログラミングがNGのときは、フューズが破壊されていないので、このような電流パスはできない。
【0060】
“1”−プログラミングを行った電気的フューズのみを対象とするベリファイ動作によれば、フューズプログラム時に使用したアドレスを、再び、テスタからチップへ与えればよいため、簡単かつ短時間に、ベリファイ動作を行うことができる。
【0061】
図49は、救済アドレスのベリファイ時の動作波形の例を示している。
この動作波形は、“1”−プログラミングを行った電気的フューズのみを対象とするベリファイ動作に関する。
【0062】
まず、テストモードベリファイ信号TMVERIFYが“H”になり、ベリファイモードとなる。この時、図47のモニタ回路M内のトランスファゲートTGがオン状態になる。また、VBPのレベル(電位)が、“H”、例えば、電源電位Vddに設定される。
【0063】
VBPのレベルは、チップ動作の低消費電力化を実現するため、ベリファイモードのときのみ、“H”に設定し、VBPを使用しないときは、例えば、接地電位に設定する。
【0064】
まず、バンク0のFADD0のベリファイについて考える。
【0065】
ロウアドレスストローブ信号/RASの立下りエッジに同期して、テスタにより生成されたアドレス信号A0〜A4が、図46のデコード回路DCiに取り込まれる。アドレス信号A0〜A4は、“1”,“0”,“0”,“0”,“0”である。表1により、バンク0内のFADD0に対応するデコード信号D1が“H”となる。
【0066】
このため、バンク0内のFADD0に対応する電気的フューズEFについてのみ、その一端には、VBPが与えられ、その他端には、接地電位が与えられる。その結果、バンク0内のFADD0に対応する電気的フューズEFの状態に応じて、EFmoniの値が変化する。
【0067】
バンク0内のFADD0に関する電気的フューズについては、例えば、“0”−プログラミングが実行されている。
【0068】
この場合、同図に示すように、電流iPDが流れずに、EFmoniが“L”となる場合には、バンク0内のFADD0に関わるフューズは、破壊されておらず、“0”が正確にプログラムされていることが確認できる。一方、電流iPDが流れ、EFmoniが“H”となる場合には、バンク0内のFADD0に関わるフューズは、破壊されており、“1”が誤ってプログラムされていることになる。
【0069】
次に、バンク1のFMASTのベリファイについて考える。
【0070】
ロウアドレスストローブ信号/RASの立下りエッジに同期して、テスタにより生成されたアドレス信号A0〜A4が、図46のデコード回路DCiに取り込まれる。アドレス信号A0〜A4は、“1”,“0”,“1”,“0”,“0”である。表1により、バンク1内のFMASTに対応するデコード信号D5が“H”となる。
【0071】
このため、バンク1内のFMASTに対応する電気的フューズEFについてのみ、その一端には、VBPが与えられ、その他端には、接地電位が与えられる。その結果、バンク1内のFMASTに対応する電気的フューズEFの状態に応じて、EFmoniの値が変化する。
【0072】
バンク1内のFMASTに関する電気的フューズについては、例えば、“1”−プログラミングが実行されている。
【0073】
この場合、同図に示すように、電流iPDが流れ、EFmoniが“H”となる場合には、バンク1内のFMASTに関わるフューズは、破壊されており、“1”が正確にプログラムされていることが確認できる。一方、電流iPDが流れずに、EFmoniが“L”となる場合には、バンク1内のFMASTに関わるフューズは、破壊されておらず、“0”が誤ってプログラムされていることになる。
【0074】
【特許文献1】
特開2002−197889号公報
【0075】
【発明が解決しようとする課題】
図50は、レーザフューズを使用したときのテストフローを示している。
この場合、ウェハ段階でのテスト工程、例えば、ダイソートテストD/Sでは、救済アドレスを作成できるテスタによりテストが実行され、救済アドレスのプログラム時には、レーザマシンによりフューズの切断が実行される。この後、不良セルが正確にスペアセルに置き換えられたか否かをテストする。
【0076】
レーザフューズを使用する場合には、不良セルの救済は、ウェハ段階でのみしか行うことができず、組み立て工程後には行うことができない。ウェハ段階で行うテストは、テスト時間の関係から一定の温度(例えば、高温のみ)の下でしか行わない。また、テスタの信号をチップに伝えるための信号ケーブルが長いため、高速動作のテストもできない。従って、組み立て工程後のテスト工程、例えば、低温テストLTや高温テストHTなどでは、不良セルが生じたときにも、これを救済することができない。
【0077】
図51は、電気的フューズを使用したときのテストフローを示している。
この場合、ウェハ段階でのテスト工程、例えば、ダイソートテストD/Sでは、レーザフューズを使用したときと同様に、救済アドレスを作成できるテスタによりテストが実行される。但し、救済アドレスのプログラムは、レーザマシンによらず、電気的に行うことができる。
【0078】
従って、ウェハをレーザマシンに移動させる工程がなくなるため、組み立て工程までのウェハタッチを減らすことができる。これは、半導体メモリの製造における効率向上を意味している。
【0079】
この後、不良セルが正確にスペアセルに置き換えられたか否かのテスト工程が実行される。
【0080】
電気的フューズを使用する場合には、不良セルの救済は、組み立て工程後にも行うことができる。例えば、組み立て工程後のテスト工程、例えば、低温テストLTや高温テストHTなどでは、救済アドレスを作成できるテスタによりテストを実行した後、救済アドレスのプログラムが電気的に実行されるため、製品の歩留り向上を実現できる。
【0081】
しかし、従来の電気的フューズを使用したテストフローでは、テスト毎に、救済アドレス(救済解)を求めなければならない。また、この救済アドレスは、例えば、FAM (Fail Address Map) 機能を搭載したテスタにより求めなければならない。ところが、FAM機能を搭載したテスタは、非常に高価であり、これを使用すると、テストコストを下げることができない。
【0082】
また、組み立て工程後のチップのテストにおいては、複数チップを同時にテストする。1回のテストで、テスト対象となったチップの全てにおいて、救済アドレスが一致するということはほとんどない。即ち、組み立て工程後のチップに対しては、フューズプログラム動作は、チップ毎に、個別に行うことになる。
【0083】
テスタは、フューズプログラム動作を行っている期間は、テスト及び救済解の作成動作を実行できないため、結果として、その期間、FAM機能も使用できないことになる。
【0084】
つまり、従来においては、FAM機能を搭載した高価なテスタを使用しなければならないばかりでなく、さらに、この高価なテスタを、効率よく、使用することができないという問題がある。
【0085】
ところで、組み立て工程後にメモリセルが不良となる原因としては、主として、ビット線同士の短絡などのビット不良にある。ビット不良の発生率は、高速動作品になるほど高くなる傾向がある。
【0086】
このようなビット不良を、ウェハ段階のダイソートテストで検出することは、▲1▼ テスト強度/感度を高くしなければならないこと、▲2▼ ダイソートテストの時間が膨大になること、▲3▼ オーバーキルによる歩留まりの低下が考えられること、などの理由から、現実的には不可能である。結局、ビット不良については、組み立て工程後のテスト工程で救済しなければならない。
【0087】
そこで、少なくとも、このような組み立て工程後に発生するメモリセルの不良については、FAMを搭載した高価なテスタを用いずに救済することができるようになれば、テスト効率の向上とテストコストの低下にとっては、非常に有効となる。
【0088】
本発明は、このような点に鑑みてなされたものであり、その目的は、組み立て工程後に発生するメモリセルの不良を、FAMを搭載した高価なテスタを用いずに救済することにある。
【0089】
【課題を解決するための手段】
本発明の例に関わる半導体メモリは、メモリセルから読み出される第1データと外部入力端子に与えられる第2データとに基づいて、前記メモリセルの良/不良を判定するエラー検出回路と、前記メモリセルが不良の場合に、前記メモリセルのアドレスデータを、救済アドレスデータとして、電気的フューズにプログラムするセルフフューズプログラム回路とを備える。
【0090】
本発明の例に関わる救済アドレスのプログラミング方法は、メモリセルから読み出される第1データと外部入力端子に与えられる第2データとに基づいて、前記メモリセルの良/不良を判定するステップと、前記メモリセルが不良の場合に、前記メモリセルのアドレスデータを、救済アドレスデータとして、電気的フューズにプログラムするステップとを備える。
【0091】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体メモリの例について詳細に説明する。
【0092】
(1) 概要
本発明は、主として、救済アドレスのプログラムをチップ毎に個別に行うことが多くなる組み立て工程後に発生するメモリセルの不良、例えば、ビット線不良に対しては、FAMを搭載した高価なテスタを用いずに、救済アドレスのプログラムを行うことができる半導体メモリを提案するものである。
【0093】
即ち、本発明の半導体メモリでは、テスタは、テストアドレス及びテストデータを生成する機能を有していればよく、テスト結果に基づく救済アドレス(救済解)は、半導体メモリ自身で作成すると共に、その救済アドレスのプログラムも、半導体メモリ自身で自動的に行う(セルフフューズプログラム)。
【0094】
これにより、不良セルの検出と、その不良セルの救済(不良セルからスペアセルへの置き換え)、即ち、救済アドレスのプログラムとに関するテスト工程のテスト効率の向上とテストコストの低下を実現できる。
【0095】
具体的には、本発明の半導体メモリにおいては、不良セルの検出に関しては、チップ内に、テスタから与えられるテストデータ(ライトデータ)及びテストデータのプログラムが行われたメモリセルから読み出されるリードデータに基づいて、不良セルの検出を行うエラー検出回路を新設する。
【0096】
また、不良セルの救済に関しては、チップ内に、セルフフューズプログラム回路を新設する。セルフフューズプログラム回路は、不良セルが検出されたときに、その不良セルのアドレスを、救済アドレス(救済解)としてラッチするラッチ回路と、その救済アドレスを、1ビットずつ、電気的フューズにプログラムするフューズプログラム回路とを備える。
【0097】
なお、救済アドレスのプログラム後に、この救済アドレスが正確に電気的フューズにプログラムされたか否かをテストするモニタ回路を、さらに、チップ内に設けてもよい。
【0098】
このように、本発明によれば、不良セルの検出、救済アドレス(救済解)の作成及び救済アドレスのプログラムを、半導体メモリ内で自動的に行うため、FAMを搭載した高価なテスタを用いずに、テスト工程を実施できる。
【0099】
本発明は、主として、組み立て工程後のテスト工程に対して効果的であるが、ウェハ段階におけるテスト工程に適用することも可能である。
【0100】
(2) 例1
以下、本発明の例1に関わる半導体メモリについて説明する。
【0101】
▲1▼ 全体図
図1は、本発明の例1に関わる半導体メモリの主要部を示している。
チップ10内には、メモリセルアレイ11が配置される。メモリセルアレイ11は、複数のメモリブロック(例えば、バンク)のうちの1つであってもよい。本例では、メモリセルアレイ11は、デコーダ、センスアンプ、リード/ライト回路などの周辺回路の一部を含んでいるものとする。
【0102】
外部入出力端子(DQ端子)12は、プログラムデータをチップ10内に取り込み、かつ、リードデータをチップ外に出力するための要素である。入力回路14は、外部入出力端子12に与えられたプログラムデータをメモリセルアレイ11に転送する。出力回路17は、メモリセルアレイ11から読み出されたリードデータを外部入出力端子12に転送する。
【0103】
本例では、メモリセルアレイ11と入力回路14との間に、擬似リード制御回路 ( Pseudo Read Control Circuit ) 15が配置され、メモリセルアレイ11と出力回路16との間に、擬似リード制御回路16が配置される。比較回路18は、擬似リード制御回路15,16の出力データcompW,compRに基づいて、検知信号(ラッチ信号)COMPERRを出力する。
【0104】
擬似リード制御回路15は、ライトモード(テストモード時のライト動作を含む)時に、外部入出力端子12に与えられるプログラムデータを、メモリセルアレイ11に転送し、テストモード(擬似リードサイクル; Pseudo Read Cycle )時の期待値入力動作において、外部入出力端子12に与えられるプログラムデータ(期待値)を、比較回路18に転送する機能を有する。
【0105】
また、テストモード時のライト動作及びテストモード(擬似リードサイクル)時の期待値入力動作では、入力回路14は、外部入出力端子12に与えられるプログラムデータを擬似リード制御回路15に転送することができるように、活性化される。
【0106】
擬似リード制御回路16は、リードモード時に、メモリセルアレイ11から読み出されるリードデータを、出力回路17に転送し、テストモード(擬似リードサイクル)時のリード動作において、メモリセルアレイ11から読み出されるリードデータを、比較回路18に転送する機能を有する。
【0107】
また、テストモード(擬似リードサイクル)時のリード動作では、出力回路17は、擬似リード制御回路16の出力データを外部入出力端子12に転送しないように、非活性化される。
【0108】
比較回路18は、テストモード時に、プログラムデータ(期待値)compWとリードデータcompRとを比較し、その比較結果に基づいて、不良セルの検出を行う。
【0109】
擬似リード制御回路15,16及び比較回路18は、エラー検出回路13を構成している。エラー検出回路13は、本発明の半導体メモリの特徴の一つとなっている。
【0110】
外部入力端子(アドレス端子)19は、リード/ライトモード時及びテストモード時に、ロウ/カラムアドレスデータをチップ10内に取り込むための要素である。ロウ/カラムアドレスデータは、外部入力端子19を経由して、メモリセルアレイ11に与えられ、メモリセルの選択に使用される。
【0111】
テストモード時のライト動作では、メモリセルアレイ11内のメモリセルにプログラムデータ(テストデータ)をプログラムするために、ロウ/カラムアドレスデータがチップ10に供給される。テストモード(擬似リードサイクル)時のリード動作では、メモリセルアレイ11内のメモリセルからプログラムデータ(期待値)と比較するためのリードデータを読み出すために、ロウ/カラムアドレスデータがチップ10に供給される。
【0112】
また、テストモード時の救済アドレスラッチサイクルでは、メモリセルアレイ11内に不良セルが存在した場合に、その不良セルのアドレス(救済アドレス)をラッチ回路LAiにラッチするために、バンクアドレスデータ及びロウ/カラムアドレスデータ(実際にラッチするのは、その一部)がチップ10に供給される。
【0113】
ラッチ回路LAiは、テストモード時の救済アドレスラッチサイクルにおいて、救済アドレス(救済解)をラッチする。不良セルをロウ単位で救済するロウ救済の場合には、ラッチ回路LAiは、ロウアドレスをラッチし、不良セルをカラム単位で救済するカラム救済の場合には、ラッチ回路LAiは、カラムアドレスをラッチする。
【0114】
フューズプログラム回路FPiは、複数の電気的フューズからなるフューズアレイを備える。フューズプログラム回路FPiは、フューズプログラムデータMAST,ADDnにより決定されるフューズアレイ内の1つの電気的フューズ(例えば、キャパシタ)のキャパシタ絶縁膜を電気的に破壊する。最終的に、フューズアレイには、マスターデータ(1ビット)FMAST及び救済アドレスデータ(複数ビット)FADDnがプログラムされる。
【0115】
マスターデータFMASTは、フューズプログラム回路FPiの有効/無効を決定するデータである。マスターデータFMASTがフューズプログラム回路FPiの有効を示している場合には、フューズプログラム回路FPiにプログラムされた救済アドレスデータFADDnが有効になる。
【0116】
カウンタCi及びスイッチ回路SWは、ラッチ回路LAiにラッチされた救済アドレスを、1ビットずつ、電気的フューズにプログラムするために設けられている。救済アドレスデータを構成する複数ビットのうち、カウンタCiにより選択された1ビットは、ラッチ回路LAiからフューズプログラム回路FPiに転送される。
【0117】
ラッチ回路LAi、フューズプログラム回路FPi、カウンタCi及びスイッチ回路SWは、セルフフューズプログラム回路20を構成している。セルフフューズプログラム回路20は、本発明の半導体メモリの特徴の一つとなっている。
【0118】
モニタ回路Mは、マスターデータFMAST及び救済アドレスデータFADDnが、正確に、フューズアレイにプログラムされたか否かを検出するための回路である。
【0119】
リード/ライトモード時には、フューズプログラム回路FPiは、マスターデータFMAST及び救済アドレスデータFADDnを出力する。リダンダンシイ回路21は、マスターデータFMASTがフューズプログラム回路FPiの有効を示している場合に、救済アドレスデータFADDnと外部アドレスデータとを比較する。
【0120】
そして、両者が一致する場合には、リダンダンシイ回路21は、置き換え信号Repを出力する。メモリセルアレイ11は、置き換え信号Repを受けると、不良セルに代えて、スペアセルを選択する。
【0121】
なお、チップ10は、メモリチップの他、メモリセルアレイを備えるICチップ、例えば、メモリ混載ICチップや、システムLSIチップなども含む。また、メモリの種類も限定されない。DRAM、SRAM、FeRAM、MRAM、ROM、フラッシュメモリなど、全てのメモリを含む。
【0122】
▲2▼ エラー検出回路
次に、図1のエラー検出回路13の例について説明する。
【0123】
エラー検出回路13は、テスタから与えられるテストデータ(ライトデータ)及びテストデータのプログラムが行われたメモリセルから読み出されるリードデータに基づいて、不良セルの検出を行う機能を有する。
【0124】
エラー検出回路13は、入力回路14、擬似リード制御回路15,16、出力回路17及び比較回路18から構成される。
【0125】
▲2▼−1. 概要
図2は、エラー検出回路の概要を示している。
【0126】
TMCOMPは、テストモード(擬似リードサイクル)にエントリーするか否かを決定する制御信号であり、例えば、TMCOMP=“H”の期間、テストモードが実行される。制御信号TMCOMPは、入力回路14、擬似リード制御回路15,16及び出力回路17に与えられ、テストモードにおけるこれら回路の状態を決定する。
【0127】
bWRITEは、ライトモード(テストモード時のライト動作を含む)のときに“L”、ライトモード以外のモードのときに、“H”となる制御信号である。ライトモード時には、プログラムデータを擬似リード制御回路15に転送するために、入力回路14は、制御信号bWRITEにより活性化される。この時、出力回路17は、制御信号bWRITEにより非活性化される。
【0128】
ノーマルライトモードでは、プログラムデータは、経路▲1▼を経由して、メモリセルアレイ11に転送される。テストモード(擬似リードサイクル)におけるライト動作においても、プログラムデータは、経路▲1▼を経由して、メモリセルアレイ11に転送される。
【0129】
ノーマルリードモードでは、リードデータは、経路▲1▼’を経由して、出力回路17に転送される。
【0130】
テストモード(擬似リードサイクル)時の期待値入力動作では、プログラムデータは、経路▲2▼を経由して、期待値として、比較回路18に転送される。テストモード(擬似リードサイクル)時のリード動作では、リードデータは、経路▲2▼を経由して、比較回路18に転送される。
【0131】
以下、エラー検出回路13を構成する各回路の具体例について説明する。
【0132】
▲2▼−2. 入力回路
図3は、入力回路の例を示している。
【0133】
入力回路14は、インバータI1〜I5及びナンド(論理積否定)回路NAND1,NAND2から構成される。入力回路14の状態は、制御信号TMCOMP,bWRITEによって制御される。
【0134】
例えば、ノーマルライトモードのときは、制御信号TMCOMP及び制御信号bWRITEは、共に、“L”となるため、ナンドゲート回路NAND1の出力信号bWTINは、“H”となる。その結果、外部入出力端子12に与えられるプログラムデータは、入力回路14からプログラムデータWDとして出力される。
【0135】
また、ノーマルリードモードのときは、制御信号TMCOMPは、“L”、制御信号bWRITEは、“H”となるため、ナンドゲート回路NAND1の出力信号bWTINは、“L”となる。その結果、入力回路14の出力データWDは、“L”に固定される。
【0136】
また、テストモード時のライト動作のときは、制御信号TMCOMPは、“L”、制御信号bWRITEは、“L”となるため、ナンドゲート回路NAND1の出力信号bWTINは、“H”となる。その結果、外部入出力端子12に与えられるプログラムデータは、プログラムデータWDとして、入力回路14から出力される。
【0137】
また、テストモード(擬似リードサイクル)時の期待値入力動作のときは、制御信号TMCOMPは、“H”、制御信号bWRITEは、“H”となるため、ナンドゲート回路NAND1の出力信号bWTINは、“H”となる。その結果、外部入出力端子12に与えられるプログラムデータは、プログラムデータWDとして、入力回路14から出力される。
【0138】
図4は、図3の入力回路の動作波形図を示している。
【0139】
ライトモード(テストモード時のライト動作を含む)では、ナンドゲート回路NAND1の出力信号bWTINが“H”であるため、入力データ(プログラムデータ)DQと出力データWDは、同相となる。
【0140】
ノーマルリードモードでは、ナンドゲート回路NAND1の出力信号bWTINが“L”であるため、入力回路14の出力データWDは、常に、“L”となる。
【0141】
テストモード(擬似リードサイクル)時の期待値入力動作では、ナンドゲート回路NAND1の出力信号bWTINが“H”となるため、出力データWDは、入力データDQに依存して変化する。
【0142】
このように、本例では、入力回路14は、テストモードであっても、プログラムデータをチップ内に取り込むことができるように構成される。
【0143】
▲2▼−3. 出力回路
図5は、出力回路の例を示している。
【0144】
出力回路17は、インバータI6〜I11、ナンド(論理積否定)回路NAND3〜NAND5、PチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1から構成される。出力回路17の状態は、制御信号TMCOMP,bWRITEによって制御される。
【0145】
例えば、ノーマルライトモードのときは、制御信号TMCOMP及び制御信号bWRITEは、共に、“L”となるため、ナンドゲート回路NAND3,NAND4の出力信号は、“H”となり、ナンドゲート回路NAND5の出力信号は、“L”となる。その結果、PチャネルMOSトランジスタP1がオフ状態、NチャネルMOSトランジスタN1がオン状態となり、出力回路17の出力データは、入力データRDDによらず、常に、“L”に固定される。
【0146】
また、ノーマルリードモードのときは、制御信号TMCOMPは、“L”、制御信号bWRITEは、“H”となるため、ナンドゲート回路NAND3〜NAND5の出力信号の値は、入力データ(リードデータ)RDDの値に依存して変化する。例えば、入力データRDDが“H”のときは、PチャネルMOSトランジスタP1がオン状態、NチャネルMOSトランジスタN1がオフ状態となり、出力データも、“H”となる。また、入力データRDDが“L”のときは、PチャネルMOSトランジスタP1がオフ状態、NチャネルMOSトランジスタN1がオン状態となり、出力データも、“L”となる。
【0147】
また、テストモード時のライト動作のときは、制御信号TMCOMPは、“L”、制御信号bWRITEは、“L”となるため、ナンドゲート回路NAND3,NAND4の出力信号は、“H”となり、ナンドゲート回路NAND5の出力信号は、“L”となる。その結果、PチャネルMOSトランジスタP1は、オフ状態、NチャネルMOSトランジスタN1は、オン状態となり、出力回路17の出力データは、入力データRDDによらず、常に、“L”に固定される。
【0148】
また、テストモード(擬似リードサイクル)時のリード動作のときは、制御信号TMCOMP及び制御信号bWRITEは、共に、“H”となるため、ナンドゲート回路NAND3,NAND4の出力信号は、“H”となり、ナンドゲート回路NAND5の出力信号は、“H”となる。その結果、PチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1が、共に、オフ状態となり、出力回路17の出力ノードは、フローティング状態となる。
【0149】
図6は、図5の出力回路の動作波形図を示している。
【0150】
ノーマルリードモードでは、制御信号TMCOMPは、“L”、制御信号bWRITEは、“H”となる。
【0151】
入力データRDDが“L”のときは、PGT=“H”により、PチャネルMOSトランジスタP1がオフ状態となり、NGT=“H”により、NチャネルMOSトランジスタN1がオン状態となる。また、入力データRDDが“H”のときは、PGT=“L”により、PチャネルMOSトランジスタP1がオン状態となり、NGT=“L”により、NチャネルMOSトランジスタN1がオフ状態となる。
【0152】
テストモード(擬似リードサイクル)時のリード動作では、制御信号TMCOMPは、“H”、制御信号bWRITEは、“H”となる。この場合、入力データRDDの値によらず、PGT=“H”、NGT=“L”になるため、PチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1は、共に、オフ状態となる。
【0153】
このように、本例では、出力回路17は、テストモードにおいては、リード動作であっても、メモリセルアレイから読み出されるリードデータを外部入出力端子に転送しないように構成される。
【0154】
▲2▼−4. 擬似リード制御回路
図7は、擬似リード制御回路(ライト側)の例を示している。
【0155】
擬似リード制御回路15は、インバータI12〜I14及びナンド(論理積否定)回路NAND6,NAND7から構成される。擬似リード制御回路15の状態は、制御信号TMCOMPによって制御される。
【0156】
例えば、ノーマル動作モード及びテストモード時のライト動作では、制御信号TMCOMPは、“L”であるため、ナンドゲート回路NAND6の出力データの値は、入力データ(プログラムデータ)WDの値に依存して変化し、ナンドゲート回路NAND7の出力データの値は、入力データ(プログラムデータ)WDの値によらず、常に、“H”となる。
【0157】
従って、ノーマル動作モード及びテストモード時のライト動作では、擬似リード制御回路15は、入力データ(プログラムデータ)WDを、出力データWTDとして、メモリセルアレイ11に転送する。
【0158】
また、テストモード(擬似リードサイクル)時の期待値入力動作では、制御信号TMCOMPは、“H”であるため、ナンドゲート回路NAND6の出力データの値は、入力データ(プログラムデータ)WDの値によらず、常に、“H”となり、ナンドゲート回路NAND7の出力データの値は、入力データ(期待値としてのプログラムデータ)WDの値に依存して変化する。
【0159】
従って、テストモード(擬似リードサイクル)時の期待値入力動作では、擬似リード制御回路15は、入力データ(期待値としてのプログラムデータ)WDを、出力データcompWとして、比較回路18に転送する。
【0160】
図8は、擬似リード制御回路(リード側)の例を示している。
【0161】
擬似リード制御回路16は、インバータI15〜I17及びナンド(論理積否定)回路NAND8,NAND9から構成される。擬似リード制御回路16の状態は、制御信号TMCOMPによって制御される。
【0162】
例えば、ノーマル動作モードのときは、制御信号TMCOMPは、“L”であるため、ナンドゲート回路NAND8の出力データの値は、入力データ(リードデータ)RDの値に依存して変化し、ナンドゲート回路NAND9の出力データの値は、入力データ(リードデータ)RDの値によらず、常に、“H”となる。
【0163】
従って、ノーマル動作モードでは、擬似リード制御回路16は、入力データ(リードデータ)RDを、出力データRDDとして、出力回路17に転送する。
【0164】
また、テストモード(擬似リードサイクル)時のリード動作では、制御信号TMCOMPは、“H”であるため、ナンドゲート回路NAND8の出力データの値は、入力データ(リードデータ)RDの値によらず、常に、“H”となり、ナンドゲート回路NAND9の出力データの値は、入力データ(リードデータ)RDの値に依存して変化する。
【0165】
従って、テストモード(擬似リードサイクル)時のリード動作では、擬似リード制御回路16は、入力データ(リードデータ)RDを、出力データcompRとして、比較回路18に転送する。
【0166】
図9は、図7及び図8の擬似リード制御回路の動作波形図を示している。
【0167】
ライトモード(テストモード時のライト動作を含む)では、制御信号TMCOMPは、“L”であるため、入力データ(プログラムデータ)WDと出力データWTDは、同相となる。出力データcompWは、常に、“L”を維持する。
【0168】
リードモードでは、制御信号TMCOMPは、“L”であるため、入力データ(リードデータ)RDと出力データRDDは、同相となる。出力データcompRは、常に、“L”を維持する。
【0169】
テストモード(擬似リードサイクル)の期待値入力動作では、制御信号TMCOMPは、“H”であるため、出力データcompWは、期待値としての入力データ(プログラムデータ)WDと同相となる。出力データWTDは、常に、“L”を維持する。
【0170】
テストモード(擬似リードサイクル)のリード動作では、制御信号TMCOMPは、“H”であるため、出力データcompRは、入力データ(リードデータ)RDと同相となる。出力データRDDは、常に、“L”を維持する。
【0171】
このように、本例では、擬似リード制御回路15,16は、テストモード(擬似リードサイクル)時には、プログラムデータ(期待値)及びリードデータを、比較回路18に転送するように構成される。
【0172】
▲2▼−5. 比較回路
図10は、比較回路の例を示している。
【0173】
比較回路18は、PチャネルMOSトランジスタP2,P3、NチャネルMOSトランジスタN2,N3及びインバータI18,I19から構成される。
【0174】
比較回路18の出力データ(ラッチ信号)COMPERRの値は、入力データcompR,compWの値によって決定される。入力データcompR,compWの値が互いに等しい場合には、出力データCOMPERRの値は、“L”となり、互いに異なる場合には、出力データCOMPERRの値は、“H”となる。
【0175】
比較回路18の構成については、表2に示すような論理を実現できる回路であれば、図10の回路に限られず、どのような回路を用いてもよい。
【0176】
【表2】
図11は、比較回路18の他の例を示している。
【0177】
メモリセルアレイ11内の複数のメモリセル(複数ビット)に対して、同時に、リード/ライト動作を実現できる多ビットタイプ半導体メモリにおいては、本例に示すような回路が有効である。
【0178】
本例の比較回路18は、4ビットタイプ半導体メモリに適用される比較回路の例である。4つの比較回路A,B,C,Dは、それぞれ、図10に示す比較回路とほぼ同じ構成を有している。但し、図10の比較回路を4ビットタイプ半導体メモリに適用する場合には、図10のPチャネルMOSトランジスタP3及びNチャネルMOSトランジスタN3の出力ノードINを出力端子とする。即ち、図10のインバータI19が不要となる。
【0179】
比較回路A,B,C,Dの出力データIN0,IN1,IN2,IN3は、ナンドゲート回路NAND10に入力され、比較回路18の出力データ(ラッチ信号)COMPERRは、ナンドゲート回路NAND10から出力される。
【0180】
本例では、全ての比較回路A,B,C,Dの出力データIN0,IN1,IN2,IN3が“H”のとき、即ち、全ての比較回路A,B,C,Dにおいて、入力データcompRi,compWi(i=0,1,2,3)の値が互いに等しい場合には、比較回路18の出力データ(ラッチ信号)COMPERRは、“L”となる。
【0181】
これに対し、比較回路A,B,C,Dの出力データIN0,IN1,IN2,IN3のうちの少なくとも1つが“L”のとき、即ち、比較回路A,B,C,Dの少なくとも1つにおいて、入力データcompRi,compWi(i=0,1,2,3)の値が互いに異なる場合には、比較回路18の出力データ(ラッチ信号)COMPERRは、“H”となる。
【0182】
比較回路18の構成については、表3に示すような論理を実現できる回路であれば、図11の回路に限られず、どのような回路を用いてもよい。
【0183】
【表3】
【0184】
▲2▼−6. 動作
図12は、エラー検出回路の動作波形図を示している。
【0185】
まず、メモリセルアレイ内のメモリセルに対して、プログラムデータ(テストデータ)をプログラムするライトサイクルが実行される(テストモード時のライト動作)。この時、上述したように、図2の入力回路14は、活性化され、擬似リード制御回路(ライト側)15は、テストデータをメモリセルアレイ11に転送する。
【0186】
この後、制御信号TMCOMPが“H”になると、テストモード(擬似リードサイクル)にエントリーする。この時、上述したように、図2の入力回路14は、活性化され、擬似リード制御回路(ライト側)15は、プログラムデータ(期待値。テストデータと同じ値を有する。)を比較回路18に転送する。また、図2の出力回路17は、非活性化され、擬似リード制御回路(リード側)16は、リードデータを比較回路18に転送する。
【0187】
比較回路は、プログラムデータ(期待値)compWの値とリードデータcompRの値とを比較し、両者が不一致のときのみ、出力データ(ラッチ信号)COMPERRを“H”にする。
【0188】
▲3▼ セルフフューズプログラム回路
次に、図1のセルフフューズプログラム回路20の例について説明する。
【0189】
セルフフューズプログラム回路20は、不良セルが検出されたときに、その不良セルのアドレスを、救済アドレス(救済解)としてラッチすると共に、その救済アドレスを、1ビットずつ、電気的フューズにプログラムする機能を有する。
【0190】
セルフフューズプログラム回路20は、ラッチ回路LAi、フューズプログラム回路FPi、カウンタCi及びスイッチ回路SWから構成される。
【0191】
なお、以下では、説明を明確にするため、前提条件を以下のように規定する。1つのチップ内には、4つのバンク(メモリセルアレイ)が配置される。1つのバンクに対して、1つのセルフフューズプログラム回路及び1つのリダンダンシイ回路が設けられる。1つのバンクは、例えば、16ロウ及び16カラムのマトリックス状メモリセルアレイからなり、救済アドレスデータFADD0〜FADD3は、4ビットから構成される。
【0192】
この前提条件は、本発明を分かり易く説明するためのもので、バンクの数、1つのバンクに対応するセルフフューズプログラム回路の数及びリダンダンシイ回路の数、1つのバンクのロウ数/カラム数、ロウ救済にするか又はカラム救済にするかなどは、変更が可能である。
【0193】
▲3▼−1. 概要
図13は、セルフフューズプログラム回路の概要を示している。
【0194】
セルフフューズプログラム回路は、不良セルが検出されたときに、その不良セルのアドレスを、救済アドレス(救済解)としてラッチするラッチ回路LAi(i=0,1,2,3)と、救済アドレスを電気的フューズにプログラムするためのフューズプログラム回路FPiと、救済アドレスを、1ビットずつ、電気的フューズにプログラムするためのカウンタCi及びスイッチ回路SWとを備える。
【0195】
検知信号(ラッチ信号)COMPERRは、上述した図2のエラー検出回路から出力される信号である。ラッチ回路LAiには、マスターデータMaster(Vext)及びアドレスデータA0〜A5が入力される。
【0196】
マスターデータMasterは、フューズプログラム回路FPiの有効/無効を決定するデータである。フューズプログラム回路FPiに救済アドレス(救済解)をプログラムする場合には、マスターデータMasterは、フューズプログラム回路FPiが有効であることを示す値(例えば、“1”)に設定される。
【0197】
本例では、アドレスデータ(6ビット)A0〜A5のうちの2ビットA4,A5は、バンクの選択に使用される。即ち、アドレスデータA4,A5により、4つのバンクのうちの1つが選択され、その選択された1つのバンクに対して、救済アドレス(救済解)のプログラムが実行される。
【0198】
残りの4ビットA0〜A3は、選択されたバンクに対する不良アドレス(救済解)を示している。不良セルからスペアセルへの置き換えをロウ単位で行うロウ救済の場合には、アドレスデータA0〜A3は、ロウアドレスデータであり、不良セルからスペアセルへの置き換えをカラム単位で行うカラム救済の場合には、アドレスデータA0〜A3は、カラムアドレスデータである。
【0199】
この4ビットアドレスデータA0〜A3により、16ロウ/カラムのうちの1ロウ/カラム(不良アドレス)が選択される。但し、1ロウ/カラム単位で、不良セルの救済を実行することを条件とする。
【0200】
不良セルの救済単位は、1ロウ/カラム単位であっても、又は、複数(例えば、2、4、8など)ロウ/カラム単位であってもよい。
【0201】
▲3▼−2. フューズプログラム回路
まず、図13を参照しつつ、フューズプログラム回路FPi(i=0,1,2,3)について説明する。
【0202】
フューズプログラム回路FPiは、1つのバンクに対応して、1つだけ設けられている。本例では、4つのバンクを前提としているため、チップ内には、4つのフューズプログラム回路FPiが設けられている。
【0203】
電気的フューズEFの一端は、共通に、1つのVBPノードに接続される。この場合、電気的フューズEPに対するプログラムを、複数又は全て、同時に実行すると、キャパシタ絶縁膜を破壊しなければならない電気的フューズ、即ち、“1”−プログラミングの対象となる電気的フューズEPに十分な高電圧が印加されない恐れがある。
【0204】
そこで、本例では、電気的フューズEPに対するプログラムは、1つ(1ビット)ずつ、実行される。
【0205】
電気的フューズEFの他端は、NチャネルMOSトランジスタTr1,Tr2,N4を経由して、接地ノードVssに接続される。
【0206】
NチャネルMOSトランジスタTr1は、フューズプログラム時には、ゲートに高電位VPが印加され、常に、オン状態となる。NチャネルMOSトランジスタTr2は、そのゲートに入力されるマスターデータMAST及び救済アドレスデータADD0〜ADD3の値に応じて、オン状態又はオフ状態となる。
【0207】
カウンタCiに選択されないデータは、“L”であるため、そのデータがゲートに入力されるNチャネルMOSトランジスタTr2は、オフ状態である。カウンタCiに選択されるデータは、ラッチ回路LAiの出力データの値に応じて変化するため、NチャネルMOSトランジスタTr2は、オフ状態(“0”−プログラミング)又はオン状態(“1”−プログラミング)となる。
【0208】
フューズプログラム時には、フューズプログラム信号PROGRAMが“H”となるため、NチャネルMOSトランジスタN4は、常に、オン状態となる。つまり、NチャネルMOSトランジスタTr2がオン状態のときには、電気的フューズEFの両端に高電圧が印加され、その電気的フューズEFのキャパシタ絶縁膜が破壊される。
【0209】
▲3▼−3. ラッチ回路
▲3▼−3.−1. 全体図
図14は、ラッチ回路の例を示している。
【0210】
ラッチ回路LAiは、不良セルが検出されたときに、その不良セルのアドレスを、救済アドレス(救済解)としてラッチする機能を有する。
【0211】
本例では、ラッチ回路LAiの数は、バンク数(フューズプログラム回路PFiの数)に対応して、4つ存在する。各ラッチ回路の構成は、同じである。
【0212】
ラッチ回路LAiについて、ラッチ回路LA0を例に説明する。
ラッチ回路LA0は、マスターデータラッチ回路MASTL、救済アドレス(救済解)ラッチ回路A0L〜A3L及びバンクアドレスデータラッチ回路BanLから構成される。
【0213】
テストモード時、外部入力端子(アドレス端子)19には、テストの対象となるメモリセルを特定するためのアドレスデータA0〜A5が入力される。本例では、アドレスデータA0〜A5のうちの上位2ビットA4,A5は、4つのバンクのうちの1つを選択するためのバンクアドレスデータとなり、残りの3ビットA0〜A3は、選択されたバンク内において、実際にメモリセルを選択するためのアドレスデータとして使用される。
【0214】
なお、実際にメモリセルを選択するためには、A0〜A3がロウアドレスデータの場合には、これに加えて、カラムアドレスデータが必要となり、A0〜A3がカラムアドレスデータの場合には、これに加えて、ロウアドレスデータが必要となる。
【0215】
そして、例えば、上述した図2のエラー検出回路(リード/ライト回路)13を用いて、そのメモリセルの良/不良がテストされ、不良の場合には、比較回路18から、検知信号(ラッチ信号)COMPERR(=“H”)が出力される。この検知信号COMPERRは、ラッチ回路LA0内のNチャネルMOSトランジスタN5のゲートに入力される。
【0216】
この時、外部入力端子(アドレス端子)19には、テストの対象となるメモリセルを特定するためのアドレスデータA0〜A5が入力される。アドレスデータ(バンクアドレスデータ)A4,A5は、デコード回路23に入力される。デコード回路23は、例えば、図15に示すような回路から構成される。デコード回路23は、アドレスデータA4,A5に基づいて、4つのバンク0〜3のうちの1つを選択する。
【0217】
例えば、バンク0内のメモリセルをテストした場合には、バンク0が選択される。この時、バンク0に対応するラッチ回路LA0に入力されるバンク選択信号BA0が“H”となり、非選択のバンク1〜3に対応するラッチ回路LA1〜LA3に入力されるバンク選択信号BA1〜BA3が“L”となる。
【0218】
テストの対象となったメモリセルが不良の場合には、検知信号(ラッチ信号)COMPERRが“H”であるため、バンク選択信号BA0は、バンクアドレスデータラッチ回路BanL内のラッチ回路LATCH・BA0Lに入力され、その不良となったメモリセルのアドレスデータは、救済アドレスとして、救済アドレスデータラッチ回路A0L〜A3L内のラッチ回路LATCH・A0L〜LATCH・A3Lに入力される。
【0219】
マスターデータMaster(Vext)は、例えば、常に、“H(=電源電位Vdd)”に設定されている。従って、検知信号(ラッチ信号)COMPERRが“H”になるときは、マスターデータラッチ回路MASTL内のラッチ回路LATCH・MASTLには、マスターデータMaster(Vext)=“H”が入力される。
【0220】
ラッチ回路LATCH・BA0Lの出力信号(バンク選択信号)BAL0は、マスターデータラッチ回路MASTL内のラッチ回路LATCH・MASTL及び救済アドレスデータラッチ回路A0L〜A3L内のラッチ回路LATCH・A0L〜LATCH・A3Lに入力され、これらラッチ回路の状態を制御する。
【0221】
テストモードベリファイ信号TMVERIFYについても、マスターデータラッチ回路MASTL内のラッチ回路LATCH・MASTL及び救済アドレスデータラッチ回路A0L〜A3L内のラッチ回路LATCH・A0L〜LATCH・A3Lに入力され、これらラッチ回路の状態を制御する。
【0222】
テストモードベリファイ信号TMVERIFYは、バンクアドレスデータラッチ回路BanL内のラッチ回路LATCH・BA0Lに入力されてもよいし、また、入力されなくてもよい(破線で示す)。
【0223】
図16は、図14のラッチ回路の動作波形例を示している。
テストモード時の擬似リードサイクルにおいて、検知信号(ラッチ信号)COMPERRが“H”になると、マスターデータMaster(Vext)及びアドレスデータA0〜A5は、ラッチ回路にラッチされる。
【0224】
マスターデータMaster(Vext)は、常に、“H”であり、アドレスデータA0〜A5は、不良セルのアドレス(ロウアドレス又はカラムアドレス)を表している。
【0225】
▲3▼−3.−2. バンクアドレスデータラッチ回路BanL
図17は、バンクアドレスデータラッチ回路BanL内のラッチ回路LATCH・BA0Lの例を示している。
【0226】
ラッチ回路LATCH・BA0Lは、インバータI21〜I23、クロックドインバータCI1、ナンドゲート回路NAND11,NAND12、PチャネルMOSトランジスタP4及びNチャネルMOSトランジスタN6から構成される。
【0227】
NチャネルMOSトランジスタN6は、電源投入後の初期化動作に用いるものである。本例では、bCRDYが“H”になることにより、データラッチ部の入力ノードLAIN1が“L”に初期化される。
【0228】
テストモード時のラッチサイクルにおいて、bHIMASTは、“H”に設定される。その結果、ナンドゲート回路NAND11の出力データは、検知信号(ラッチ信号)COMPERRの値に依存するようになる。
【0229】
例えば、検知信号(ラッチ信号)COMPERRの値が“H”のときは、ナンドゲート回路NAND11の出力データは、“L”となり、PチャネルMOSトランジスタP4は、オン状態となる。このため、バンク選択信号BA0は、PチャネルMOSトランジスタP4を経由して、データラッチ部の入力ノードLAIN1に転送される。
【0230】
また、検知信号(ラッチ信号)COMPERRの値が“L”のときは、ナンドゲート回路NAND11の出力データは、“H”となり、PチャネルMOSトランジスタP4は、オフ状態となる。このため、バンク選択信号BA0は、データラッチ部の入力ノードLAIN1に転送されない。
【0231】
本例では、実際にデータをラッチするラッチ部は、インバータI21及びクロックドインバータCI1から構成される。
【0232】
検知信号(ラッチ信号)COMPERRの値が“H”のとき、クロックドインバータCI1は、動作状態となり、ラッチ部は、バンク選択信号BA0をラッチできる状態となる。検知信号(ラッチ信号)COMPERRの値が“L”のときは、クロックドインバータCI1は、非動作状態となる。
【0233】
バンク0が選択されている場合には、バンク選択信号BA0は、“H”となるため、ラッチ部には、“H”がラッチされる。また、バンク0が選択されていない場合には、バンク選択信号BA0は、“L”となるため、ラッチ部には、“L”がラッチされる。
【0234】
ラッチ部にラッチされたバンク選択信号BA0は、クロック信号PCLKに同期して、バンク選択信号BAL0として、ラッチ回路LATCH・BA0Lから出力される。
【0235】
なお、クロック信号PCLKは、例えば、図20に示すように、テストモード時のフューズプログラムサイクルにおいて“H”となるフューズプログラム信号PROGRAMと、外部クロック信号CLKとのアンド論理をとることにより得ることができる。
【0236】
▲3▼−3.−3. マスターデータラッチ回路MASTL
図18は、マスターデータラッチ回路MASTL内のラッチ回路LATCH・MASTLの例を示している。
【0237】
ラッチ回路LATCH・MASTLは、インバータI24〜I26、クロックドインバータCI2、ナンドゲート回路NAND13〜NAND15、PチャネルMOSトランジスタP5及びNチャネルMOSトランジスタN7から構成される。
【0238】
NチャネルMOSトランジスタN7は、電源投入後の初期化動作に用いるものである。本例では、bCRDYが“H”になることにより、データラッチ部の入力ノードLAIN2が“L”に初期化される。
【0239】
バンク0が選択されている場合、上述の図17のバンクアドレスデータラッチ回路LATCH・BA0Lから出力されるバンク選択信号BAL0(=“H”)は、クロック信号PCLKに同期して出力される。また、バンク0内のテストの対象となったメモリセルが不良であるの場合には、検知信号(ラッチ信号)COMPERRは、“H”である。
【0240】
従って、ナンドゲート回路NAND13の出力データは、“L”となり、PチャネルMOSトランジスタP5は、オン状態となる。このため、マスターデータ(=“H”)MASTLは、PチャネルMOSトランジスタP5を経由して、データラッチ部の入力ノードLAIN2に転送される。
【0241】
また、検知信号(ラッチ信号)COMPERRの値が“L”のときは、ナンドゲート回路NAND13の出力データは、“H”となり、PチャネルMOSトランジスタP5は、オフ状態となる。このため、マスターデータ(=“H”)MASTLは、データラッチ部の入力ノードLAIN2に転送されない。
【0242】
ラッチ部は、インバータI24及びクロックドインバータCI2から構成される。検知信号(ラッチ信号)COMPERRの値が“H”のとき、クロックドインバータCI2は、動作状態となり、ラッチ部は、マスターデータ(=“H”)MASTLをラッチする。検知信号(ラッチ信号)COMPERRの値が“L”のときは、クロックドインバータCI2は、非動作状態となる。
【0243】
ラッチ部にラッチされたマスターデータ(=“H”)MASTLは、クロック信号PCLKに同期して、マスターデータLMASTとして、ラッチ回路LATCH・MASTLから出力される。クロック信号PCLKは、上述したように、例えば、フューズプログラム信号PROGRAMと外部クロック信号CLKとのアンド論理をとることにより得られる(図20)。
【0244】
テストモードベリファイ信号TMVERIFYは、フューズプログラム回路FPiにプログラムされた救済アドレスデータを検証するときに“H”となる信号である。テストモードベリファイ信号TMVERIFYが“H”になると、ラッチ回路LATCH・MASTLから出力されるマスターデータLMASTは、“H”に固定される。
【0245】
▲3▼−3.−4. 救済アドレスデータラッチ回路AnL
図19は、救済アドレスデータラッチ回路AnL内のラッチ回路LATCH・AnLの例を示している。
【0246】
ラッチ回路LATCH・AnLは、インバータI27〜I29、クロックドインバータCI3、ナンドゲート回路NAND16〜NAND18、PチャネルMOSトランジスタP6及びNチャネルMOSトランジスタN8から構成される。
【0247】
NチャネルMOSトランジスタN8は、電源投入後の初期化動作に用いるものである。本例では、bCRDYが“H”になることにより、データラッチ部の入力ノードLAIN3が“L”に初期化される。
【0248】
バンク0が選択されている場合、上述の図17のバンクアドレスデータラッチ回路LATCH・BA0Lから出力されるバンク選択信号BAL0(=“H”)は、クロック信号PCLKに同期して出力される。また、バンク0内のテストの対象となったメモリセルが不良であるの場合には、検知信号(ラッチ信号)COMPERRは、“H”である。
【0249】
従って、ナンドゲート回路NAND16の出力データは、“L”となり、PチャネルMOSトランジスタP6は、オン状態となる。このため、救済アドレスデータAnLは、PチャネルMOSトランジスタP6を経由して、データラッチ部の入力ノードLAIN3に転送される。
【0250】
また、検知信号(ラッチ信号)COMPERRの値が“L”のときは、ナンドゲート回路NAND16の出力データは、“H”となり、PチャネルMOSトランジスタP6は、オフ状態となる。このため、救済アドレスデータAnLは、データラッチ部の入力ノードLAIN3に転送されない。
【0251】
ラッチ部は、インバータI27及びクロックドインバータCI3から構成される。検知信号(ラッチ信号)COMPERRの値が“H”のとき、クロックドインバータCI3は、動作状態となり、ラッチ部は、救済アドレスデータAnLをラッチする。検知信号(ラッチ信号)COMPERRの値が“L”のときは、クロックドインバータCI3は、非動作状態となる。
【0252】
ラッチ部にラッチされた救済アドレスデータAnLは、クロック信号PCLKに同期して、救済アドレスデータLADDnとして、ラッチ回路LATCH・AnLから出力される。
【0253】
テストモードベリファイ信号TMVERIFYは、フューズプログラム回路FPiにプログラムされた救済アドレスデータを検証するときに“H”となる信号である。テストモードベリファイ信号TMVERIFYが“H”になると、ラッチ回路LATCH・AnLから出力される救済アドレスデータLADDnは、“H”に固定される。
【0254】
▲3▼−3.−5. 動作
図21は、図17乃至図20のラッチ回路の動作波形例を示している。
【0255】
まず、カウンタ(シフトレジスタ)のイニシャライズサイクルにおいて、bCRDYが“H”になり、カウンタが初期化されると共に、ラッチ回路LATCH・BA0L,LATCH・MASTL,LATCH・AnLが初期化される(LAIN1〜LAIN3=“L”)。この後、bCRDYは、“L”になる。
【0256】
TMCOMPを“H”に設定し、テストモード(ライトサイクル+擬似リードサイクル)にエントリーする。この後、ラッチサイクルが実行される。
【0257】
bHITMASTが“H”となる。検知信号(ラッチ信号)COMPERRが“H”のときは、マスターデータMASTL(=“H”)がラッチ回路LATCH・MASTLにラッチされ、救済アドレスデータAnL(n=0,1,2,3)がラッチ回路LATCH・AnLにラッチされる。
【0258】
そして、この後、PROGRAMを“H”に設定し、テストモードのフューズプログラムサイクルにエントリーする。マスターデータLMAST及び救済アドレスデータLADDnは、クロック信号PCLKに同期して、ラッチ回路LATCH・MASTL,LATCH・AnLから出力される。
【0259】
▲3▼−4. スイッチ回路
図22及び図23は、スイッチ回路の例を示している。
スイッチ回路SWは、アンドゲート回路から構成される。カウンタからの制御信号EFMAST,EFADDn(n=0,1,2,3)が“H”になると、スイッチ回路SWは、データを転送できる状態になる。
【0260】
例えば、図22に示すように、マスターデータLMASTの転送の有無を決定するスイッチSWは、ナンドゲート回路NAND20及びインバータI31から構成される。カウンタからの制御信号EFMASTが“H”になると、マスターデータLMASTは、フューズプログラムデータ(マスターデータ)MASTとして、ラッチ回路からフューズプログラム回路に転送される。
【0261】
また、図23に示すように、救済アドレスデータLADDnの転送の有無を決定するスイッチSWは、ナンドゲート回路NAND21及びインバータI32から構成される。カウンタからの制御信号EFADDnが“H”になると、救済アドレスデータLADDnは、フューズプログラムデータ(救済アドレスデータ)ADDnとして、ラッチ回路からフューズプログラム回路に転送される。
【0262】
なお、図22及び図23において、カウンタからの制御信号EFMAST,EFADDnが“L”のときは、スイッチ回路SWの出力データは、常に、“L”となる。
【0263】
▲3▼−5. カウンタ
▲3▼−5.−1. 概要
上述したように、フューズプログラム回路FPi(図13)内の複数の電気的フューズEFの一端は、共通に、VBPノードに接続される。この場合、複数又は全ての電気的フューズEFに対して、同時に、データプログラムを実行すると、“1”−プログラミングの対象となる電気的フューズEFが2つ以上存在するときに、問題が生じることがある。
【0264】
即ち、高電圧により、最初に、1つの電気的フューズEFが破壊されたとすると、VBPノードから、その1つの電気的フューズEFを経由して、接地ノードVssに電流が流れる。すると、複数の電気的フューズEFの一端(VBP側)の電位が低下し、まだ、破壊されていない“1”−プログラミングの対象となる電気的フューズEFに、十分な高電圧が印加されなくなり、“1”−プログラミングが不可能になる可能性がある。
【0265】
そこで、本例では、プログラミングの対象となる電気的フューズEFを選択するためのカウンタCi及び上述のスイッチ回路SW(図22及び図23)を新規に設け、マスターデータLMAST及び救済アドレスデータLADDnを、1ビットずつ、フューズプログラム回路FPi内の電気的フューズEFにプログラムするようにしている。
【0266】
▲3▼−5.−2. 全体図
図24は、カウンタの例を示している。
本例では、カウンタCi(i=0,1,2,3)は、TYPE−A回路及びTYPE−B回路を有するシフトレジスタである。
【0267】
制御信号PCLK,bPCLK,CRDY,bCRDYは、TYPE−A回路及びTYPE−B回路にそれぞれ入力され、各回路の動作を制御する。制御信号CRDYと制御信号bCRDYとの関係、及び、制御信号PCLKと制御信号bPCLKとの関係は、図25に示すようになる。
【0268】
▲3▼−5.−3. TYPE−A回路
図26は、TYPE−A回路の例を示している。
TYPE−A回路は、インバータI34〜I37、クロックドインバータCI4、ナンドゲート回路NAND22、PチャネルMOSトランジスタP7及びスイッチ(トランスファゲート)SW1,SW2から構成される。
【0269】
シフトレジスタのイニシャライズサイクル(図21)では、制御信号CRDYが“L”になり、TYPE−A回路内のラッチ部の入力ノードnodeAの電位が“H”に設定される。また、制御信号CRDYが“L”のとき、クロックドインバータCI4が動作状態になるため、インバータI34及びクロックドインバータCI4からなるラッチ部には、“H”がラッチされる。
【0270】
制御信号PCLKは、図20に示すように、フューズプログラム信号PROGRAMと外部クロック信号CLKとのアンド論理をとることにより得られるクロック信号である。制御信号PCLKは、当初は、“L”状態であるため、スイッチSW2は、オン状態であり、インバータI35,I36からなるラッチ部にも、“H”がラッチされる。ノードnodeAの電位とFOUTの電位が、互いに等しくなる(FOUT=“H”)。
【0271】
この後、制御信号CRDYは、“H”になる。
【0272】
フューズプログラムサイクルでは、フューズプログラム信号PROGRAMが“H”であるため、外部クロック信号CLKに同期したクロック信号PCLKが生成される。TYPE−A回路の動作は、クロック信号PCLKに制御される。
【0273】
即ち、クロック信号PCLKが“H”になると、スイッチSW1がオン状態となり、インバータI34及びクロックドインバータCI4からなるラッチ部に“L”がラッチされる(nodeA=“L”)。また、出力信号FOUTは、“H”であるため、ナンドゲート回路NAND22の2つの入力信号は、共に、“H”となる。その結果、制御信号EFMASTは、“H”となる。
【0274】
制御信号EFMASTが“H”になると、上述のスイッチ回路(図22)は、マスターデータLMASTを転送できる状態となる。
【0275】
この後、クロック信号PCLKが“L”になると、再び、スイッチSW1がオフ状態、スイッチSW2がオン状態となり、インバータI35,I36からなるラッチ部にも、“L”がラッチされる。ノードnodeAの電位とFOUTの電位が、互いに等しくなる(FOUT=“L”)。
【0276】
さらに、この後、クロック信号PCLKが“H”になると、スイッチSW1がオン状態となり、インバータI34及びクロックドインバータCI4からなるラッチ部に“L”がラッチされる(nodeA=“L”)。また、出力信号FOUTは、“L”であるため、制御信号EFMASTは、“L”となる。
【0277】
制御信号EFMASTは、クロック信号PCLKの最初のサイクル、即ち、クロック信号PCLKが最初に“H”になったときに“H”となり、それ以降のサイクルでは、常に、“L”となる。
【0278】
▲3▼−5.−4. TYPE−B回路
図27は、TYPE−B回路の例を示している。
TYPE−B回路は、インバータI38〜I42、ナンドゲート回路NAND23、NチャネルMOSトランジスタN9及びスイッチ(トランスファゲート)SW3,SW4から構成される。
【0279】
シフトレジスタのイニシャライズサイクル(図21)では、制御信号CRDYが“L”、制御信号bCRDYが“H”になり、TYPE−B回路内のラッチ部の入力ノードnodeBの電位が“L”に設定される。即ち、インバータI38,I39からなるラッチ部には、“L”がラッチされる。
【0280】
制御信号PCLKは、フューズプログラム信号PROGRAMと外部クロック信号CLKとのアンド論理をとることにより得られるクロック信号である。制御信号PCLKは、当初は、“L”状態であるため、スイッチSW4は、オン状態であり、インバータI40,I41からなるラッチ部にも、“L”がラッチされる。ノードnodeBの電位とFOUTmの電位が、互いに等しくなる(FOUTm=“L”)。
【0281】
この後、制御信号bCRDYは、“L”になる。
【0282】
フューズプログラムサイクルでは、フューズプログラム信号PROGRAMが“H”であるため、外部クロック信号CLKに同期したクロック信号PCLKが生成される。TYPE−B回路の動作は、クロック信号PCLKに制御される。
【0283】
即ち、クロック信号PCLKが“H”になると、スイッチSW3がオン状態となり、インバータI38、I39からなるラッチ部に、入力データFINmがラッチされる(nodeB=FINm)。
【0284】
入力データFINmは、前段のユニットの出力信号である。前段のユニットがTYPE−A回路である場合には、入力データFINmは、TYPE−A回路の出力データFOUTとなる。また、前段のユニットがTYPE−B回路である場合には、入力データFINmは、前段のTYPE−B回路の出力データFOUTm−1となる。
【0285】
出力信号FOUTmは、当初は、“L”であるため、ナンドゲート回路NAND22の出力データは、“H”となる。その結果、制御信号EFADDmは、“L”となる。
【0286】
この後、クロック信号PCLKが“L”になると、再び、スイッチSW3がオフ状態、スイッチSW4がオン状態となり、インバータI40,I41からなるラッチ部にも、入力データFINm、即ち、前段のユニットの出力信号がラッチされる。ノードnodeBの電位とFOUTmの電位が、互いに等しくなる。
【0287】
さらに、この後、クロック信号PCLKが“H”になると、本サイクルの前のサイクルでインバータI38、I39からなるラッチ部にラッチされた入力データFINmが“H”であるときには、現在のFOUTmの状態が“H”であるため、制御信号EFADDmは、“H”となる。
【0288】
制御信号EFADDmが“H”になると、上述のスイッチ回路(図23)は、救済アドレスデータ(1ビット)LADDmを転送できる状態となる。
【0289】
本サイクルの前のサイクルでインバータI38、I39からなるラッチ部にラッチされた入力データFINmが“L”であるときには、現在のFOUTmの状態が“L”であるため、制御信号EFADDmは、“L”となる。
【0290】
制御信号EFADDmが、一度、“H”になった場合には、そのサイクル以降のサイクルでは、制御信号EFADDmは、常に、“L”となる。
【0291】
以上より、図24乃至図27に示すカウンタの動作としては、最初のサイクルで、クロック信号PCLKが“H”になると、制御信号EFMASTが“H”となり、この後のサイクルでは、クロック信号PCLKが“H”になる度に、制御信号EFADD0から制御信号EFADD3まで、順次、“H”がシフトしていく動作となる。
【0292】
▲3▼−5.−5. 動作
図28は、図24乃至図27のカウンタの動作波形例を示している。
シフトレジスタのイニシャライズサイクルでは、制御信号CRDYが“H”になり、制御信号bCRDYが“L”になる。テストモードエントリーサイクルにおいて、フューズプログラム信号PROGRAMが“H”となった後、フューズプログラムサイクルで、実際に、電気的フューズEFに対するデータプログラムが実行される。
【0293】
即ち、最初に、制御信号PCLKが“H”になると、制御信号EFMASTが“H”になり、例えば、図13のマスターデータFMASTに関わるトランジスタTr2がオン状態となり、電気的フューズEFが破壊され、“1”−プログラミングが実行される。
【0294】
次に、制御信号PCLKが“H”になると、制御信号EFADD0が“H”になり、例えば、図13の救済アドレスデータFADD0に関わるトランジスタTr2は、プログラムデータに応じて、オン/オフ状態となる。
【0295】
フューズプログラムデータADD0が“1”の場合には、図13の救済アドレスデータFADD0に関わるトランジスタTr2は、オン状態となるため、電気的フューズEFは、破壊される。フューズプログラムデータADD0が“0”の場合には、図13の救済アドレスデータFADD0に関わるトランジスタTr2は、オフ状態となるため、電気的フューズEFは、破壊されない。
【0296】
この後、制御信号PCLKが“H”になる度に、制御信号EFADD1〜EFADD3が、順次、“H”になり、例えば、図13の救済アドレスデータFADD1〜FADD3に関わる電気的フューズEFに、救済アドレスデータがプログラミングされる。
【0297】
本例のフューズプログラムサイクルでは、5サイクル、即ち、5回、制御信号PCLKが“H”になることにより、1つのバンクiに対応する1つのフューズプログラム回路FPiに、1つの救済アドレスデータがプログラムされる。
【0298】
本発明の例によれば、フューズプログラム回路FPi内の電気的フューズEFに対するプログラム動作は、救済アドレスデータの値によらず、常に、同じ動作となる。このため、1つのテスタを用いて、複数チップに対するフューズプログラムを同時に行うことが可能となる。
【0299】
即ち、電気的フューズEFに対する従来のプログラム動作では、“1”−プログラミング(絶縁膜の破壊)を実行する電気的フューズに対してのみ、プログラミング動作を行っていたため、1つのテスタは、1つのチップに対するフューズプログラムしか行うことができない。
【0300】
これに対し、本発明に関わるエラー検出回路及びセルフフューズプログラム回路を用いれば、救済アドレスデータの値にかかわらず、常に、図28に示すような動作により、フューズプログラムが実行される。
【0301】
即ち、本発明の例では、“1”−プログラミング(絶縁膜の破壊)を実行する電気的フューズEFのみならず、“0”−プログラミングを実行する電気的フューズEFに対しても、プログラミング動作を実行する。但し、“0”−プログラミング動作では、電気的フューズEFは、破壊されないため、電気的フューズEFの状態は、何ら変わらない。
【0302】
▲4▼ モニタ回路
▲4▼−1. 概要
次に、モニタ回路について説明する。
【0303】
モニタ回路Mi(i=0,1,2,3)は、フューズプログラム回路FPiに対応している。本例では、4つのバンク0〜3を前提とし、4つのフューズプログラム回路FPiをチップ内に設けたため、モニタ回路Miも、チップ内に4つ配置する。但し、後述する例のように、全てのバンク0〜3又は全てのフューズプログラム回路FPiに対して、共通に、1つのモニタ回路Miを設けるようにしてもよい。
【0304】
図13に示すように、例えば、モニタ回路Miは、インバータI20、トランスファゲート(スイッチ)TG及びモニタ22から構成される。テストモードベリファイ信号TMVERIFYは、フューズプログラム回路FPi内の電気的フューズEFにプログラムされた救済アドレスデータを検証する際に、“H”となる信号である。
【0305】
本発明の例に関わるエラー検出回路及びセルフフューズプログラム回路を用いた場合、救済アドレスは、チップ内で自動的に生成され、かつ、チップ内で自動的に電気的フューズEFにプログラムされる。
【0306】
そこで、フューズプログラム回路FPiにプログラムされた救済アドレスデータをモニタするためのモニタ回路Miを用意する。モニタ回路Miは、チップ内部に設けても、又は、チップ外部に設けても、どちらでもよい。モニタ回路Miの一部、例えば、モニタ22のみを、チップ外部に設けてもよい。
【0307】
モニタ回路Miは、フューズプログラム回路FPiにプログラムされた救済アドレスデータをモニタするために使用することができる。
【0308】
また、例えば、テストモード時に、テスタにより、検知信号(ラッチ信号)COMPERRをモニタし、COMPERR=“H”になったときの外部アドレスデータ(救済アドレスデータ)A0〜A3を記憶しておく。そして、本発明に関わる救済アドレスデータのプログラミングが終了した後に、正確に、救済アドレスデータがプログラミングされたか否かを、モニタ回路Miを用いて検証(ベリファイ)することができる。
【0309】
▲4▼−2. 動作
図43は、ベリファイ動作の動作波形例を示している。
本例では、1つのバンクに1つのモニタ回路を対応させているため、バンクの選択のために使用する/RAS及びA4,A5は、無視してよい。
【0310】
ベリファイ動作では、図13の電気的フューズEFの一端に共通に接続されるVBPノードには、高電位VBPに代えて、例えば、電源電位Vddを与える。ベリファイモードでは、まず、テストモードベリファイ信号TMVERIFYが“H”になる。
【0311】
この時、例えば、図18に示すマスターデータラッチ回路LATCH・MASTLの出力データLMAST及び図19に示す救済アドレスデータラッチ回路LATCH・AnLの出力データLADDnは、強制的に、“H”となる。また、図13のモニタ回路Mi内のトランスファゲートTGがオン状態となり、モニタ22がフューズプログラム回路FPi内のトランジスタTr2の一端に電気的に接続される。
【0312】
また、制御信号CRDYが“L”になり、図24乃至図27のカウンタ(シフトレジスタ)Ciがイニシャライズされる。この後、制御信号CRDYは、“H”になる。
【0313】
ベリファイサイクルでは、クロック信号CLKに同期して、図13のカウンタCiの出力データEFMAST,EFADD0,EFADD1,EFADD2,EFADD3が、順次、“H”になる。
【0314】
図13のラッチ回路LA0,LA1,LA2,LA3の出力データLMAST,LADDnは、上述のように、全て、“H”であるため、カウンタCiの出力データEFMAST,EFADD0,EFADD1,EFADD2,EFADD3が、順次、“H”になることにより、フューズプログラム回路FPi内の電気的フューズEFの状態を、モニタ回路Miによりモニタすることができる。
【0315】
例えば、カウンタCiの出力データEFADD0が“H”のとき、救済アドレスデータFADD0に関わる電気的フューズEFの他端は、モニタ回路Miに電気的に接続される。この場合、電気的フューズEFが破壊されていれば(“1”状態)、VBPノードからモニタ回路Miに向かって電流が流れ、電気的フューズEFが破壊されていなければ(“0”状態)、VBPノードからモニタ回路Miに向かって電流が流れることはない。
【0316】
従って、例えば、モニタ回路Miにより、この電流の有無を検出することにより、救済アドレスデータFADD0に関わる電気的フューズEFの状態を確認することができる。
【0317】
セルフフューズプログラム(自己救済)の場合、本来は、期待値(プログラムされるべき値)が存在しないので、フューズプログラムデータのベリファイを実行する必要がない。
【0318】
しかし、このような状況下でも、回路動作の確認のために、セルフフューズプログラムではなく、故意に、ライトデータをプログラムする場合には、ベリファイが必要となる。つまり、モニタ回路Miにより確認されたデータとテスタに記憶された救済アドレスデータとを比較することにより、正確に、救済アドレスデータがフューズプログラム回路FPiにプログラミングされたか否かを検証(ベリファイ)できる。
【0319】
なお、ベリファイ動作は、フューズプログラム動作の後、続けて行うことができる。但し、図43に示すように、ベリファイ動作前には、ベリファイエントリー動作及びシフトレジスタのイニシャライズ動作を行う必要がある。
【0320】
▲5▼ 変形例
図17のバンクアドレスデータラッチ回路LATCH・BA0L、図18のマスターデータラッチ回路LATCH・MASTL及び図19の救済アドレスデータラッチ回路LATCH・AnLの変形例について説明する。
【0321】
▲5▼−1. バンクアドレスデータラッチ回路BanL
図29は、バンクアドレスデータラッチ回路BanL内のラッチ回路LATCH・BA0Lの例を示している。
【0322】
ラッチ回路LATCH・BA0Lは、インバータI43〜I46、クロックドインバータCI5、ナンドゲート回路NAND24,NAND25、PチャネルMOSトランジスタP8及びNチャネルMOSトランジスタN10から構成される。
【0323】
NチャネルMOSトランジスタN10は、電源投入後の初期化動作に用いるものである。本例では、bCRDYが“H”になることにより、データラッチ部の入力ノードLAIN1が“L”に初期化される。
【0324】
テストモード時のラッチサイクルにおいて、例えば、検知信号(ラッチ信号)COMPERRの値が“H”のときは、PチャネルMOSトランジスタP8は、オン状態となる。このため、バンク選択信号BA0は、PチャネルMOSトランジスタP8を経由して、データラッチ部の入力ノードLAIN1に転送される。
【0325】
また、検知信号(ラッチ信号)COMPERRの値が“L”のときは、PチャネルMOSトランジスタP8は、オフ状態となる。このため、バンク選択信号BA0は、データラッチ部の入力ノードLAIN1に転送されない。
【0326】
本例では、実際にデータをラッチするラッチ部は、インバータI44及びクロックドインバータCI5から構成される。
【0327】
検知信号(ラッチ信号)COMPERRの値が“H”のとき、クロックドインバータCI5は、動作状態となり、ラッチ部は、バンク選択信号BA0をラッチできる状態となる。検知信号(ラッチ信号)COMPERRの値が“L”のときは、クロックドインバータCI5は、非動作状態となる。
【0328】
バンク0が選択されている場合には、バンク選択信号BA0は、“H”となるため、ラッチ部には、“H”がラッチされる。また、バンク0が選択されていない場合には、バンク選択信号BA0は、“L”となるため、ラッチ部には、“L”がラッチされる。
【0329】
ラッチ部にラッチされたバンク選択信号BA0は、クロック信号PCLKに同期して、バンク選択信号BAL0として、ラッチ回路LATCH・BA0Lから出力される。
【0330】
テストモードベリファイ信号TMVERIFYが“H”のときは、ラッチ回路LATCH・BA0Lの出力データBAL0は、“H”に固定される。
【0331】
▲5▼−2. マスターデータラッチ回路MASTL
図30は、マスターデータラッチ回路MASTL内のラッチ回路LATCH・MASTLの例を示している。
【0332】
ラッチ回路LATCH・MASTLは、インバータI47〜I50、クロックドインバータCI6、ナンドゲート回路NAND26〜NAND27、PチャネルMOSトランジスタP9及びNチャネルMOSトランジスタN11から構成される。
【0333】
NチャネルMOSトランジスタN11は、電源投入後の初期化動作に用いるものである。本例では、bCRDYが“H”になることにより、データラッチ部の入力ノードLAIN2が“L”に初期化される。
【0334】
バンク0が選択されている場合、上述の図29のバンクアドレスデータラッチ回路LATCH・BA0Lから出力されるバンク選択信号BAL0(=“H”)は、クロック信号PCLKに同期して出力される。また、バンク0内のテストの対象となったメモリセルが不良であるの場合には、検知信号(ラッチ信号)COMPERRは、“H”である。
【0335】
従って、PチャネルMOSトランジスタP9は、オン状態となる。このため、マスターデータ(=“H”)MASTLは、PチャネルMOSトランジスタP9を経由して、データラッチ部の入力ノードLAIN2に転送される。
【0336】
また、検知信号(ラッチ信号)COMPERRの値が“L”のときは、PチャネルMOSトランジスタP9は、オフ状態となる。このため、マスターデータ(=“H”)MASTLは、データラッチ部の入力ノードLAIN2に転送されない。
【0337】
ラッチ部は、インバータI48及びクロックドインバータCI6から構成される。検知信号(ラッチ信号)COMPERRの値が“H”のとき、クロックドインバータCI6は、動作状態となり、ラッチ部は、マスターデータ(=“H”)MASTLをラッチする。検知信号(ラッチ信号)COMPERRの値が“L”のときは、クロックドインバータCI6は、非動作状態となる。
【0338】
ラッチ部にラッチされたマスターデータ(=“H”)MASTLは、クロック信号PCLKに同期して、マスターデータLMASTとして、ラッチ回路LATCH・MASTLから出力される。
【0339】
バンク選択信号BAL0が“L”のときは、ラッチ回路LATCH・MASTLの出力データLMASTは、“L”に固定される。また、テストモードベリファイ信号TMVERIFYが“H”のときは、ラッチ回路LATCH・MASTLの出力データLMASTは、“H”に固定される。
【0340】
▲5▼−3. 救済アドレスデータラッチ回路AnL
図31は、救済アドレスデータラッチ回路AnL内のラッチ回路LATCH・AnLの例を示している。
【0341】
ラッチ回路LATCH・AnLは、インバータI51〜I54、クロックドインバータCI7、ナンドゲート回路NAND28〜NAND29、PチャネルMOSトランジスタP10及びNチャネルMOSトランジスタN12から構成される。
【0342】
NチャネルMOSトランジスタN12は、電源投入後の初期化動作に用いるものである。本例では、bCRDYが“H”になることにより、データラッチ部の入力ノードLAIN3が“L”に初期化される。
【0343】
バンク0が選択されている場合、上述の図29のバンクアドレスデータラッチ回路LATCH・BA0Lから出力されるバンク選択信号BAL0(=“H”)は、クロック信号PCLKに同期して出力される。また、バンク0内のテストの対象となったメモリセルが不良であるの場合には、検知信号(ラッチ信号)COMPERRは、“H”である。
【0344】
従って、PチャネルMOSトランジスタP10は、オン状態となる。このため、救済アドレスデータAnLは、PチャネルMOSトランジスタP10を経由して、データラッチ部の入力ノードLAIN3に転送される。
【0345】
また、検知信号(ラッチ信号)COMPERRの値が“L”のときは、PチャネルMOSトランジスタP10は、オフ状態となる。このため、救済アドレスデータAnLは、データラッチ部の入力ノードLAIN3に転送されない。
【0346】
ラッチ部は、インバータI52及びクロックドインバータCI7から構成される。検知信号(ラッチ信号)COMPERRの値が“H”のとき、クロックドインバータCI7は、動作状態となり、ラッチ部は、救済アドレスデータAnLをラッチする。検知信号(ラッチ信号)COMPERRの値が“L”のときは、クロックドインバータCI7は、非動作状態となる。
【0347】
ラッチ部にラッチされた救済アドレスデータAnLは、クロック信号PCLKに同期して、救済アドレスデータLADDnとして、ラッチ回路LATCH・AnLから出力される。
【0348】
バンク選択信号BAL0が“L”のときは、ラッチ回路LATCH・AnLの出力データLADDnは、“L”に固定される。また、テストモードベリファイ信号TMVERIFYが“H”のときは、ラッチ回路LATCH・AnLの出力データLADDnは、“H”に固定される。
【0349】
▲6▼ 効果
本発明の例1によれば、チップ内に、メモリセルの不良を検出するエラー検出回路と、その不良のメモリセルのアドレスを救済アドレスとして、自動的に、フューズプログラム回路にプログラムするセルフフューズプログラム回路とを新規に設けている。このため、特に、組み立て工程後に発生するメモリセルの不良を、FAMを搭載した高価なテスタを用いずに救済することができる。
【0350】
例えば、図44に示すように、本発明に関わるテストフローによれば、組み立て工程後に発生するメモリセルの不良を、救済アドレス作成機能を有しない安価なテスタでテストすることが可能になる。しかも、救済アドレスの作成及びそのプログラムは、チップ内で自動的に行われることになると共に(セルフフューズプログラム)、1つのテスタで複数のチップに対して同時にフューズプログラムすることも可能になる。
【0351】
この効果は、図44のテストフローを図51のテストフローと比較すれば、明らかである。
従って、テスト時間の短縮による製造コストの低下が可能となる。
【0352】
(3) 例2
以下、本発明の例2に関わる半導体メモリについて説明する。
【0353】
▲1▼ 全体図
図32は、本発明の例2に関わる半導体メモリの主要部を示している。
例2に関わる半導体メモリの特徴は、例1に関わる半導体メモリと比べると、セルフフューズプログラム回路20内に、テストモードのベリファイサイクルで、バンクを選択するバンクセレクト機能を発揮することができるバンクセレクト回路BSiを設けた点にある。
【0354】
例1では、ラッチ回路LAiがバンクセレクト機能を有している。しかし、このバンクセレクト機能は、テストモード時のフューズプログラムサイクルにおいて発揮されるものであった。つまり、テストモードのベリファイサイクルでは、テストモードベリファイ信号TMVERIFYが“H”になることにより、全てのバンクに対応する全てのフューズプログラム回路FPに対して、救済アドレスデータのモニタ動作が行われていた(図13、図17−19及び図29−図31を参照)。
【0355】
これに対し、例2では、バンクセレクト回路BSiは、テストモード時のフューズプログラムサイクル及びベリファイサイクルで、バンクを選択するバンクセレクト機能を発揮することができる。このため、選択されたバンクに対応するフューズプログラム回路FPi内の電気的フューズEFにプログラムされた救済アドレスデータのみを、選択的に、モニタ回路Mでモニタすることができる。その結果、モニタ回路Mは、チップ10に1つだけ設ければ足りる。
【0356】
以下、本例の半導体メモリの具体的構成について説明する。
【0357】
チップ10内には、メモリセルアレイ11が配置される。メモリセルアレイ11は、複数のメモリブロック(例えば、バンク)のうちの1つであってもよい。本例では、メモリセルアレイ11は、デコーダ、センスアンプ、リード/ライト回路などの周辺回路の一部を含んでいるものとする。
【0358】
外部入出力端子(DQ端子)12は、プログラムデータをチップ10内に取り込み、かつ、リードデータをチップ外に出力するための要素である。入力回路14Aは、外部入出力端子12に与えられたプログラムデータをメモリセルアレイ11に転送する。出力回路17Aは、メモリセルアレイ11から読み出されたリードデータを外部入出力端子12に転送する。
【0359】
メモリセルアレイ11と入力回路14との間には、擬似リード制御回路 ( Pseudo Read Control Circuit ) 15が配置され、メモリセルアレイ11と出力回路16との間には、擬似リード制御回路16が配置される。比較回路18は、擬似リード制御回路15,16の出力データcompW,compRに基づいて、検知信号(ラッチ信号)COMPERRを出力する。
【0360】
擬似リード制御回路15は、ライトモード(テストモード時のライト動作を含む)時に、外部入出力端子12に与えられるプログラムデータを、メモリセルアレイ11に転送し、テストモード(擬似リードサイクル; Pseudo Read Cycle )時の期待値入力動作において、外部入出力端子12に与えられるプログラムデータ(期待値)を、比較回路18に転送する機能を有する。
【0361】
また、テストモード時のライト動作及びテストモード(擬似リードサイクル)時の期待値入力動作では、入力回路14は、外部入出力端子12に与えられるプログラムデータを擬似リード制御回路15に転送することができるように、活性化される。
【0362】
擬似リード制御回路16は、リードモード時に、メモリセルアレイ11から読み出されるリードデータを、出力回路17に転送し、テストモード(擬似リードサイクル)時のリード動作において、メモリセルアレイ11から読み出されるリードデータを、比較回路18に転送する機能を有する。
【0363】
また、テストモード(擬似リードサイクル)時のリード動作では、出力回路17は、擬似リード制御回路16の出力データを外部入出力端子12に転送しないように、非活性化される。
【0364】
比較回路18は、テストモード時に、プログラムデータ(期待値)compWとリードデータcompRとを比較し、その比較結果に基づいて、不良セルの検出を行う。
【0365】
擬似リード制御回路15,16及び比較回路18は、エラー検出回路13を構成している。
【0366】
外部入力端子(アドレス端子)19は、リード/ライトモード時及びテストモード時に、ロウ/カラムアドレスデータをチップ10内に取り込むための要素である。ロウ/カラムアドレスデータは、外部入力端子19を経由して、メモリセルアレイ11に与えられ、メモリセルの選択に使用される。
【0367】
テストモード時のライト動作では、メモリセルアレイ11内のメモリセルにプログラムデータ(テストデータ)をプログラムするために、ロウ/カラムアドレスデータがチップ10に供給される。テストモード(擬似リードサイクル)時のリード動作では、メモリセルアレイ11内のメモリセルからプログラムデータ(期待値)と比較するためのリードデータを読み出すために、ロウ/カラムアドレスデータがチップ10に供給される。
【0368】
また、テストモード時の救済アドレスラッチサイクルでは、メモリセルアレイ11内に不良セルが存在した場合に、その不良セルの外部アドレスを、救済アドレスとして、をラッチ回路LAiにラッチするために、ロウ/カラムアドレスデータ(実際にラッチするのは、その一部)がチップ10に供給される。
【0369】
ラッチ回路LAiは、テストモード時の救済アドレスラッチサイクルにおいて、救済アドレス(救済解)をラッチする。不良セルをロウ単位で救済するロウ救済の場合には、ラッチ回路LAiは、ロウアドレスをラッチし、不良セルをカラム単位で救済するカラム救済の場合には、ラッチ回路LAiは、カラムアドレスをラッチする。
【0370】
フューズプログラム回路FPiは、複数の電気的フューズからなるフューズアレイを備える。フューズプログラム回路FPiは、フューズプログラムデータMAST,ADDnにより決定されるフューズアレイ内の1つの電気的フューズ(例えば、キャパシタ)のキャパシタ絶縁膜を電気的に破壊する。最終的に、フューズアレイには、マスターデータ(1ビット)FMAST及び救済アドレスデータ(複数ビット)FADDnがプログラムされる。
【0371】
マスターデータFMASTは、フューズプログラム回路FPiの有効/無効を決定するデータである。マスターデータFMASTがフューズプログラム回路FPiの有効を示している場合には、フューズプログラム回路FPiにプログラムされた救済アドレスデータFADDnが有効になる。
【0372】
カウンタCi及びスイッチ回路SWは、ラッチ回路LAiにラッチされた救済アドレスを、1ビットずつ、電気的フューズにプログラムするために設けられている。救済アドレスデータを構成する複数ビットのうち、カウンタCiにより選択された1ビットは、ラッチ回路LAiからフューズプログラム回路FPiに転送される。
【0373】
バンクセレクト回路BSiは、テストモードのフューズプログラム時及びベリファイ時に、複数のバンクのうちの1つを選択し、選択された1つのバンクに対応するフューズプログラム回路FPiに対して、フューズプログラム動作、及び、それにプログラムされた救済アドレスのベリファイ動作を実行するための要素である。
【0374】
ラッチ回路LAi、バンクセレクト回路BSi、フューズプログラム回路FPi、カウンタCi及びスイッチ回路SWは、セルフフューズプログラム回路20を構成している。
【0375】
モニタ回路Mは、マスターデータFMAST及び救済アドレスデータFADDnが、正確に、フューズアレイにプログラムされたか否かを検出するための回路である。
【0376】
リード/ライトモード時には、フューズプログラム回路FPiは、マスターデータFMAST及び救済アドレスデータFADDnを出力する。リダンダンシイ回路21は、マスターデータFMASTがフューズプログラム回路FPiの有効を示している場合に、救済アドレスデータFADDnと外部アドレスデータとを比較する。
【0377】
そして、両者が一致する場合には、リダンダンシイ回路21は、置き換え信号Repを出力する。メモリセルアレイ11は、置き換え信号Repを受けると、不良セルに代えて、スペアセルを選択する。
【0378】
▲2▼ エラー検出回路
図32のエラー検出回路13に対しては、例えば、図1のエラー検出回路13の例(図2〜図12)をそのまま適用できる。従って、ここでは、エラー検出回路13の説明については、省略する。
【0379】
▲3▼ セルフフューズプログラム回路
次に、図32のセルフフューズプログラム回路20の例について説明する。
【0380】
セルフフューズプログラム回路20は、不良セルが検出されたときに、その不良セルのアドレスを、救済アドレス(救済解)としてラッチすると共に、その救済アドレスを、1ビットずつ、電気的フューズにプログラムする機能を有する。
【0381】
セルフフューズプログラム回路20は、ラッチ回路LAi、バンクセレクト回路BSi、フューズプログラム回路FPi、カウンタCi及びスイッチ回路SWから構成される。
【0382】
なお、本回路の説明に当たり、例1と同様に、以下のように前提条件を規定する。1つのチップ内には、4つのバンク(メモリセルアレイ)が配置される。1つのバンクに対して、1つのセルフフューズプログラム回路及び1つのリダンダンシイ回路が設けられる。1つのバンクは、16ロウ、又は、16カラムからなり、救済アドレスデータFADD0〜FADD3は、4ビットから構成される。
【0383】
この前提条件は、例1と同様に、単に、本発明を分かり易く説明するためのもので、バンクの数、1つのバンクに対応するセルフフューズプログラム回路の数及びリダンダンシイ回路の数、1つのバンクのロウ数/カラム数、ロウ救済にするか又はカラム救済にするかなどは、変更が可能である。
【0384】
以下では、1つのバンクに対して、1つの救済アドレス(救済解)を求め、これを、セルフプログラムする例について述べるが、複数の救済アドレス(救済解)を求め、これを、セルフプログラムするようにしてもよい。
【0385】
▲3▼−1. 概要
図33は、セルフフューズプログラム回路の概要を示している。
【0386】
セルフフューズプログラム回路は、不良セルが検出されたときに、その不良セルのアドレスを、救済アドレス(救済解)としてラッチするラッチ回路LAi(i=0,1,2,3)と、救済アドレスを電気的フューズにプログラムするためのフューズプログラム回路FPiと、救済アドレスを、1ビットずつ、電気的フューズにプログラムするためのカウンタCi及びスイッチ回路SWと、フューズプログラム動作又はベリファイ動作の対象となるバンクを選択するためのバンクセレクト回路とを備える。
【0387】
テストモードベリファイ信号TMVERIFYは、フューズプログラム回路FPi内の電気的フューズEFにプログラムされたデータを検証(ベリファイ)するときに活性化される信号である。ラッチ回路LAiには、マスターデータMaster(Vext)及びアドレスデータA0〜A5が入力される。
【0388】
マスターデータMasterは、フューズプログラム回路FPiの有効/無効を決定するデータである。フューズプログラム回路FPiに救済アドレス(救済解)をプログラムする場合には、マスターデータMasterは、フューズプログラム回路FPiが有効であることを示す値(例えば、“1”)に設定される。
【0389】
アドレスデータ(6ビット)A0〜A5のうちの2ビットA4,A5は、バンクの選択に使用される。即ち、アドレスデータA4,A5により、4つのバンクのうちの1つが選択され、その選択された1つのバンクに対して、救済アドレス(救済解)のプログラム、又は、フューズプログラム回路FPi内の電気的フューズEFにプログラムされたデータの検証が実行される。
【0390】
残りの4ビットA0〜A3は、選択されたバンクに対する不良アドレス(救済解)を示している。不良セルからスペアセルへの置き換えをロウ単位で行うロウ救済の場合には、アドレスデータA0〜A3は、ロウアドレスデータであり、不良セルからスペアセルへの置き換えをカラム単位で行うカラム救済の場合には、アドレスデータA0〜A3は、カラムアドレスデータである。
【0391】
この4ビットアドレスデータA0〜A3により、16ロウ/カラムのうちの1ロウ/カラム(不良アドレス)が選択される。
【0392】
▲3▼−2. フューズプログラム回路
図33のフューズプログラム回路FPi(i=0,1,2,3)は、図13のフューズプログラム回路FPiと全く同じである。従って、ここでは、フューズプログラム回路FPiの説明については、省略する。
【0393】
▲3▼−3. ラッチ回路及びバンクセレクト回路
▲3▼−3.−1. 全体図
図34は、ラッチ回路及びバンクセレクト回路の例を示している。
【0394】
ラッチ回路LAiは、不良セルが検出されたときに、その不良セルのアドレスを、救済アドレス(救済解)としてラッチする機能を有する。
【0395】
本例では、ラッチ回路LAiの数は、バンク数(フューズプログラム回路PFiの数)に対応して、4つ存在する。各ラッチ回路の構成は、同じである。
【0396】
ラッチ回路LAiについて、ラッチ回路LA0を例に説明する。
ラッチ回路LA0は、マスターデータラッチ回路MASTL、救済アドレス(救済解)ラッチ回路A0L〜A3L及びバンクアドレスデータラッチ回路BanLから構成される。
【0397】
テストモード時、外部入力端子(アドレス端子)19には、テストの対象となるメモリセルを特定するためのアドレスデータA0〜A5が入力される。本例では、アドレスデータA0〜A5のうちの上位2ビットA4,A5は、4つのバンクのうちの1つを選択するためのバンクアドレスデータとなり、残りの3ビットA0〜A3は、選択されたバンク内において、実際にメモリセルを選択するためのアドレスデータとして使用される。
【0398】
そして、例えば、上述した図2のエラー検出回路(リード/ライト回路)13を用いて、そのメモリセルの良/不良がテストされ、不良の場合には、比較回路18から、検知信号(ラッチ信号)COMPERR(=“H”)が出力される。この検知信号COMPERRは、ラッチ回路LA0内のNチャネルMOSトランジスタN5のゲートに入力される。
【0399】
この時、外部入力端子(アドレス端子)19には、テストの対象となるメモリセルを特定するためのアドレスデータA0〜A5が入力される。アドレスデータ(バンクアドレスデータ)A4,A5は、デコード回路23に入力される。デコード回路23は、例えば、図15に示すような回路から構成される。デコード回路23は、アドレスデータA4,A5に基づいて、4つのバンク0〜3のうちの1つを選択する。
【0400】
例えば、バンク0内のメモリセルをテストした場合には、バンク0が選択される。この時、バンク0に対応するラッチ回路LA0に入力されるバンク選択信号BA0が“H”となり、非選択のバンク1〜3に対応するラッチ回路LA1〜LA3に入力されるバンク選択信号BA1〜BA3が“L”となる。
【0401】
テストの対象となったメモリセルが不良の場合には、検知信号(ラッチ信号)COMPERRが“H”であるため、バンク選択信号BA0は、バンクアドレスデータラッチ回路BanL内のラッチ回路LATCH・BA0Lに入力され、その不良となったメモリセルのアドレスデータは、救済アドレスとして、救済アドレスデータラッチ回路A0L〜A3L内のラッチ回路LATCH・A0L〜LATCH・A3Lに入力される。
【0402】
マスターデータMaster(Vext)は、例えば、常に、“H(=電源電位Vdd)”に設定されている。従って、検知信号(ラッチ信号)COMPERRが“H”になるときは、マスターデータラッチ回路MASTL内のラッチ回路LATCH・MASTLには、マスターデータMaster(Vext)=“H”が入力される。
【0403】
ラッチ回路LATCH・BA0Lの出力信号(バンク選択信号)BAL0は、バンクセレクト回路BS0内のセレクタBS・MASTL,BS・AnLに入力され、これらセレクタBS・MASTL,BS・AnLの状態を制御する。
【0404】
テストモードベリファイ信号TMVERIFYは、マスターデータラッチ回路MASTL内のラッチ回路LATCH・MASTL及び救済アドレスデータラッチ回路A0L〜A3L内のラッチ回路LATCH・A0L〜LATCH・A3Lに入力され、これらラッチ回路の状態を制御する。
【0405】
図34のラッチ回路の動作波形例については、例えば、例1に関わる図16の動作波形例と同じになる。なお、動作波形例の説明については、ここでは、省略する。
【0406】
▲3▼−3.−2. バンクアドレスデータラッチ回路BanL
図35は、バンクアドレスデータラッチ回路BanL内のラッチ回路LATCH・BA0Lの例を示している。
【0407】
ラッチ回路LATCH・BA0Lは、インバータI43〜I45,I56、クロックドインバータCI5、ナンドゲート回路NAND24、PチャネルMOSトランジスタP8及びNチャネルMOSトランジスタN10から構成される。
【0408】
NチャネルMOSトランジスタN10は、電源投入後の初期化動作に用いるものである。本例では、bCRDYが“H”になることにより、データラッチ部の入力ノードLAIN1が“L”に初期化される。
【0409】
テストモード時のラッチサイクルにおいて、例えば、検知信号(ラッチ信号)COMPERRの値が“H”のときは、PチャネルMOSトランジスタP8は、オン状態となる。このため、バンク選択信号BA0は、PチャネルMOSトランジスタP8を経由して、データラッチ部の入力ノードLAIN1に転送される。
【0410】
また、検知信号(ラッチ信号)COMPERRの値が“L”のときは、PチャネルMOSトランジスタP8は、オフ状態となる。このため、バンク選択信号BA0は、データラッチ部の入力ノードLAIN1に転送されない。
【0411】
本例では、実際にデータをラッチするラッチ部は、インバータI44及びクロックドインバータCI5から構成される。
【0412】
検知信号(ラッチ信号)COMPERRの値が“H”のとき、クロックドインバータCI5は、動作状態となり、ラッチ部は、バンク選択信号BA0をラッチできる状態となる。検知信号(ラッチ信号)COMPERRの値が“L”のときは、クロックドインバータCI5は、非動作状態となる。
【0413】
バンク0が選択されている場合には、バンク選択信号BA0は、“H”となるため、ラッチ部には、“H”がラッチされる。また、バンク0が選択されていない場合には、バンク選択信号BA0は、“L”となるため、ラッチ部には、“L”がラッチされる。
【0414】
ラッチ部にラッチされたバンク選択信号BA0は、クロック信号PCLKに同期して、バンク選択信号BAL0として、ラッチ回路LATCH・BA0Lから出力される。
【0415】
▲3▼−3.−3. マスターデータラッチ回路MASTL及びバンクセレクト回路BS・MASTL
図36は、マスターデータラッチ回路MASTL内のラッチ回路LATCH・MASTLの例、及び、バンクセレクト回路BS・MASTLの例を示している。
【0416】
ラッチ回路LATCH・MASTLは、インバータI47〜I50、クロックドインバータCI6、ナンドゲート回路NAND26〜NAND27、PチャネルMOSトランジスタP9及びNチャネルMOSトランジスタN11から構成される。
【0417】
NチャネルMOSトランジスタN11は、電源投入後の初期化動作に用いるものである。本例では、bCRDYが“H”になることにより、データラッチ部の入力ノードLAIN2が“L”に初期化される。
【0418】
バンク0が選択されている場合、図35のバンクアドレスデータラッチ回路LATCH・BA0Lから出力されるバンク選択信号BAL0(=“H”)は、クロック信号PCLKに同期して出力される。また、バンク0内のテストの対象となったメモリセルが不良であるの場合には、検知信号(ラッチ信号)COMPERRは、“H”である。
【0419】
従って、PチャネルMOSトランジスタP9は、オン状態となる。このため、マスターデータ(=“H”)MASTLは、PチャネルMOSトランジスタP9を経由して、データラッチ部の入力ノードLAIN2に転送される。
【0420】
また、検知信号(ラッチ信号)COMPERRの値が“L”のときは、PチャネルMOSトランジスタP9は、オフ状態となる。このため、マスターデータ(=“H”)MASTLは、データラッチ部の入力ノードLAIN2に転送されない。
【0421】
ラッチ部は、インバータI48及びクロックドインバータCI6から構成される。検知信号(ラッチ信号)COMPERRの値が“H”のとき、クロックドインバータCI6は、動作状態となり、ラッチ部は、マスターデータ(=“H”)MASTLをラッチする。検知信号(ラッチ信号)COMPERRの値が“L”のときは、クロックドインバータCI6は、非動作状態となる。
【0422】
ラッチ部にラッチされたマスターデータ(=“H”)MASTLは、クロック信号PCLKに同期して、マスターデータLMASTAとして、ラッチ回路LATCH・MASTLから出力される。
【0423】
テストモードベリファイ信号TMVERIFYが“H”のときは、ラッチ回路LATCH・MASTLの出力データLMASTAは、“H”に固定される。
【0424】
バンクセレクト回路BS・MASTLは、ナンドゲート回路NAND30及びインバータI57から構成される。
【0425】
バンク選択信号BAL0が“H”のときは、バンクセレクト回路BS・MASTLは、ラッチ回路LATCH・MASTLの出力データLMASTAを、出力データLMASTとして出力する。
【0426】
バンク選択信号BAL0が“L”のときは、バンクセレクト回路BS・MASTLの出力データLMASTは、ラッチ回路LATCH・MASTLの出力データLMASTAの値にかかわらず、“L”に固定される。
【0427】
▲3▼−3.−4. 救済アドレスデータラッチ回路AnL及びバンクセレクト回路BS・AnL
図37は、救済アドレスデータラッチ回路AnL内のラッチ回路LATCH・AnLの例、及び、バンクセレクト回路BS・AnLの例を示している。
【0428】
ラッチ回路LATCH・AnLは、インバータI51〜I54、クロックドインバータCI7、ナンドゲート回路NAND28〜NAND29、PチャネルMOSトランジスタP10及びNチャネルMOSトランジスタN12から構成される。
【0429】
NチャネルMOSトランジスタN12は、電源投入後の初期化動作に用いるものである。本例では、bCRDYが“H”になることにより、データラッチ部の入力ノードLAIN3が“L”に初期化される。
【0430】
バンク0が選択されている場合、図35のバンクアドレスデータラッチ回路LATCH・BA0Lから出力されるバンク選択信号BAL0(=“H”)は、クロック信号PCLKに同期して出力される。また、バンク0内のテストの対象となったメモリセルが不良であるの場合には、検知信号(ラッチ信号)COMPERRは、“H”である。
【0431】
従って、PチャネルMOSトランジスタP10は、オン状態となる。このため、救済アドレスデータAnLは、PチャネルMOSトランジスタP10を経由して、データラッチ部の入力ノードLAIN3に転送される。
【0432】
また、検知信号(ラッチ信号)COMPERRの値が“L”のときは、PチャネルMOSトランジスタP10は、オフ状態となる。このため、救済アドレスデータAnLは、データラッチ部の入力ノードLAIN3に転送されない。
【0433】
ラッチ部は、インバータI52及びクロックドインバータCI7から構成される。検知信号(ラッチ信号)COMPERRの値が“H”のとき、クロックドインバータCI7は、動作状態となり、ラッチ部は、救済アドレスデータAnLをラッチする。検知信号(ラッチ信号)COMPERRの値が“L”のときは、クロックドインバータCI7は、非動作状態となる。
【0434】
ラッチ部にラッチされた救済アドレスデータAnLは、クロック信号PCLKに同期して、救済アドレスデータLADDnAとして、ラッチ回路LATCH・AnLから出力される。
【0435】
テストモードベリファイ信号TMVERIFYが“H”のときは、ラッチ回路LATCH・AnLの出力データLADDnAは、“H”に固定される。
【0436】
バンクセレクト回路BS・AnLは、ナンドゲート回路NAND31及びインバータI58から構成される。
【0437】
バンク選択信号BAL0が“H”のときは、バンクセレクト回路BS・AnLは、ラッチ回路LATCH・AnLの出力データLADDnAを、出力データLADDnとして出力する。
【0438】
バンク選択信号BAL0が“L”のときは、バンクセレクト回路BS・AnLの出力データLADDnは、ラッチ回路LATCH・AnLの出力データLADDnAの値にかかわらず、“L”に固定される。
【0439】
▲3▼−3.−5. 動作
図35乃至図37のラッチ回路の動作は、例1と同様に、例えば、図21に示すようになる。但し、バンク選択信号BAL0は、“H”とし、テストモードベリファイ信号TMVERIFYは、“L”とする。
【0440】
▲3▼−4. スイッチ回路
図22及び図23は、スイッチ回路の例を示している。
図33のスイッチ回路SWとしては、図13のスイッチ回路SWの例(図22及び図23)をそのまま使用することができる。従って、ここでは、スイッチ回路SWの説明については、省略する。
【0441】
▲3▼−5. カウンタ
▲3▼−5.−1. 概要
カウンタは、例1と同様に、マスターデータLMAST及び救済アドレスデータLADDnを、1ビットずつ、フューズプログラム回路FPi内の電気的フューズEFにプログラムするための制御信号EFMAST,EFADDnを生成する。
【0442】
▲3▼−5.−2. 全体図
図38は、カウンタの例を示している。
本例では、カウンタCi(i=0,1,2,3)は、TYPE−A回路及びTYPE−B回路を有するシフトレジスタである。
【0443】
制御信号CLK,bCLK,CRDY,bCRDYは、TYPE−A回路及びTYPE−B回路にそれぞれ入力され、各回路の動作を制御する。
【0444】
制御信号CRDYは、例えば、図39に示すように、テストモードベリファイ信号TMVERIFYから生成してもよい。この場合、テストモードベリファイ信号TMVERIFYが“H”になってから一定期間後に、制御信号CRDYが“L”になる。制御信号CRDYが“L”になると、カウンタCiが初期化される。図40に示すように、制御信号bCRDYは、制御信号CRDYの反転信号である。
【0445】
▲3▼−5.−3. TYPE−A回路
図41は、TYPE−A回路の例を示している。
TYPE−A回路は、インバータI34〜I37、クロックドインバータCI4、ナンドゲート回路NAND22、PチャネルMOSトランジスタP7及びスイッチ(トランスファゲート)SW1,SW2から構成される。
【0446】
シフトレジスタのイニシャライズサイクルでは、制御信号CRDYが“L”になり、TYPE−A回路内のラッチ部の入力ノードnodeAの電位が“H”に設定される。また、制御信号CRDYが“L”のとき、クロックドインバータCI4が動作状態になるため、インバータI34及びクロックドインバータCI4からなるラッチ部には、“H”がラッチされる。
【0447】
制御信号(クロック信号)CLKが“L”のとき、スイッチSW2は、オン状態であり、インバータI35,I36からなるラッチ部にも、“H”がラッチされる。ノードnodeAの電位とFOUTの電位が、互いに等しくなる(FOUT=“H”)。
【0448】
この後、制御信号CRDYは、“H”になる。
ベリファイサイクルでは、TYPE−A回路の動作は、クロック信号CLKに制御される。
【0449】
即ち、クロック信号CLKが“H”になると、スイッチSW1がオン状態となり、インバータI34及びクロックドインバータCI4からなるラッチ部に“L”がラッチされる(nodeA=“L”)。また、出力信号FOUTは、“H”であるため、ナンドゲート回路NAND22の2つの入力信号は、共に、“H”となる。その結果、制御信号EFMASTは、“H”となる。
【0450】
制御信号EFMASTが“H”になると、スイッチ回路(図22)は、マスターデータLMASTを転送できる状態となる。
【0451】
この後、クロック信号CLKが“L”になると、再び、スイッチSW1がオフ状態、スイッチSW2がオン状態となり、インバータI35,I36からなるラッチ部にも、“L”がラッチされる。ノードnodeAの電位とFOUTの電位が、互いに等しくなる(FOUT=“L”)。
【0452】
さらに、この後、クロック信号CLKが“H”になると、スイッチSW1がオン状態となり、インバータI34及びクロックドインバータCI4からなるラッチ部に“L”がラッチされる(nodeA=“L”)。また、出力信号FOUTは、“L”であるため、制御信号EFMASTは、“L”となる。
【0453】
▲3▼−5.−4. TYPE−B回路
図42は、TYPE−B回路の例を示している。
TYPE−B回路は、インバータI38〜I42、ナンドゲート回路NAND23、NチャネルMOSトランジスタN9及びスイッチ(トランスファゲート)SW3,SW4から構成される。
【0454】
シフトレジスタのイニシャライズサイクルでは、制御信号CRDYが“L”、制御信号bCRDYが“H”になり、TYPE−B回路内のラッチ部の入力ノードnodeBの電位が“L”に設定される。即ち、インバータI38,I39からなるラッチ部には、“L”がラッチされる。
【0455】
制御信号(クロック信号)CLKが“L”のとき、スイッチSW4は、オン状態であり、インバータI40,I41からなるラッチ部にも、“L”がラッチされる。ノードnodeBの電位とFOUTmの電位が、互いに等しくなる(FOUTm=“L”)。
【0456】
この後、制御信号bCRDYは、“L”になる。
ベリファイサイクルでは、TYPE−B回路の動作は、クロック信号CLKに制御される。
【0457】
即ち、クロック信号CLKが“H”になると、スイッチSW3がオン状態となり、インバータI38、I39からなるラッチ部に、入力データFINmがラッチされる(nodeB=FINm)。
【0458】
入力データFINmは、前段のユニットの出力信号である。前段のユニットがTYPE−A回路である場合には、入力データFINmは、TYPE−A回路の出力データFOUTとなる。また、前段のユニットがTYPE−B回路である場合には、入力データFINmは、前段のTYPE−B回路の出力データFOUTm−1となる。
【0459】
出力信号FOUTmは、当初は、“L”であるため、ナンドゲート回路NAND22の出力データは、“H”となる。その結果、制御信号EFADDmは、“L”となる。
【0460】
この後、クロック信号CLKが“L”になると、再び、スイッチSW3がオフ状態、スイッチSW4がオン状態となり、インバータI40,I41からなるラッチ部にも、入力データFINm、即ち、前段のユニットの出力信号がラッチされる。ノードnodeBの電位とFOUTmの電位が、互いに等しくなる。
【0461】
さらに、この後、クロック信号CLKが“H”になると、本サイクルの前のサイクルでインバータI38、I39からなるラッチ部にラッチされた入力データFINmが“H”であるときには、現在のFOUTmの状態が“H”であるため、制御信号EFADDmは、“H”となる。
【0462】
制御信号EFADDmが“H”になると、スイッチ回路(図23)は、救済アドレスデータ(1ビット)LADDmを転送できる状態となる。
【0463】
本サイクルの前のサイクルでインバータI38、I39からなるラッチ部にラッチされた入力データFINmが“L”であるときには、現在のFOUTmの状態が“L”であるため、制御信号EFADDmは、“L”となる。
【0464】
制御信号EFADDmが、一度、“H”になった場合には、そのサイクル以降のサイクルでは、制御信号EFADDmは、常に、“L”となる。
【0465】
▲3▼−5.−5. 動作
図43は、図38乃至図42のカウンタの動作波形例を示している。
ベリファイ動作では、図33の電気的フューズEFの一端に共通に接続されるVBPノードには、高電位VBPに代えて、例えば、電源電位Vddを与える。ベリファイモードでは、まず、テストモードベリファイ信号TMVERIFYが“H”になる。
【0466】
この時、例えば、図36に示すマスターデータラッチ回路LATCH・MASTLの出力データLMASTA及び図37に示す救済アドレスデータラッチ回路LATCH・AnLの出力データLADDnAは、強制的に、“H”となる。また、図33のモニタ回路M内のトランスファゲートTGがオン状態となり、モニタ22がフューズプログラム回路FPi内のトランジスタTr2の一端に電気的に接続される。
【0467】
また、制御信号CRDYが“L”になり、図38乃至図42のカウンタ(シフトレジスタ)Ciがイニシャライズされる。この後、制御信号CRDYは、“H”になる。
【0468】
ベリファイサイクルでは、まず、バンクアドレスデータA4,A5が、/RAS信号の立下りエッジに同期して、チップ内に入力される。
【0469】
選択されたバンクにおいては、バンク選択信号BAL0が“H”になるため、図36のバンクセレクト回路BS・MASTLは、ラッチ回路LATCH・MASTLの出力データLMASTAを転送できる状態になる。また、図37のバンクセレクト回路BS・AnLは、ラッチ回路LATCH・AnLの出力データLADDnAを転送できる状態になる。
【0470】
非選択のバンクにおいては、バンク選択信号BAL0が“L”になるため、図36のバンクセレクト回路BS・MASTLの出力データLMAST及び図37のバンクセレクト回路BS・AnLの出力データLADDnは、“L”に固定される。
【0471】
この後、クロック信号CLKに同期して、カウンタCiの出力データEFMAST,EFADD0,EFADD1,EFADD2,EFADD3が、順次、“H”になる。
【0472】
選択されたバンクに関わるバンクセレクト回路BS0,BS1,BS2,BS3の出力データLMAST,LADD0〜LADD3は、全て、“H”であるため、カウンタCiの出力データEFMAST,EFADD0,EFADD1,EFADD2,EFADD3が、順次、“H”になることにより、選択されたバンクに関わるフューズプログラム回路FPi内の電気的フューズEFの状態を、モニタ回路Mによりモニタすることができる。
【0473】
例えば、カウンタCiの出力データEFADD0が“H”のとき、救済アドレスデータFADD0に関わる電気的フューズEFの他端は、モニタ回路Mに電気的に接続される。この場合、電気的フューズEFが破壊されていれば(“1”状態)、VBPノードからモニタ回路Mに向かって電流が流れ、電気的フューズEFが破壊されていなければ(“0”状態)、VBPノードからモニタ回路Mに向かって電流が流れることはない。
【0474】
従って、例えば、モニタ回路Mにより、この電流の有無を検出することにより、救済アドレスデータFADD0に関わる電気的フューズEFの状態を確認することができる。
【0475】
セルフフューズプログラム(自己救済)の場合、本来は、期待値(プログラムされるべき値)が存在しないので、フューズプログラムデータのベリファイを実行する必要がない。
【0476】
しかし、このような状況下でも、回路動作の確認のために、セルフフューズプログラムではなく、故意に、ライトデータをプログラムする場合には、ベリファイが必要となる。つまり、モニタ回路Miにより確認されたデータとテスタに記憶された救済アドレスデータとを比較することにより、正確に、救済アドレスデータがフューズプログラム回路FPiにプログラミングされたか否かを検証(ベリファイ)できる。
【0477】
▲4▼ モニタ回路
本例では、図33に示すように、モニタ回路Mは、4つのバンクに対応する4つのフューズプログラム回路FPiに共通に接続される。モニタ回路M自体の構成は、例1に関わるモニタ回路Mi(図13)の構成と同じであるため、その説明については、省略する。
【0478】
▲5▼ 効果
本発明の例2においても、例1と同様に、チップ内に、メモリセルの不良を検出するエラー検出回路と、その不良のメモリセルのアドレスを救済アドレスとして、自動的に、フューズプログラム回路にプログラムするセルフフューズプログラム回路とを新規に設けている。
【0479】
このため、特に、組み立て工程後に発生するメモリセルの不良を、FAMを搭載した高価なテスタを用いずに救済することができる。
【0480】
【発明の効果】
以上、説明したように、本発明の例によれば、組み立て工程後に発生するメモリセルの不良を、FAMを搭載した高価なテスタを用いずに救済することができる。また、救済解の作成及びフューズプログラムは、全てのチップにおいて同じ動作で実行されるため、1つのテスタで複数のチップに対して同時に不良セルの救済を行うことができる。
【図面の簡単な説明】
【図1】本発明の例1に関わる半導体メモリの主要部を示すブロック図。
【図2】エラー検出回路の例を示すブロック図。
【図3】入力回路の例を示す回路図。
【図4】図3の入力回路の動作を示す波形図。
【図5】出力回路の例を示す回路図。
【図6】図5の出力回路の動作を示す波形図。
【図7】擬似リード制御回路(ライト側)の例を示す回路図。
【図8】擬似リード制御回路(リード側)の例を示す回路図。
【図9】図7及び図8の擬似リード制御回路の動作を示す波形図。
【図10】比較回路の例を示す回路図。
【図11】比較回路の例を示す回路図。
【図12】図2のエラー検出回路の動作を示す波形図。
【図13】セルフフューズプログラム回路の例を示す回路図。
【図14】ラッチ回路の例を示す回路図。
【図15】デコード回路の例を示す回路図。
【図16】図14のラッチ回路の動作を示す波形図。
【図17】バンクアドレスデータラッチ回路の例を示す回路図。
【図18】マスターデータラッチ回路の例を示す回路図。
【図19】救済アドレスデータラッチ回路の例を示す回路図。
【図20】PCLK生成回路の例を示す回路図。
【図21】図17乃至図19のラッチ回路の動作を示す波形図。
【図22】スイッチ回路の例を示す回路図。
【図23】スイッチ回路の例を示す回路図。
【図24】カウンタの例を示す回路図。
【図25】bCRDY/bPCLK生成回路の例を示す回路図。
【図26】カウンタの構成要素TYPE−Aの例を示す回路図。
【図27】カウンタの構成要素TYPE−Bの例を示す回路図。
【図28】図24乃至図27のカウンタの動作を示す波形図。
【図29】バンクアドレスデータラッチ回路の変形例を示す回路図。
【図30】マスターデータラッチ回路の変形例を示す回路図。
【図31】救済アドレスデータラッチ回路の変形例を示す回路図。
【図32】本発明の例2に関わる半導体メモリの主要部を示すブロック図。
【図33】セルフフューズプログラム回路の例を示す回路図。
【図34】ラッチ回路及びバンクセレクト回路の例を示す回路図。
【図35】バンクアドレスデータラッチ回路の例を示す回路図。
【図36】マスターデータラッチ回路及びバンクセレクト回路の例を示す回路図。
【図37】救済アドレスデータラッチ回路及びバンクセレクト回路の例を示す回路図。
【図38】カウンタの例を示す回路図。
【図39】CRDY生成回路の例を示す回路図。
【図40】bCRDY生成回路の例を示す回路図。
【図41】カウンタの構成要素TYPE−Aの例を示す回路図。
【図42】カウンタの構成要素TYPE−Bの例を示す回路図。
【図43】図38乃至図42のカウンタの動作を示す波形図。
【図44】本発明に関わるテストフローを示す図。
【図45】従来の半導体メモリの主要部を示すブロック図。
【図46】デコード回路の例を示す回路図。
【図47】フューズプログラム回路及びモニタ回路の例を示す回路図。
【図48】フューズプログラム時の半導体メモリの動作を示す波形図。
【図49】フューズベリファイ時の半導体メモリの動作を示す波形図。
【図50】レーザフューズ使用時のテストフローを示す図。
【図51】電気的フューズ使用時のテストフローを示す図。
【符号の説明】
11 :メモリセルアレイ(バンク)、
12 :外部入出力端子(DQ端子)、
13 :エラー検出回路、
14 :入力回路、
15,16 :擬似リード制御回路、
17 :出力回路、
18 :比較回路、
19 :外部入力端子(アドレス端子)、
20 :セルフフューズプログラム回路、
21 :リダンダンシイ回路、
22 :モニタ、
23 :デコード回路、
LAi :ラッチ回路、
FPi :フューズプログラム回路、
SW :スイッチ回路、
Ci :カウンタ、
Mi :モニタ回路、
BSi :バンクセレクト回路、
I1〜I63 :インバータ、
CI1〜CI7 :クロックドインバータ、
NAND1〜NAND31 :ナンドゲート回路、
P1〜P10 :PチャネルMOSトランジスタ、
N1〜N12 :NチャネルMOSトランジスタ。
Claims (24)
- メモリセルから読み出される第1データと外部入力端子に与えられる第2データとに基づいて、前記メモリセルの良/不良を判定するエラー検出回路と、前記メモリセルが不良の場合に、前記メモリセルのアドレスデータを、救済アドレスデータとして、電気的フューズにプログラムするセルフフューズプログラム回路とを具備することを特徴とする半導体メモリ。
- 前記エラー検出回路は、比較回路を有し、前記比較回路は、前記第1データと前記第2データとを比較して、両者の値が不一致の場合に、検知信号を出力する機能を有することを特徴とする請求項1に記載の半導体メモリ。
- 前記エラー検出回路は、入力回路を有し、前記入力回路は、前記メモリセルにプログラムするための第3データを入力すると共に、前記第2データを入力する機能を有することを特徴とする請求項2に記載の半導体メモリ。
- 前記第2データと前記第3データは、同じ値を有することを特徴とする請求項3に記載の半導体メモリ。
- 前記エラー検出回路は、擬似リード制御回路を有し、前記擬似リード制御回路は、前記第2データを前記比較回路に転送すると共に、前記第3データを前記メモリセルに転送する機能を有することを特徴とする請求項4に記載の半導体メモリ。
- 前記メモリセルに前記第3データがプログラムされた後に、前記メモリセルから前記第1データが読み出されることを特徴とする請求項5に記載の半導体メモリ。
- 前記エラー検出回路は、出力回路を有し、前記出力回路は、前記第1データが前記メモリセルから読み出されるときに非活性化されることを特徴とする請求項1に記載の半導体メモリ。
- 前記エラー検出回路は、擬似リード制御回路を有し、前記擬似リード制御回路は、前記第1データを前記比較回路に転送する機能を有することを特徴とする請求項7に記載の半導体メモリ。
- 前記セルフフューズプログラム回路は、ラッチ回路を有し、前記ラッチ回路は、前記検知信号を受けると、前記アドレスデータをラッチする機能を有することを特徴とする請求項2に記載の半導体メモリ。
- 前記ラッチ回路は、前記検知信号を受けると、前記アドレスデータを前記救済アドレスデータとして有効にするためのマスターデータをラッチする機能を有することを特徴とする請求項9に記載の半導体メモリ。
- 前記ラッチ回路は、前記検知信号を受けると、前記メモリセルを含むバンクを選択するためのバンク選択信号をラッチする機能を有することを特徴とする請求項10に記載の半導体メモリ。
- 前記ラッチ回路は、前記バンク選択信号に基づいて、前記マスターデータ及び前記救済アドレスデータを出力するか否かを決定することを特徴とする請求項11に記載の半導体メモリ。
- 前記セルフフューズプログラム回路は、フューズプログラム回路を有し、前記フューズプログラム回路は、前記救済アドレスデータを前記電気的フューズにプログラムする機能を有することを特徴とする請求項9に記載の半導体メモリ。
- 前記セルフフューズプログラム回路は、カウンタ及びスイッチ回路を有し、前記カウンタ及び前記スイッチ回路は、前記救済アドレスデータを、1ビットずつ、前記フューズプログラム回路に転送する機能を有することを特徴とする請求項13に記載の半導体メモリ。
- 前記救済アドレスデータは、複数ビットから構成され、前記電気的フューズに対するプログラム動作は、前記救済アドレスデータの各ビットの値にかかわらず、全てのビットに対して実施されることを特徴とする請求項14に記載の半導体メモリ。
- 請求項15記載の半導体メモリにおいて、前記電気的フューズにプログラムされたデータをモニタするためのモニタ回路を具備することを特徴とする半導体メモリ。
- 前記電気的フューズにプログラムされたデータをモニタするベリファイ動作を行うとき、前記救済アドレスデータの全てのビットは、同一の値に設定されることを特徴とする請求項16に記載の半導体メモリ。
- 前記カウンタは、ベリファイ動作を行う前に初期化されることを特徴とする請求項17に記載の半導体メモリ。
- 前記セルフフューズプログラム回路は、バンクセレクト回路を有し、前記バンクセレクト回路は、前記フューズプログラム回路が選択されたバンクに対応するときに、前記救済アドレスデータを前記スイッチ回路に転送する機能を有すことを特徴とする請求項14に記載の半導体メモリ。
- メモリセルから読み出される第1データと外部入力端子に与えられる第2データとに基づいて、前記メモリセルの良/不良を判定するステップと、前記メモリセルが不良の場合に、前記メモリセルのアドレスデータを、救済アドレスデータとして、電気的フューズにプログラムするステップとを具備することを特徴とする救済アドレスのプログラミング方法。
- 前記メモリセルに前記第2データと同じ第3データをプログラミングした後に、前記第1データが読み出されることを特徴とする請求項20に記載の救済アドレスのプログラミング方法。
- 前記救済アドレスデータは、1ビットずつ、前記電気的フューズにプログラムされることを特徴とする請求項20に記載の救済アドレスのプログラミング方法。
- 前記電気的フューズに対するプログラム動作は、前記救済アドレスデータの各ビットの値にかかわらず、全てのビットに対して実施されることを特徴とする請求項20に記載の救済アドレスのプログラミング方法。
- 前記電気的フューズにプログラムされたデータを検証するベリファイ動作において、前記救済アドレスデータの全てのビットは、同一の値に設定されることを特徴とする請求項20に記載の救済アドレスのプログラミング方法。
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Cited By (4)
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---|---|---|---|---|
US7233535B2 (en) | 2004-12-27 | 2007-06-19 | Elpida Memory, Inc. | Semiconductor memory device |
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JP2017059278A (ja) * | 2015-09-14 | 2017-03-23 | ラピスセミコンダクタ株式会社 | 半導体メモリ及び半導体メモリのベリファイ方法 |
KR101821103B1 (ko) | 2012-12-06 | 2018-01-22 | 마이크론 테크놀로지, 인크. | 에러 교정을 기초로 디폴트 판독 신호를 설정하기 위한 방법 및 장치 |
Families Citing this family (17)
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---|---|---|---|---|
US7116590B2 (en) * | 2004-08-23 | 2006-10-03 | Micron Technology, Inc. | Memory address repair without enable fuses |
KR100555574B1 (ko) * | 2004-09-20 | 2006-03-03 | 삼성전자주식회사 | 결함 어드레스 프로그래밍 회로 및 이를 구비하는 반도체메모리 장치. |
DE102005019587B4 (de) * | 2005-04-27 | 2007-05-10 | Infineon Technologies Ag | Fuse-Speicherzelle mit verbessertem Schutz gegen unberechtigten Zugriff |
US7480195B2 (en) * | 2005-05-11 | 2009-01-20 | Micron Technology, Inc. | Internal data comparison for memory testing |
US7433247B2 (en) * | 2005-09-26 | 2008-10-07 | Macronix International Co., Ltd. | Method and circuit for reading fuse cells in a nonvolatile memory during power-up |
US20070081403A1 (en) * | 2005-10-11 | 2007-04-12 | Yasuhiro Nanba | Semiconductor memory device |
KR101471554B1 (ko) * | 2007-07-23 | 2014-12-11 | 삼성전자주식회사 | 파워 업시 피크 전류를 줄이는 멀티칩 패키지 |
US8234543B2 (en) * | 2009-03-06 | 2012-07-31 | Via Technologies, Inc. | Detection and correction of fuse re-growth in a microprocessor |
US8281198B2 (en) * | 2009-08-07 | 2012-10-02 | Via Technologies, Inc. | User-initiatable method for detecting re-grown fuses within a microprocessor |
US8230255B2 (en) * | 2009-12-15 | 2012-07-24 | International Business Machines Corporation | Blocking write acces to memory modules of a solid state drive |
KR101240256B1 (ko) * | 2011-03-28 | 2013-03-11 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
US8719648B2 (en) | 2011-07-27 | 2014-05-06 | International Business Machines Corporation | Interleaving of memory repair data compression and fuse programming operations in single fusebay architecture |
US8467260B2 (en) | 2011-08-05 | 2013-06-18 | International Business Machines Corporation | Structure and method for storing multiple repair pass data into a fusebay |
US8484543B2 (en) | 2011-08-08 | 2013-07-09 | International Business Machines Corporation | Fusebay controller structure, system, and method |
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KR101890820B1 (ko) * | 2012-04-30 | 2018-08-22 | 에스케이하이닉스 주식회사 | 어레이 일렉트릭 퓨즈를 구비하는 반도체 집적회로 및 그의 구동방법 |
US8817518B2 (en) * | 2012-08-31 | 2014-08-26 | SK Hynix Inc. | E-fuse array circuit and programming method of the same |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5724366A (en) * | 1995-05-16 | 1998-03-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
JP3848004B2 (ja) * | 1999-03-11 | 2006-11-22 | 株式会社東芝 | 半導体メモリ装置及び半導体メモリ装置搭載システム |
US6256237B1 (en) * | 1999-12-28 | 2001-07-03 | United Microelectronics Corp. | Semiconductor device and method for repairing failed memory cell by directly programming fuse memory cell |
JP2002042494A (ja) | 2000-07-19 | 2002-02-08 | Toshiba Microelectronics Corp | 半導体記憶装置 |
JP2002117697A (ja) * | 2000-10-06 | 2002-04-19 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP3569225B2 (ja) | 2000-12-25 | 2004-09-22 | Necエレクトロニクス株式会社 | 半導体記憶装置 |
KR100462877B1 (ko) * | 2002-02-04 | 2004-12-17 | 삼성전자주식회사 | 반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스프로그램 회로 및 방법 |
JP4125542B2 (ja) * | 2002-05-20 | 2008-07-30 | エルピーダメモリ株式会社 | 半導体記憶装置およびその製造方法 |
-
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2003
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7233535B2 (en) | 2004-12-27 | 2007-06-19 | Elpida Memory, Inc. | Semiconductor memory device |
US7567114B2 (en) | 2005-10-24 | 2009-07-28 | Elpida Memory, Inc. | Semiconductor device having two fuses in parallel |
KR101821103B1 (ko) | 2012-12-06 | 2018-01-22 | 마이크론 테크놀로지, 인크. | 에러 교정을 기초로 디폴트 판독 신호를 설정하기 위한 방법 및 장치 |
JP2017059278A (ja) * | 2015-09-14 | 2017-03-23 | ラピスセミコンダクタ株式会社 | 半導体メモリ及び半導体メモリのベリファイ方法 |
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