CN109841260B - 半导体存储装置 - Google Patents

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Abstract

一种半导体存储装置包括测试解码选择电路。该测试解码选择电路被配置为响应于测试进入信号、测试码和激活信号来产生正常解码使能信号、冗余解码使能信号和虚设解码使能信号。

Description

半导体存储装置
相关申请的交叉引用
本申请要求2017年11月29日向韩国知识产权局提交的申请号为10-2017-0161584的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例总体而言涉及一种半导体集成电路，更具体地，涉及一种半导体存储装置。
背景技术
半导体存储装置被配置为将数据储存在由地址指定的位置处以及输出被储存在由地址指定的位置处的数据。
该半导体存储装置通过响应于地址而选择位线和字线来执行指定数据要被储存的位置或所储存的数据的位置的操作。
在该半导体存储装置中，冗余线被设置为在位线或字线有缺陷时代替位线或字线。此外，在该半导体存储装置中，虚设线被设置在电脆弱区域中。这里，冗余线包括能够代替位线的线和能够代替字线的线。虚设线还包括为位线设置的线和为字线设置的线。
在该半导体存储装置中，如果出现线缺陷，则由于大量的线彼此电耦接，因此不容易辨别有缺陷的线。
发明内容
在一个实施例中，一种半导体存储装置可以包括测试解码选择电路，所述测试解码选择电路被配置为响应于测试进入信号、测试码和激活信号来产生正常解码使能信号、冗余解码使能信号和虚设解码使能信号。
在一个实施例中，一种半导体存储装置可以包括正常线解码电路，所述正常线解码电路被配置为响应于地址和所述正常解码使能信号来选择性地将正常线使能。
在一个实施例中，一种半导体存储装置可以包括冗余线解码电路，所述冗余线解码电路被配置为响应于所述地址和所述冗余解码使能信号来选择性地将冗余线使能。
在一个实施例中，一种半导体存储装置可以包括虚设线解码电路，所述虚设线解码电路被配置为响应于所述地址和所述虚设解码使能信号来选择性地将虚设线使能。
在一个实施例中，一种半导体存储装置可以包括测试解码选择电路，所述测试解码选择电路被配置为响应于测试进入信号、测试码和激活信号来产生正常解码使能信号、冗余解码使能信号和虚设解码使能信号。所述半导体存储装置可以另外包括正常线解码电路，所述正常线解码电路被配置为响应于地址和所述正常解码使能信号来选择性地将正常线使能。所述半导体存储装置还包括冗余线解码电路，所述冗余线解码电路被配置为响应于所述地址和所述冗余解码使能信号来选择性地将冗余线使能。所述半导体存储装置还可以包括虚设线解码电路，所述虚设线解码电路配置为响应于所述地址和所述虚设解码使能信号来选择性地将虚设线使能。
附图说明
图1示出了根据一个实施例的用于描述半导体存储装置的示图。
图2示出了根据一个实施例的说明半导体存储装置的配置的示图。
图3示出了说明图2的测试解码选择电路的配置的示图。
图4示出了说明图3的解码选择电路的配置的示图。
具体实施方式
如图1所示，根据一个实施例的半导体存储装置150可以包括数据储存区域100。
数据储存区域100可以包括多个位线D_BL、R_BL和N_BL以及多个字线D_WL、R_WL和N_WL。此外，数据储存区域100可以包括电耦接在位线与字线之间的存储单元。具有上述配置的数据储存区域100可以将数据储存在耦接在所选择的位线与所选择的字线之间的存储单元中，或者可以将被储存在耦接在所选择的位线与所选择的字线之间的存储单元中的数据输出。这里，多个位线可以包括虚设位线D_BL、冗余位线R_BL和正常位线N_BL。多个字线可以包括虚设字线D_WL、冗余字线R_WL和正常字线N_WL。正常位线N_BL和正常字线N_WL可以是能够执行与半导体存储装置150的数据储存和数据输出有关的操作的线。冗余位线R_BL和冗余字线R_WL可以是用于代替有缺陷的正常位线N_BL和有缺陷的正常字线N_WL的线。虚设位线D_BL和虚设字线D_WL可以是实质上不操作但可以在工艺或设计期间根据需要而设置的线。
在根据该实施例的半导体存储装置150中，选择正常位线、冗余位线和虚设位线中的一个，并且可以对所选择的位线执行测试。此外，在根据该实施例的半导体存储装置150中，选择正常字线、冗余字线和虚设字线中的一个，并且可以对所选择的字线执行测试。在下文中，在以下描述中，正常位线和正常字线可以被称为正常线，冗余位线和冗余字线可以被称为冗余线，并且虚设位线和虚设字线可以被称为虚设线。
如图2所示，根据一个实施例的半导体存储装置150可以包括测试解码选择电路200、正常线解码电路300、冗余线解码电路400和虚设线解码电路500。
测试解码选择电路200可以响应于测试进入信号TM_entry、测试码TM_code和激活信号ACTB来产生正常解码使能信号N_en、冗余解码使能信号R_en和虚设解码使能信号D_en。例如，测试解码选择电路200可以响应于测试进入信号TM_entry、测试码TM_code和激活信号ACTB而将正常解码使能信号N_en、冗余解码使能信号R_en和虚设解码使能信号D_en中的一个使能。
正常线解码电路300可以响应于正常解码使能信号N_en和地址ADD来选择性地将多个正常线N_L<0:k>使能。例如，当正常解码使能信号N_en被使能时，正常线解码电路300可以对地址ADD进行解码并且将多个正常线N_L<0:k>中的一个使能。
冗余线解码电路400可以响应于冗余解码使能信号R_en和地址ADD来选择性地将多个冗余线R_L<0:m>使能。例如，当冗余解码使能信号R_en被使能时，冗余线解码电路400可以对地址ADD进行解码并且将多个冗余线R_L<0:m>中的一个使能。
虚设线解码电路500可以响应于虚设解码使能信号D_en和地址ADD来选择性地将多个虚设线D_L<0:n>使能。例如，当虚设解码使能信号D_en被使能时，虚设线解码电路500可以对地址ADD进行解码并且将多个虚设线D_L<0:n>中的一个使能。
如图3所示，测试解码选择电路200可以包括测试选择电路210和解码选择电路220。
测试选择电路210可以响应于测试进入信号TM_entry、测试码TM_code和复位信号RST来产生冗余测试信号T_R和虚设测试信号T_D。例如，响应于测试进入信号TM_entry、测试码TM_code和复位信号RST，测试选择电路210可以将冗余测试信号T_R和虚设测试信号T_D中的一个使能，或者可以将冗余测试信号T_R和虚设测试信号T_D两者都禁止。此外，如果复位信号RST被使能，则测试选择电路210可以将冗余测试信号T_R和虚设测试信号T_D禁止。更详细地，如果测试进入信号TM_entry被使能，则测试选择电路210可以响应于测试码TM_code而将冗余测试信号T_R和虚设测试信号T_D中的一个使能。如果测试进入信号TM_entry被使能，则测试选择电路210可以响应于测试码TM_code而将冗余测试信号T_R和虚设测试信号T_D两者都禁止。另外，如果复位信号RST被使能，则测试选择电路210可以将冗余测试信号T_R和虚设测试信号T_D禁止。
解码选择电路220可以响应于冗余测试信号T_R、虚设测试信号T_D和激活信号ACTB来产生正常解码使能信号N_en、冗余解码使能信号R_en和虚设解码使能信号D_en。例如，如果冗余测试信号T_R和虚设测试信号T_D两者都被禁止而激活信号ACTB被使能，则解码选择电路220可以将正常解码使能信号N_en使能。如果在冗余测试信号T_R和虚设测试信号T_D之中，冗余测试信号T_R被使能并且激活信号ACTB被使能，则解码选择电路220可以将冗余解码使能信号R_en使能。如果在冗余测试信号T_R和虚设测试信号T_D之中，虚设测试信号T_D被使能并且激活信号ACTB被使能，则解码选择电路220可以将虚设解码使能信号D_en使能。
如图4所示，解码选择电路220可以包括测试确定电路221、正常解码使能信号输出电路222、冗余解码使能信号输出电路223和虚设解码使能信号输出电路224。
测试确定电路221可以响应于冗余测试信号T_R和虚设测试信号T_D来产生测试确定信号Dis_N。例如，如果冗余测试信号T_R和虚设测试信号T_D中的任意一个被使能为高电平，则测试确定电路221可以将测试确定信号Dis_N使能为高电平。如果冗余测试信号T_R和虚设测试信号T_D两者都被禁止为低电平，则测试确定电路221可以将测试确定信号Dis_N禁止为低电平。
测试确定电路221可以被配置为执行或非操作和反相操作，并且可以包括，例如第一或非门NOR1和第一反相器IV1。第一或非门NOR1可以接收冗余测试信号T_R和虚设测试信号T_D。第一反相器IV1可以接收第一或非门NOR1的输出信号并输出测试确定信号Dis_N。
正常解码使能信号输出电路222可以响应于测试确定信号Dis_N和激活信号ACTB来产生并输出正常解码使能信号N_en。例如，如果测试确定信号Dis_N被禁止为低电平而激活信号ACTB被使能为低电平，则正常解码使能信号输出电路222可以将正常解码使能信号N_en使能为高电平。
正常解码使能信号输出电路222可以被配置为执行或非操作，并且可以包括，例如第二或非门NOR2。第二或非门NOR2可以接收测试确定信号Dis_N和激活信号ACTB，并输出正常解码使能信号N_en。
冗余解码使能信号输出电路223可以响应于测试确定信号Dis_N、冗余测试信号T_R和激活信号ACTB来产生并输出冗余解码使能信号R_en。例如，如果测试确定信号Dis_N和冗余测试信号T_R两者都被使能为高电平而激活信号ACTB被使能为低电平，则冗余解码使能信号输出电路223可以将冗余解码使能信号R_en使能为高电平。
冗余解码使能信号输出电路223可以被配置为执行与非操作和反相操作，并且可以包括，例如，第一与非门ND1和第二与非门ND2以及第二反相器至第四反相器IV2、IV3和IV4。第一与非门ND1可以接收测试确定信号Dis_N和冗余测试信号T_R。第二反相器IV2可以接收第一与非门ND1的输出信号。第三反相器IV3可以接收激活信号ACTB。第二与非门ND2可以接收第二反相器IV2的输出信号和第三反相器IV3的输出信号。第四反相器IV4可以接收第二与非门ND2的输出信号，并输出冗余解码使能信号R_en。
虚设解码使能信号输出电路224可以响应于测试确定信号Dis_N、虚设测试信号T_D和激活信号ACTB来产生并输出虚设解码使能信号D_en。例如，如果测试确定信号Dis_N和虚设测试信号T_D两者都被使能为高电平而激活信号ACTB被使能为低电平，则虚设解码使能信号输出电路224可以将虚设解码使能信号D_en使能为高电平。
虚设解码使能信号输出电路224可以被配置为执行与非操作和反相操作，并且可以包括，例如，第三与非门ND3和第四与非门ND4以及第五反相器至第七反相器IV5、IV6和IV7。第三与非门ND3可以接收测试确定信号Dis_N和虚设测试信号T_D。第五反相器IV5可以接收第三与非门ND3的输出信号。第六反相器IV6可以接收激活信号ACTB。第四与非门ND4可以接收第五反相器IV5的输出信号和第六反相器IV6的输出信号。第七反相器IV7可以接收第四与非门ND4的输出信号，并输出虚设解码使能信号D_en。
下面描述根据一个实施例的具有上述配置的半导体存储装置150的操作。
在测试中，即，当测试进入信号TM_entry被使能时，图2的测试解码选择电路200可以响应于测试码TM_code和激活信号ACTB来产生正常解码使能信号N_en、冗余解码使能信号R_en和虚设解码使能信号D_en。
如果测试进入信号TM_entry被使能并且激活信号ACTB被使能，则测试解码选择电路200可以响应于测试码TM_code而将正常解码使能信号N_en、冗余解码使能信号R_en和虚设解码使能信号D_en中的一个使能。
参考图3更详细地描述测试解码选择电路200的操作。
测试解码选择电路200可以包括测试选择电路210和解码选择电路220。
如果测试进入信号TM_entry被使能，则测试选择电路210可以响应于测试码TM_code来产生冗余测试信号T_R和虚设测试信号T_D。例如，如果测试进入信号TM_entry被使能，则响应于测试码TM_code，测试选择电路210可以将冗余测试信号T_R使能，可以将虚设测试信号T_D使能，或者可以将冗余测试信号T_R和虚设测试信号T_D两者都禁止。此外，如果复位信号RST被使能，则测试选择电路210可以将冗余测试信号T_R和虚设测试信号T_D两者都禁止。
解码选择电路220可以响应于冗余测试信号T_R、虚设测试信号T_D和激活信号ACTB来产生正常解码使能信号N_en、冗余解码使能信号R_en和虚设解码使能信号D_en。例如，解码选择电路220可以响应于冗余测试信号T_R、虚设测试信号T_D和激活信号ACTB而将正常解码使能信号N_en、冗余解码使能信号R_en和虚设解码使能信号D_en中的一个使能。
如果当冗余测试信号T_R和虚设测试信号T_D两者都已经被禁止时，激活信号ACTB被使能，则解码选择电路220可以将正常解码使能信号N_en使能。
如果当在冗余测试信号T_R和虚设测试信号T_D之中冗余测试信号T_R已经被使能时，激活信号ACTB被使能，则解码选择电路220可以将冗余解码使能信号R_en使能。
如果当在冗余测试信号T_R和虚设测试信号T_D之中虚设测试信号T_D已经被使能时，激活信号ACTB被使能，则解码选择电路220可以将虚设解码使能信号D_en使能。
如果正常解码使能信号N_en被使能，则图2的正常线解码电路300可以对地址ADD进行解码并且选择性地将正常线N_L<0:k>使能。
如果冗余解码使能信号R_en被使能，则图2的冗余线解码电路400可以对地址ADD进行解码并且选择性地将冗余线R_L<0:m>使能。
如果虚设解码使能信号D_en被使能，则图2的虚设线解码电路500可以对地址ADD进行解码并且选择性地将虚设线D_L<0:n>使能。
如上所述，在根据一个实施例的半导体存储装置中，在测试操作期间，正常线、冗余线和虚设线可以响应于地址而被选择性地使能。因此，当在半导体存储装置中出现缺陷时，可以容易地执行用于确定正常线、冗余线和虚设线之中的有缺陷线的测试。这里，术语“正常线”可以被解释为涵盖或包括图1的正常位线N_BL和正常字线N_WL两者的术语，术语“冗余线”可以被解释为涵盖或包括图1的冗余位线R_BL和冗余字线D_BL两者的术语，以及术语“虚设线”可以被解释为涵盖或包括图1的虚设位线D_BL和虚设字线D_WL两者的术语。因此，应注意，根据一个实施例的半导体存储装置可以应用于位线和字线中的每一个。此外，根据一个实施例的半导体存储装置可以应用于包括响应于地址而被选择的线之中的正常线、冗余线或虚设线的线，即使该线既不是位线也不是字线。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，与本教导一致的半导体存储装置不应基于所描述的实施例而受到限制。相反，具有与本文所述相同配置的半导体存储装置应在结合以上描述和附图时受到所附权利要求的限制。

Claims (19)

1.一种半导体存储装置，包括：
测试解码选择电路，其被配置为响应于测试进入信号、测试码和激活信号来产生正常解码使能信号、冗余解码使能信号和虚设解码使能信号,
其中，所述测试解码选择电路包括：
测试选择电路，其被配置为响应于所述测试进入信号和所述测试码来产生冗余测试信号和虚设测试信号；以及
解码选择电路，其被配置为响应于所述冗余测试信号、所述虚设测试信号和所述激活信号来产生所述正常解码使能信号、所述冗余解码使能信号和所述虚设解码使能信号。
2.根据权利要求1所述的半导体存储装置，还包括：
正常线解码电路，其被配置为响应于地址和所述正常解码使能信号来选择性地将正常线使能；
冗余线解码电路，其被配置为响应于所述地址和所述冗余解码使能信号来选择性地将冗余线使能；以及
虚设线解码电路，其被配置为响应于所述地址和所述虚设解码使能信号来选择性地将虚设线使能。
3.根据权利要求2所述的半导体存储装置，其中，当测试进入信号被使能时，所述测试解码选择电路响应于所述测试码和所述激活信号而将所述正常解码使能信号、所述冗余解码使能信号和所述虚设解码使能信号中的一个使能。
4.根据权利要求1所述的半导体存储装置，其中，当所述测试进入信号被使能时，响应于所述测试码，所述测试选择电路将所述冗余测试信号和所述虚设测试信号中的一个使能，或者将所述冗余测试信号和所述虚设测试信号两者都禁止。
5.根据权利要求4所述的半导体存储装置，其中，所述测试选择电路响应于复位信号而将所述冗余测试信号和所述虚设测试信号两者都禁止。
6.根据权利要求1所述的半导体存储装置，
其中，当所述冗余测试信号和所述虚设测试信号两者都被使能时，所述解码选择电路在所述激活信号被使能时将所述正常解码使能信号使能，
其中，当在所述冗余测试信号和所述虚设测试信号之中，所述冗余测试信号被使能时，所述解码选择电路在所述激活信号被使能时将所述冗余解码使能信号使能，以及
其中，当在所述冗余测试信号和所述虚设测试信号之中，所述虚设测试信号被使能时，所述解码选择电路在所述激活信号被使能时将所述虚设解码使能信号使能。
7.根据权利要求6所述的半导体存储装置，其中，所述解码选择电路包括：
测试确定电路，其被配置为响应于所述冗余测试信号和所述虚设测试信号来产生测试确定信号；
正常解码使能信号输出电路，其被配置为响应于所述测试确定信号和所述激活信号来产生所述正常解码使能信号；
冗余解码使能信号输出电路，其被配置为响应于所述测试确定信号、所述激活信号和所述冗余测试信号来产生所述冗余解码使能信号；以及
虚设解码使能信号输出电路，其被配置为响应于所述测试确定信号、所述激活信号和所述虚设测试信号来产生所述虚设解码使能信号。
8.根据权利要求7所述的半导体存储装置，
其中，当所述冗余测试信号和所述虚设测试信号两者都被禁止时，所述测试确定电路将所述测试确定信号禁止，以及
其中，当所述冗余测试信号和所述虚设测试信号中的至少一个被使能时，所述测试确定电路将所述测试确定信号使能。
9.根据权利要求7所述的半导体存储装置，其中，当所述测试确定信号被禁止而所述激活信号被使能时，所述正常解码使能信号输出电路将所述正常解码使能信号使能。
10.根据权利要求7所述的半导体存储装置，其中，当所述测试确定信号、所述冗余测试信号和所述激活信号全部都被使能时，所述冗余解码使能信号输出电路将所述冗余解码使能信号使能。
11.根据权利要求7所述的半导体存储装置，其中，当所述测试确定信号、所述虚设测试信号和所述激活信号全部都被使能时，所述虚设解码使能信号输出电路将所述虚设解码使能信号使能。
12.根据权利要求2所述的半导体存储装置，其中，当所述正常解码使能信号被使能时，所述正常线解码电路响应于所述地址来选择性地将所述正常线使能。
13.根据权利要求2所述的半导体存储装置，其中，当所述冗余解码使能信号被使能时，所述冗余线解码电路响应于所述地址来选择性地将所述冗余线使能。
14.根据权利要求2所述的半导体存储装置，其中，当所述虚设解码使能信号被使能时，所述虚设线解码电路响应于所述地址来选择性地将所述虚设线使能。
15.根据权利要求2所述的半导体存储装置，
其中，所述正常线包括正常位线和正常字线，
其中，所述冗余线包括冗余位线和冗余字线，以及
其中，所述虚设线包括虚设位线和虚设字线。
16.根据权利要求1所述的半导体存储装置，还包括：
正常线解码电路，其被配置为响应于地址和所述正常解码使能信号来选择性地将正常线使能。
17.根据权利要求1所述的半导体存储装置，还包括：
冗余线解码电路，其被配置为响应于地址和所述冗余解码使能信号来选择性地将冗余线使能。
18.根据权利要求1所述的半导体存储装置，还包括：
虚设线解码电路，其被配置为响应于地址和所述虚设解码使能信号来选择性地将虚设线使能。
19.一种半导体存储装置，包括：
正常线解码电路，其被配置为响应于地址和正常解码使能信号来选择性地将正常线使能；
冗余线解码电路，其被配置为响应于所述地址和冗余解码使能信号来选择性地将冗余线使能；以及
虚设线解码电路，其被配置为响应于所述地址和虚设解码使能信号来选择性地将虚设线使能；
测试选择电路，其被配置为响应于测试进入信号和测试码来产生冗余测试信号和虚设测试信号；以及
解码选择电路，其被配置为响应于所述冗余测试信号、所述虚设测试信号和激活信号来产生所述正常解码使能信号、所述冗余解码使能信号和所述虚设解码使能信号。
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