KR20030051030A - 웨이퍼 번인 테스트 모드 회로 - Google Patents

웨이퍼 번인 테스트 모드 회로 Download PDF

Info

Publication number
KR20030051030A
KR20030051030A KR1020010081928A KR20010081928A KR20030051030A KR 20030051030 A KR20030051030 A KR 20030051030A KR 1020010081928 A KR1020010081928 A KR 1020010081928A KR 20010081928 A KR20010081928 A KR 20010081928A KR 20030051030 A KR20030051030 A KR 20030051030A
Authority
KR
South Korea
Prior art keywords
signal
wafer burn
test
test mode
output
Prior art date
Application number
KR1020010081928A
Other languages
English (en)
Other versions
KR100413242B1 (ko
Inventor
조용덕
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0081928A priority Critical patent/KR100413242B1/ko
Priority to TW091132405A priority patent/TWI233656B/zh
Priority to US10/299,494 priority patent/US6996753B2/en
Publication of KR20030051030A publication Critical patent/KR20030051030A/ko
Application granted granted Critical
Publication of KR100413242B1 publication Critical patent/KR100413242B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

본 발명은 웨이퍼 번인 테스트 모드 회로에 관한 것으로, 웨이퍼 번인 테스트 모드에서 테스트 항목을 디코딩하는데 필요한 어드레스의 개수를 최소로 하기 위해 1개의 어드레스 신호를 입력 받아 쉬프트 레지스터를 이용하여 각 단의 출력을 디코딩함으로써 웨이퍼 번인 테스트시 채널수가 적은 번인 장비의 한계를 극복할 수 있고, 한개의 어드레스 신호만으로 다양한 테스트 항목을 지원할 수 있는 웨이퍼 번인 테스트 모드 회로가 제시된다.

Description

웨이퍼 번인 테스트 모드 회로{Wefer burn in test mode circuit}
본 발명은 웨이퍼 번인 테스트 모드 회로에 관한 것으로, 특히 웨이퍼 번인 테스트 모드에서 테스트 항목을 디코딩하는데 필요한 어드레스의 개수를 최소로 하기 위해 1개의 어드레스 신호를 입력 받아 쉬프트 레지스터를 이용하여 각 단의 출력을 디코딩함으로써 웨이퍼 번인 테스트시 채널수가 적은 번인 장비의 한계를 극복할 수 있고, 한개의 어드레스 신호만으로 다양한 테스트 항목을 지원할 수 있는웨이퍼 번인 테스트 모드 회로에 관한 것이다.
반도체 메모리 장치의 제품 성능과 신뢰성을 검증하고 수율 향상을 도모하기 위해 테스트를 실시한다. 그 중에서 번인 테스트는 반도체 메모리 장치의 신뢰성을 테스트하기 위한 것으로, 높은 전원 전압과 높은 온도의 가혹한 조건에서 장시간 스트레스(stress)를 가함으로써 결함이 있는 메모리 장치를 미래 색출하는 역할을 한다. 특히 최근 패키지 상태가 아닌 웨이퍼 상태의 다이(die)를 요구하는 수요자가 증가하고 있고 패키지 형태도 MCM이나 CSP 형태로 점차 바뀌어 가는 경향에 따라 웨이퍼 번인 테스트가 중요하게 되었다. 또한 웨이퍼 번인 테스트는 패키지 레벨에서 실시하는 번인 테스트의 시간과 비용을 줄여준다.
도 1은 종래의 반도체 메모리 장치의 웨이퍼 번인 테스트 모드 회로의 블럭도로서, 그 구성을 설명하면 다음과 같다.
명령 디코더(101)는 반도체 메모리 장치에 필요한 여러가지 신호, 즉 로우 어드레스 셀렉트 바 신호(RAS/), 컬럼 어드레스 셀렉트 바 신호(CAS/), 라이트 인에이블 바 신호(WE/), 칩 셀렉트 바 신호(CS/), 클럭 인에이블 신호(CKE) 및 클럭 신호(CLK)를 입력하여 반도체 메모리 장치의 동작에 필요한 여러가지 명령을 생성한다. 예를들어 모드 레지스터 셋 명령 신호(MRS) 및 프리차지 신호(precharge all)를 생성하여 출력한다. 어드레스 래치(102)는 명령 디코더(101)로부터 출력된 명령 신호에 따라 다수의 어드레스 신호(A0 내지 An)를 입력하고, 이들을 래치한다. 모드 레지스터(103)는 명령 디코더(101)로부터 출력된 모드 레지스터 셋 명령 신호(MRS)에 따라 어드레스 래치(103)로부터 정상 동작을 위한 어드레스 신호를 입력하여 저장한다. 노멀 테스트 모드 레지스터(104)는 명령 디코더(101)로부터 출력된 모드 레지스터 셋 명령 신호(MRS)에 따라 어드레스 래치(103)로부터 노멀 테스트를 위한 어드레스 신호를 입력하여 저장한다. 테스트 모드 진입 회로(105)는 명령 디코더(101)로부터 출력된 모드 레지스터 셋 명령 신호(MRS) 및 어드레스 래치(103)로부터 해당 어드레스 신호를 입력하여 노멀 테스트를 실시하기 위한 테스트 모드 진입 신호(TM_Entry)를 생성한다. 웨이퍼 번인 테스트 모드 레지스터(106)는 명령 디코더(101)로부터 출력된 모드 레지스터 셋 명령 신호(MRS)에 따라 어드레스 래치(103)로부터 웨이퍼 번인 테스트를 위한 어드레스 신호를 입력하여 저장한다. 웨이퍼 번인 테스트 모드 진입 회로(107)는 명령 디코더(101)로부터 출력된 모드 레지스터 셋 명령 신호(MRS) 및 어드레스 래치(103)로부터 해당 어드레스 신호를 입력하여 웨이퍼 번인 테스트를 실시하기 위한 웨이퍼 번인 테스트 모드 진입 신호(WBI_Entry)를 생성한다. 모드 레지스터 디코더(108)는 명령 디코더(101)로부터의 모드 레지스터 셋 신호(MRS)에 따라 모드 레지스터(103)로부터의 출력 신호를 입력하고 디코딩하여 반도체 메모리 장치의 다양한 정상 동작을 위한 제어 신호를 출력한다. 노멀 테스트 모드 레지스터 디코더(109)는 명령 디코더(101)로부터의 모드 레지스터 셋 신호(MRS)와 테스트 모드 진입 회로(105)로부터의 테스트 모드 진입 신호(TM_Entry)에 따라 노멀 테스트 모드 레지스터(104)로부터의 출력 신호를 입력하고 디코딩하여 노멀 테스트 신호(TM0 내지 TM31)를 출력한다. 웨이퍼 번인 테스트 모드 레지스터 디코더(110)는 명령 디코더(101)로부터의 모드 레지스터 셋 신호(MRS)와 웨이퍼 번인 테스트 모드 진입 회로(107)로부터의 웨이퍼 번인 테스트 모드 진입 신호(WBI_Entry)에 따라 웨이퍼 번인 테스트 모드 레지스터(106)로부터의 출력 신호를 입력하고 디코딩하여 웨이퍼 번인 테스트 신호(WBI_TM0 내지 WBI_TM15)를 출력한다.
그런데, 상기와 같이 구성되는 종래의 웨이퍼 번인 테스트 모드 회로는 노멀(normal) 테스트 모드 회로와 거의 유사하거나 테스트 항목이 적은 경우 노멀 테스트 모드 회로에 포함되었다. 상기와 같이 구성되는 종래의 웨이퍼 번인 테스트 모드 회로는 노멀 테스트 모드와 웨이퍼 번인 테스트 모드를 구분하기 위해 1개 이상의 어드레스 신호가 필요하기 때문에, 예를 들어 5개 이상의 항목을 테스트하기 위해서는 4개의 어드레스 신호가 필요하다. 그런데, 번인 장비의 특성상 이용 가능한 채널의 수가 13개 내지 18개 밖에 없으므로 웨이퍼 번인 테스트 항목의 수가 늘어나는 경우 필요한 채널의 개수가 모자라는 문제점이 있다. 또한, 레이아웃시 웨이퍼 번인 테스트 모드 회로와 어드레스 래치 사이의 라우팅에 필요한 글로벌 라인의 수가 늘어나게 된다.
본 발명의 목적은 웨이퍼 번인 테스트시 채널수가 적은 번인 장비의 한계를 극복할 수 있고, 한개의 어드레스 신호만으로 다양한 테스트 항목을 지원할 수 있는 웨이퍼 번인 테스트 모드 회로를 제공하는데 있다.
본 발명의 다른 목적은 레이아웃시 글로벌 라인의 수를 줄일 수 있는 웨이퍼 번인 테스트 모드 회로를 제공하는데 있다.
본 발명에서는 웨이퍼 번인 테스트 모드에서 테스트 항목(WBI_TM0 내지 WBI_TM15)을 디코딩하는데 필요한 어드레스의 개수를 최소로 하기 위해 1개의 어드레스 신호를 입력 받아 쉬프트 레지스터(Shift Register)를 이용하여 각 단의 출력을 디코딩함으로써 단지 1개의 어드레스 신호만을 필요로 한다. 예를들면 도 1에 도시된 종래의 웨이퍼 번인 테스트 모드 회로에서는 9개 이상의 항목을 테스트하기 위해 4개의 어드레스 입력과 웨이퍼 번인 테스트 모드로 진입하기 위한 웨이퍼 번인 테스트 모드 진입 회로에 1개 이상의 어드레스 신호가 필요하기 때문에 모두 합하면 5개 이상의 어드레스 입력이 필요하다. 그러나, 본 발명에서는 동일한 1개의 어드레스 신호만으로 웨이퍼 번인 테스트 모드로 진입할 수 있고, 쉬프터 레지스터의 단수(stage)를 증가시킴으로써 테스트 항목의 개수에 제한을 받지 않는다.
도 1은 종래의 웨이퍼 번인 테스트 모드 회로의 블럭도.
도 2는 본 발명에 따른 쉬프트 레지스터를 구비한 웨이퍼 번인 테스트 모드 회로의 블럭도.
도 3은 본 발명에 따른 웨이퍼 번인 테스트 모드 진입 회로도.
도 4(a) 및 도 4(b)는 본 발명에 따른 웨이퍼 번인 테스트 항목의 우선 순의 결정 회로도.
도 5는 본 발명에 따른 웨이퍼 번인 테스트 모드의 프로그램 순서도.
도 6(a) 및 도 6(b)는 본 발명에 따른 웨이퍼 번인 테스트 레지스터 디코더 회로도.
도 7은 본 발명이 적용되는 메모리 코아에서의 서브워드라인 디코딩 구조.
도 8은 본 발명이 적용되는 웨이퍼 번인 테스트시 최하위 로우 어드레스 생성 회로도.
도 9(a) 및 도 9(b)은 본 발명에 따른 웨이퍼 번인 테스트 회로를 CAD를 이용하여 검증한 결과의 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
201 : 명령 디코더202 : 어드레스 래치
203 : 모드 레지스터204 : 노멀 테스트 모드 레지스터
205 : 테스트 모드 진입 회로
206 : 웨이퍼 번인 테스트 모드 레지스터
207 : 웨이퍼 번인 테스트 모드 진입 회로
208 : 모드 레지스터 디코더
209 : 노멀 테스트 모드 레지스터 디코더
210 : 웨이퍼 번인 테스트 모드 레지스터 디코더
211 : 웨이펀 번인 테스트 우선 순위 결정 회로
212 내지 215 : 쉬프트 레지스터
본 발명에 따른 웨이퍼 번인 테스트 모드 회로는 반도체 메모리 장치를 구동하기 위해 필요한 여러가지 신호를 입력하여 다수의 명령 신호를 출력하기 위한 명령 디코더와, 다수의 어드레스 신호를 입력하여 래치하기 위한 어드레스 래치와, 상기 명령 디코더로부터의 명령 신호에 따라 상기 어드레스 래치로부터 웨이퍼 번인 테스트를 위한 하나의 웨이퍼 번인 어드레스 신호를 입력하여 저장하는 레지스터와, 상기 명령 디코더로부터의 명령 신호에 따라 상기 레지스터로부터 상기 웨이퍼 번인 어드레스 신호를 입력하여 웨이퍼 번인 테스트를 실시하기 위한 웨이퍼 번인 테스트 모드 진입 신호를 생성하는 웨이퍼 번인 테스트 모드 진입 회로와, 상기 웨이퍼 번인 테스트 모드 진입 신호 및 웨이퍼 번인 클럭 신호에 따라 동작되어 상기 레지스터로부터 입력된 상기 웨이퍼 번인 어드레스 신호를 쉬프트시키기 위한 다수의 쉬프트 레지스터와, 상기 다수의 쉬프트 레지스터의 출력 신호를 감지하여 순차적으로 테스트를 수행할 수 있도록 제어하기 위해 테스트 우선 순위 신호를 출력하는 웨이펀 번인 테스트 우선 순위 결정 회로와, 상기 다수의 쉬프트 레지스터 각단의 출력 신호를 입력하고 상기 테스트 우선 순위 신호에 따라 디코딩하여 웨이퍼 번인 테스트 항목에 따른 웨이퍼 번인 테스트 신호를 출력하기 위한 디코더를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 쉬프트 레지스터를 구비한 웨이퍼 번인 테스트 모드 회로의 블럭도로서, 그 구성을 설명하면 다음과 같다.
명령 디코더(201)는 반도체 메모리 장치에 필요한 여러가지 신호, 즉 로우 어드레스 셀렉트 바 신호(RAS/), 컬럼 어드레스 셀렉트 바 신호(CAS/), 라이트 인에이블 바 신호(WE/), 칩 셀렉트 바 신호(CS/), 클럭 인에이블 신호(CKE) 및 클럭 신호(CLK)를 입력하여 반도체 메모리 장치의 동작에 필요한 여러가지 명령을 생성한다. 예를들어 모드 레지스터 셋 명령 신호(MRS) 및 프리차지 신호(pcg_all)를 생성하여 출력한다. 어드레스 래치(202)는 명령 디코더(201)로부터 출력된 명령 신호에 따라 다수의 어드레스 신호(A0 내지 An)를 입력하고, 이들을 래치한다. 모드 레지스터(203)는 명령 디코더(201)로부터 출력된 모드 레지스터 셋 명령 신호(MRS)에 따라 어드레스 래치(202)로부터 정상 동작을 위한 어드레스 신호를 입력하여 저장한다. 모드 레지스터 디코더(208)는 명령 디코더(201)로부터의 모드 레지스터 셋 신호(MRS)에 따라 모드 레지스터(203)로부터의 출력 신호를 입력하고 디코딩하여 반도체 메모리 장치의 다양한 정상 동작을 위한 제어 신호를 출력한다. 노멀 테스트 모드 레지스터(204)는 명령 디코더(201)로부터 출력된 모드 레지스터 셋 명령 신호(MRS)에 따라 어드레스 래치(203)로부터 노멀 테스트를 위한 어드레스 신호를 입력하여 저장한다. 테스트 모드 진입 회로(205)는 명령 디코더(201)로부터 출력된 모드 레지스터 셋 명령 신호(MRS) 및 어드레스 래치(202)로부터 해당 어드레스 신호를 입력하여 노멀 테스트를 실시하기 위한 테스트 모드 진입 신호(TM_Entry)를 생성한다. 노멀 테스트 모드 레지스터 디코더(209)는 명령 디코더(201)로부터의 모드 레지스터 셋 신호(MRS)와 테스트 모드 진입 회로(205)로부터의 테스트 모드 진입 신호(TM_Entry)에 따라 노멀 테스트 모드 레지스터(204)로부터의 출력 신호를 입력하고 디코딩하여 노멀 테스트 신호(TM0 내지 TM31)를 출력한다. 웨이퍼 번인 테스트 모드 레지스터(206)는 명령 디코더(201)로부터 출력된 모드 레지스터 셋 명령 신호(MRS)에 따라 어드레스 래치(202)로부터 웨이퍼 번인 테스트를 위한 한개의 어드레스 신호를 입력하여 저장한다. 웨이퍼 번인 테스트 모드 진입 회로(207)는명령 디코더(201)로부터 출력된 모드 레지스터 셋 명령 신호(MRS) 및 웨이퍼 번인 테스트 모드 레지스터(206)로부터 어드레스 신호를 입력하여 웨이퍼 번인 테스트를 실시하기 위한 웨이퍼 번인 테스트 모드 진입 신호(WBI_Entry)를 생성한다. 다수의 쉬프트 레지스터(212 내지 215)는 웨이퍼 번인 클럭 신호(wbi_clk) 및 웨이퍼 번인 테스트 모드 진입 신호(WBI_Entry)에 따라 동작되며, 웨이퍼 번인 테스트 모드 레지스터(206)로부터의 어드레스 신호를 쉬프트시킨다. 웨이펀 번인 테스트 우선 순위 결정 회로(211)는 쉬프트 레지스터(212 내지 215) 각단의 출력을 감지하여 순차적으로 테스트를 수행할 수 있도록 제어하기 위해 테스트 우선 순위 신호(Pri0 내지 Pri4)를 출력한다. 웨이퍼 번인 테스트 모드 레지스터 디코더(210)는 쉬프트 레지스터(212 내지 215) 각단의 출력을 입력하고 테스트 우선 순위 신호(Pri0 내지 Pri4)에 따라 디코딩하여 웨이퍼 번인 테스트 항목에 따른 웨이퍼 번인 테스트 신호(WBI_TM0 내지 WBI_TM15)를 출력한다.
도 3은 본 발명에 따른 웨이퍼 번인 테스트 모드 진입 회로 및 쉬프트 레지스터의 구성을 나타낸 회로도로서, 그 구성을 설명하면 다음과 같다.
전송 게이트(T301)는 테스트 모드 인에이블 신호(tm_en) 및 테스트 모드 인에이블 바 신호(tm_enb)에 의해 구동되어 제 1 및 제 2 인버터(I301 및 I302)를 통해 입력되는 웨이퍼 번인 어드레스 신호(addr_wbi)를 전달한다. 전송 게이트(T301)를 통해 입력되는 웨이퍼 번인 어드레스 신호(addr_wbi)는 제 3 및 제 4 인버터(I303 및 I304)로 구성된 제 1 래치 수단(301)에 의해 래치된다. 제 1 NOR게이트(303)는 제 1 래치 수단(301)의 출력 신호 및 제 1 래치 수단(301)의 출력 신호가 제 5 내지 제 9 인버터(I305 내지 I309)로 구성된 반전 지연 수단(302)를 통해 반전 지연된 신호를 입력하여 논리 조합한다. 제 1 NOR 게이트(303)의 출력 신호는 제 16 내지 제 21 인버터(I316 내지 I321)로 구성된 지연 수단(307)에 의해 지연되어 쉬프트 레지스터인 플립플롭 회로(311)로 입력된다. 또한, 제 10 인버터(I310)를 통해 반전된 제 1 NOR 게이트(303)의 출력 신호는 제 2 및 제 3 NOR 게이트(304 및 305)로 구성된 제 2 래치 수단(306)에 입력된다. 제 2 래치 수단(306)을 구성하는 제 3 NOR 게이트(305)는 프리차지 신호(pcg_all)와 제 11 인버터(I311)를 통해 반전된 파워업 신호(pwrup)를 논리 조합하고, 그 출력 신호가 제 2 NOR 게이트(304)의 한 입력 단자로 입력되며, 제 12 인버터(I312)를 통해 반전되어 전송 게이트(T301)의 출력 단자와 접지 단자(Vss) 사이에 접속된 NMOS 트랜지스터(N301)를 제어한다. 그리고, 제 2 NOR 게이트(304)는 제 10 인버터(I310)를 통해 반전된 제 1 NOR 게이트(303)의 출력 신호와 제 3 NOR 게이트(304)의 출력 신호를 논리 조합하고, 그 출력 신호가 제 3 NOR 게이트(305)의 다른 입력 단자로 입력된다. 또한, 제 2 NOR 게이트(304)의 출력 신호는 제 13 내지 제 15 인버터(I313 내지 I315)를 통해 반전 지연되어 웨이퍼 번인 테스트 모드 진입 신호(wbi_entry)로서 다수의 플립플롭 회로(311 내지 315)로 입력된다. 다수의 플립플롭 회로(311 내지 315)는 웨이퍼 번인 테스트 모드 진입 신호(wbi_entry)와 웨이퍼 번인 클럭 신호(wbi_clk)에 따라 구동되어 지연 수단(307)을 통해 입력되는 웨이퍼 번인 테스트 어드레스 신호(addr_wbi)를 쉬프트시킨다. 한편, 웨이퍼 번인 클럭 신호(wbi_clk)는 테스트 모드 클럭 신호(tmclk)와 테스트 모드 인에이블 신호(tm_en)가 NAND 게이트(308)에 의해 논리 조합된 신호가 제 22 인버터(I322)를 통해 반전되어 생성된다.
상기와 같이 구성되는 본 발명에 따른 웨이퍼 번인 테스트 모드 진입 회로 및 쉬프트 레지스터의 구동 방법을 도 9(a)의 타이밍도를 이용하여 설명하면 다음과 같다.
초기 상태에서 로우 상태로 인가되는 파워업 신호(pwrup)가 제 11 인버터(I311)를 통해 하이 상태로 반전된 신호와 로우 상태를 유지하는 프리차지 신호(pcg_all)가 제 3 NOR 게이트(305)에 입력되고, 논리 조합되어 로우 상태의 신호가 출력된다. 로우 상태를 유지하는 제 3 NOR 게이트(305)의 출력 신호는 제 12 인버터(I312)를 통해 하이 상태로 반전되어 NMOS 트랜지스터(N301)를 턴온시킨다. 따라서, 전송 게이트(T301)의 출력 단자는 초기 로우 상태를 유지한다. 파워업 신호(pwrup)가 하이 상태로 천이하면 제 3 NOR 게이트(305)는 하이 상태의 신호를 출력하고, 이 신호가 제 12 인버터(I312)를 통해 로우 상태로 반전되어 NMOS 트랜지스터(N301)를 턴오프시킨다.
테스트 모드 인에이블 신호(tm_en)가 하이 상태로 인가되면, 테스트 모드 인에이블 바 신호(tm_enb)가 로우 상태로 인가되고, 이에 의해 전송 게이트(T301)가 턴온된다. 하이 상태로 인가되는 웨이퍼 번인 어드레스 신호(addr_wbi)가 제 1 및 제 2 인버터(I301 및 I302)를 통해 입력되고, 턴온 상태를 유지하는 전송게이트(T301)를 통해 전달된다. 전송 게이트(T301)를 통해 전달된 웨이퍼 번인 어드레스 신호(addr_wbi)는 제 1 래치 수단(301)에 래치되며, 제 1 래치 수단(301)은 로우 상태의 신호를 출력한다. 로우 상태를 유지하는 제 1 래치 수단(301)의 출력 신호는 제 1 NOR 게이트(303)의 한 입력 단자에 입력되어 다수의 인버터(I305 내지 I309)로 구성된 반전 지연 수단(302)를 통해 제 1 NOR 게이트(303)의 다른 한 입력 단자에 입력되기 전에 하이 상태의 신호를 출력한다. 제 1 NOR 게이트(303)는 하이 상태의 신호를 출력하고, 이 신호는 다수의 인버터(I316 내지 I321)로 구성된 지연 수단(307)을 통해 소정 시간 지연되어 플립플롭 회로(311)로 입력된다. 한편, 하이 상태를 유지하는 제 1 NOR 게이트(303)의 출력 신호는 제 2 및 제 3 NOR 게이트(304 및 305)로 구성된 제 2 래치 수단(306)에 래치된다. 제 2 래치 수단(306)은 제 10 인버터(I310)의 출력 신호를 래치하며, 로우 상태의 신호를 출력한다. 로우 상태를 유지하는 제 2 래치 수단(306)의 출력 신호는 제 3 내지 제 5 인버터(I313 내지 I315)를 통해 반전 지연되어 하이 상태의 웨이퍼 번인 테스트 모드 진입 신호(wbi_entry)로서 플립플롭 회로(311 내지 315)의 각 단에 입력된다. 상기 웨이퍼 번인 테스트 모드 진입 신호(wbi_entry)는 반전 지연 수단(302)에 의한 출력 신호가 제 1 NOR 게이트(303)에 입력되면 제 1 NOR 게이트)(303)는 로우 상태의 신호를 출력하고, 이에 의해 로우 상태로 출력된다. 한편, 테스트 모드 인에이블 신호(tm_en)가 하이 상태로 천이하고, 테스트 모드 클럭 신호(tmclk)가 하이 상태로 천이하면, 이들 신호를 입력하여 논리 조합하는 NAND 게이트(308)는 로우 상태의 신호를 출력한다. 하이 상태를 유지하는 NAND 게이트(308)의 출력 신호는 제 22 인버터(I322)를 통해 하이 상태로 반전되어 웨이퍼 번인 테스트 모드 클럭 신호(wbi_clk)로서 플립플롭 회로(311 내지 315)의 각 단에 입력된다. 플립플롭 회로(311 내지 315)는 웨이퍼 번인 테스트 모드 진입 신호(wbi_entry)와 웨이퍼 번인 테스트 모드 클럭 신호(wbi_clk)에 따라 동작되어 지연 수단(307)을 통해 입력되는 웨이퍼 번인 테스트 어드레스 신호를 쉬프트시킨다.
이후 모든 뱅크를 프리차지하는 프리차지 신호(pcg_all)가 하이 상태로 천이하면, 제 3 NOR 게이트(305)는 로우 상태의 신호를 출력하고, 이 신호가 제 12 인버터(I312)를 통해 하이 상태로 반전되어 NMOS 트랜지스터(N301)를 턴온시킨다. 따라서, 전송 게이트(T301)의 출력 단자의 전위를 접지 단자(Vss)로 패스시키므로 웨이퍼 번인 테스트 어드레스 신호(addr_wbi)가 플립플롭 회로(311)에 입력되지 않도록 한다. 또한, 웨이퍼 번인 테스트 모드 진입 신호(wbi_entry)도 로우 상태로 인가되므로 플립플롭 회로(311 내지 315)를 디스에이블시킨다.
도 4는 본 발명에 따른 웨이퍼 번인 테스트 모드 회로의 우선 순위 결정 회로도로서, 쉬프트 레지스터의 수에 따라 다수로 구성되는데, 본 예에서는 5개의 쉬프트 레지스터에 의해 5개의 우선 순위 신호(pri0 내지 pri4)가 출력되는 회로를 나타낸다. 이중에서 제 1 우선 순위 결정 수단(41)을 예로 그 구성을 설명하면 다음과 같다.
제 1 NAND 게이트(401)는 제 1 쉬프트 레지스터의 출력 신호(Q0)와 제 2 내지 제 4 쉬프트 레지스터의 출력 바 신호(Q1B 내지 Q3B)를 입력하여 논리 조합한다. NOR 게이트(402)는 제 1 NAND 게이트(401)의 출력 신호와 제 1 NAND 게이트(401)의 출력 신호가 다수의 인버터로 이루어진 반전 지연 수단(403)을 통해 반전 지연된 신호를 입력하여 논리 조합한다. NOR 게이트(402)의 출력 신호는 제 1 인버터(I401)를 통해 반전되어 제 1 우선 순위 결정 신호(pri_det0)로서 전원 단자(Vcc)와 제 1 노드(Q401) 사이에 접속된 제 1 PMOS 트랜지스터(P401)를 구동시킨다. 제 1 노드(Q401)와 접지 단자(Vss) 사이에 접속된 제 1 NMOS 트랜지스터 (N401)는 제 1 리셋 신호(reset0)에 따라 구동되는데, 제 1 리셋 신호(reset0)는 파워업 신호(pwrup)와 제 2 우선 순위 결정 수단(42)의 제 2 우선 순위 결정 신호(pri_det1)를 제 2 NAND 게이트(404)가 논리 조합한 출력 신호이다. 제 1 노드(Q401)의 전위는 제 1 래치 수단(405)에 의해 래치되며, 제 1 래치 수단(405)의 출력 신호는 제 2 인버터(I402)를 통해 반전되어 제 3 NAND 게이트(406)의 한 입력 단자로 입력된다. 제 3 NAND 게이트(406)는 제 2 인버터(I402)의 출력 신호와 웨이퍼 번인 테스트 모드 진입 신호(wbi_entry)를 논리 조합하여 출력한다. 제 3 NAND 게이트(406)의 출력 신호는 제 3 인버터(I403)에 의해 반전되어 제 1 우선 순위 신호(pri0)로서 출력된다.
상기에서 제 1 우선 순위 결정 수단(41)은 제 1 쉬프트 레지스터의 출력 신호(Q0)와 제 2 내지 제 4 쉬프트 레지스터의 출력 바 신호(Q1B 내지 Q3B)를 입력으로 하지만, 제 2 우선 순위 결정 수단(42)은 제 2 쉬프트 레지스터의 출력 신호(Q1)와 제 3 및 제 4 쉬프트 레지스터의 출력 바 신호(Q2B 및 Q3B)를 입력으로 하고, 제 3 우선 순위 결정 수단(43)은 제 3 쉬프트 레지스터의 출력 신호(Q3)와제 4 쉬프트 레지스터의 출력 바 신호(Q3B)를 입력으로 한다. 그리고, 제 4 및 제 5 우선 순위 결정 수단(44 및 45)는 각각 제 4 및 제 5 쉬프트 레지스터의 출력 신호(Q3 및 Q4)를 입력으로 한다. 또한, 제 1 우선 순위 결정 수단(41)의 래치 수단(404)의 출력 신호는 하나의 인버터(I402)에 의해 반전되어 제 3 NAND 게이트(406)에 입력되었지만, 제 2 우선 순의 결정 수단(42)부터 제 5 우선 순위 결정 수단(45)까지 인버터의 수가 증가하여 지연 시간을 늘리면서 반전시킨다. 즉, 제 2 우선 순위 결정 수단(42)은 래치 수단의 출력 신호가 세개의 인버터를 통해 반전 지연되고, 제 3 우선 순위 결정 수단(43)은 래치 수단의 출력 신호가 다섯개의 인버터를 통해 반전 지연된다. 마찬가지로, 제 4 우선 순위 결정 수단(44)은 래치 수단의 출력 신호가 일곱개의 인버터를 통해 반전 지연되고, 제 5 우선 순위 결정 수단(45)은 래치 수단의 출력 신호가 아홉개의 인버터를 통해 반전 지연된다. 그리고, 제 5 우선 순위 결정 수단(45)에 공급되는 제 5 리셋 신호(reset4)는 파워업 신호(pwrup)와 웨이퍼 번인 테스트 진입 신호(wbi_entry)를 이용하여 생성한다.
상기와 같이 구성되는 본 발명에 따른 우선 순위 결정 회로의 구동 방법을 도 9(a) 및 도 9(b)의 동작 타이밍도를 이용하여 제 1 우선 순위 결정 수단(41)을 예로 하여 설명하면 다음과 같다.
제 1 쉬프트 레지스터가 구동되어 그 출력 신호(Q0)가 하이 상태로 인가되면 제 2 내지 제 5 쉬프트 레지스터의 출력 신호는 로우 상태로 인가된다. 따라서, 제 1 NAND 게이트(401)는 하이 상태의 제 1 쉬프트 레지스터의 출력 신호(Q0)와 하이상태의 제 2 내지 제 4 쉬프트 레지스터 출력 바 신호(Q1B 내지 Q3B)를 입력하고 논리 조합하여 로우 상태의 신호를 출력한다. 로우 상태의 신호는 NOR 게이트(402)를 통해 반전되고 제 1 인버터(I401)을 통해 재반전되어 로우 상태의 제 1 우선 순위 결정 신호(pri_det0)로서 제 1 PMOS 트랜지스터(P401)를 턴온시킨다. 이에 의해 전원 전압(Vcc)이 제 1 노드(Q401)로 공급되어 제 1 노드(Q401)는 하이 상태의 전위를 유지한다. 하이 상태를 유지하는 제 1 노드(Q401)의 전위는 래치 수단(404)에 래치되고 제 2 인버터(I402)를 통해 반전되어 하이 상태로 제 3 NAND 게이트(406)에 인가된다. 제 3 NAND 게이트(406)는 하이 상태로 인가되는 웨이퍼 번인 테스트 진입 신호(wbi_entry)를 논리 조합하여 로우 상태의 신호를 출력하고, 이 신호는 제 3 인버터(I403)를 통해 하이 상태로 반전되어 제 1 우선 신호(pri0)로서 출력된다.
그런데, 제 1 NAND 게이트(401)의 출력 신호는 반전 지연 수단(403)을 통해 하이 상태를 전위를 유지하며 NOR 게이트(402)의 다른 입력 단자로 입력되는데, 이에 의해 NOR 게이트(402)는 로우 상태의 신호를 출력한다. 이 신호는 제 1 인버터(I401)를 통해 하이 상태로 반전되어 제 1 우선 순위 결정 신호(pre_det0)로서 제 1 PMOS 트랜지스터(P401)를 턴오프시킨다. 따라서, 래치 수단(404)에 래치되는 시간동안 하이 상태의 제 1 우선 신호(pri0)가 출력된다.
이후 제 2 쉬프트 레지스터가 구동되면 그 출력 신호(Q1)가 하이 상태로 인가되고, 제 2 우선 순위 결정 수단(42)의 제 2 우선 순위 결정 신호(pri_det1)가 로우 상태로 출력된다. 따라서, 제 1 우선 순위 결정 수단(41)의 제 2 NAND게이트(403)는 하이 상태의 파워업 신호(pwrup)와 로우 상태의 제 2 우선 순위 결정 신호(pri_det1)를 입력하고 논리 조합하여 하이 상태의 제 1 리셋 신호(reset0)를 출력한다. 이에 의해 제 1 NMOS 트랜지스터(N401)가 턴온되고, 제 1 노드(Q401)는 로우 상태로 반전된다. 따라서, 제 1 우선 신호(pri0)가 로우 상태로 출력된다.
도 6(a) 및 도 6(b)는 본 발명에 따른 웨이퍼 번인 테스트 모드 회로의 웨이퍼 번인 테스트 레지스터 디코더의 회로도로서, 제 1 내지 제 5 쉬프트 레지스터의 출력 신호(Q0 내지 Q4) 및 제 1 내지 제 5 우선 신호(pri0 내지 pri4)에 따라 제 1 내지 제 16 웨이퍼 번인 테스트 출력 신호(wbi_tm1 내지 wbi_tm16)을 출력한다. 그런데, 하나의 웨이퍼 번인 테스트 출력 신호를 출력하기 위한 디코딩 회로는 쉬프트 레지스터의 출력 신호를 논리 조합하기 위한 인버터 또는 제 1 NAND 게이트, 상기 인버터 또는 제 1 NAND 게이트의 출력 신호와 웨이퍼 번인 테스트 출력 신호의 반전 신호를 논리 조합하기 위한 제 2 NAND 게이트, 상기 제 2 NAND 게이트의 출력 신호와 우선 신호를 논리 조합하기 위한 제 3 NAND 게이트, 제 3 NAND 게이트의 출력 신호를 반전시켜 웨이퍼 번인 테스트 출력 신호를 출력하기 위한 인버터로 구성된다.
예를들어, 제 1 쉬프트 레지스터의 출력 신호(Q0)와 제 1 우선 신호(pri0)에 따라 제 1 웨이퍼 번인 테스트 신호(wbi_tm1)를 출력하는 회로의 구성을 설명하면 다음과 같다. 제 1 NAND 게이트(601)는 제 1 인버터(I601)를 통해 반전된 제 1 쉬프트 레지스터 출력 신호(Q0)와 제 3 인버터(I603)를 통해 반전된 제 1 웨이퍼 번인 테스트 신호(wbi_tm1)를 입력하고 논리 조합한다. 제 2 NAND 게이트(602)는 제 1 우선 신호(pri0)와 제 1 NAND 게이트(601)의 출력 신호를 입력하고 논리 조합한다. 제 2 인버터(I602)는 제 2 NAND 게이트(602)의 출력 신호를 반전시켜 제 1 웨이퍼 번인 테스트 신호(wbi_tm1)로서 출력한다.
상기와 같이 구성되는 본 발명에 따른 웨이퍼 번인 테스트 레지스터 디코더는 같은 우선 순위를 갖는 테스트 항목을 이전 단계의 쉬프트 레지스터의 출력값을 디코딩하여 구분한다. 즉, 우선 순위가 같은 테스트 항목일지라도 그 이전 단계의 쉬프트 레지스터의 출력값에 따라 단 한개만 선택한다. 따라서, 어드레스 입력을 테스트하고자 하는 항목의 디코딩 조합에 해당하는 값을 순차적으로 입력하면 된다.
Q0 Q1 Q2 Q3 Q4 wbi_tm
Priority 0 group 1 0 0 0 0 wbi_tm1
Priority 1group X 1 0 0 0 wbi_tm2∼wbi_tm3
Priority 2group X X 1 0 0 wbi_tm4∼wbi_tm7
Priority 3group X X X 1 0 wbi_tm8∼wbi_tm15
Priority 4group X X X X 1 wbi_tm16
[표 1]은 우선 순위가 같은 테스트 항목을 정리한 것이다. 즉, 제 1 쉬프트 레지스터의 출력 신호(Q0)에 따라 우선 0 그룹(Priority 0 group)에 해당하는 제 1웨이퍼 번인 테스트 신호(wbi_tm1)에 따른 항목의 테스트를 실시하게 되고, 제 2 쉬프트 레지스터의 출력 신호(Q1)에 따라 우선 1 그룹에 해당하는 제 2 및 제 3 웨이퍼 번인 테스트 신호(wbi_tm2 및 wbi_tm3)에 따른 항목의 테스트를 실시하게 된다. 그리고, 제 3 쉬프트 레지스터의 출력 신호(Q2)에 따라 우선 2 그룹에 해당하는 제 4 내지 제 7 웨이퍼 번인 테스트 신호(wbi_tm4 내지 wbi_tm7)에 따른 항목의 테스트를 실시하게 되며, 제 4 쉬프트 레지스터의 출력 신호(Q3)에 따라 우선 3 그룹에 해당하는 제 8 내지 제 15 웨이퍼 번인 테스트 신호(wbi_tm8 내지 wbi_tm15)에 따른 항목의 테스트를 실시하게 되고, 제 5 쉬프트 레지스터의 출력 신호(Q4)에 따라 우선 4 그룹에 해당하는 제 16 웨이퍼 번인 테스트 신호(wbi_tm16)에 따른 항목의 테스트를 실시하게 된다. 상기의 우선 그룹은 도 5에 도시된 바와 같이 웨이퍼 번인 테스트 진입 신호(wbi_entry)가 하이 상태로 인가되고, 클럭 신호(clk)에 따라 각 쉬프트 레지스터가 순차적으로 동작되어 우선 그룹에 따른 항목의 웨이퍼 번인 테스트가 실시된다.
도 7 및 도 8은 웨이퍼 번인 테스트와 관련된 테스트중에서 메모리 셀을 테스트하는데 필요한 셀간 스트레스, ONO 스트레스, 그리고 플러그간 스트레스등 다양한 스트레스 패턴을 구현할 수 있도록 하기 위해 본 발명이 적용된 경우이다. 도 7은 메모리 코어에서 서브워드라인 디코딩의 구조를 나타낸다. 하나의 메인 워드라인(MWL)이 4개의 서브워드라인 디코더(802 내지 805)에 의해 서브워드라인을 활성시키는 신호(PXO, PX1, PX2, PX3)의 값에 따라 서브워드라인(SWLO, SWL1, SWL2,SWL3)중 어느 하나를 띄운다. 이때 서브워드라인을 활성화시키는 신호(PXO, PX1, PX2, PX3)는 가장 최하위의 로우 어드레스(gax01)를 프리디코딩하여 생성한다. 상기 언급된 다양한 형태의 스트레스를 셀에 가하기 위해 서브워드라인을 짝수번째와 홀수번째, 그리고 인접한 서브워드라인끼리의 간섭을 보기 위해 2개의 인접한 서브워드라인을, 또한 모든 셀에 스트레스를 가하기 위해 모든 서브워드라인을 띄워야 할 필요가 있다.
본 발명의 일실시 예로서 도 8은 각각 우선 순위가 다른 테스트 항목 (wbi_tm1, wbi_tm2, wbi_tm4, wbi_tm8, wbi_tm16)을 조합하여 상기와 같은 방법으로 서브워드라인을 띄우기 위해 로우 어드레스(row address)를 생성하기 위한 회로이다. 도시된 바와 같이 로우 어드레스를 생성하기 위한 회로는 NOR 게이트와 이를 반전 지연시키기 위한 홀수개의 인버터로 구성된다. 즉, 제 1, 제 2, 제 4, 제 8 및 제 16 웨이퍼 번인 테스트 신호(wbi_tm1, wbi_tm2, wbi_tm4, wbi_tm8, wbi_tm16)에 대응하여 [표 2]와 같이 홀수번째 워드라인 활성화, 짝수번째 워드라인 활성화, 2 로우 바 워드라인 활성화, 다음 2 로우 바 워드라인 활성화, 모든 워드라인 활성화가 수행된다.
wbi_tm1 wbi_tm2 wbi_tm4 wbi_tm8 wbi_tm16
gax01<0>PX0 1 0 1 0 1
gax01<1>PX1 0 1 1 0 1
gax01<2>PX2 1 0 0 1 1
gax01<3>PX3 0 1 0 1 1
상술한 바와 같이 본 발명에 의하면 웨이퍼 번인 테스트시 채널수가 적은 번인 장비의 한계를 극복할 수 있으며, 단 한개의 어드레스 입력으로 다양한 테스트 항목을 지원해 주며 레이아웃시에도 글로벌(global) 어드레스 라인의 수를 줄여 효율 적으로 라우팅을 할 수 있도록 한다. 또한, 상기의 실시 예에서 볼 수 있는 바와 같이 다양한 형태의 스트레스 패턴을 구현할 수 있다.

Claims (14)

  1. 반도체 메모리 장치를 구동하기 위해 필요한 여러가지 신호를 입력하여 다수의 명령 신호를 출력하기 위한 명령 디코더와,
    다수의 어드레스 신호를 입력하여 래치하기 위한 어드레스 래치와,
    상기 명령 디코더로부터의 명령 신호에 따라 상기 어드레스 래치로부터 웨이퍼 번인 테스트를 위한 하나의 웨이퍼 번인 어드레스 신호를 입력하여 저장하는 레지스터와,
    상기 명령 디코더로부터의 명령 신호에 따라 상기 레지스터로부터 상기 웨이퍼 번인 어드레스 신호를 입력하여 웨이퍼 번인 테스트를 실시하기 위한 웨이퍼 번인 테스트 모드 진입 신호를 생성하는 웨이퍼 번인 테스트 모드 진입 회로와,
    상기 웨이퍼 번인 테스트 모드 진입 신호 및 웨이퍼 번인 클럭 신호에 따라 동작되어 상기 레지스터로부터 입력된 상기 웨이퍼 번인 어드레스 신호를 쉬프트시키기 위한 다수의 쉬프트 레지스터와,
    상기 다수의 쉬프트 레지스터의 출력 신호를 감지하여 순차적으로 테스트를 수행할 수 있도록 제어하기 위해 테스트 우선 순위 신호를 출력하는 웨이펀 번인 테스트 우선 순위 결정 회로와,
    상기 다수의 쉬프트 레지스터 각단의 출력 신호를 입력하고 상기 테스트 우선 순위 신호에 따라 디코딩하여 웨이퍼 번인 테스트 항목에 따른 웨이퍼 번인 테스트 신호를 출력하기 위한 디코더를 포함하여 이루어진 것을 특징으로 하는 웨이퍼 번인 테스트 모드 회로.
  2. 제 1 항에 있어서, 상기 웨이퍼 번인 테스트 모드 진입 회로는 테스트 모드 인에이블 신호 및 그 반전 신호에 따라 구동되어 상기 웨이퍼 번인 어드레스 신호를 전달하기 위한 전송 게이트와,
    상기 전송 게이트를 통해 전달된 상기 웨이퍼 번인 어드레스 신호를 래치시키기 위한 제 1 래치 수단과,
    상기 제 1 래치 수단의 출력 신호와 그 신호가 소정 시간 지연되어 반전된 신호를 입력하여 논리 조합하기 위한 논리 수단과,
    상기 논리 수단의 출력 신호를 소정 시간 지연시켜 상기 다수의 쉬프트 레지스터의 첫단으로 입력시키기 위한 지연 수단과,
    상기 논리 수단의 출력 신호를 래치시키기 위한 제 2 래치 수단과,
    상기 제 2 래치 수단의 출력 신호를 소정 시간 반전 지연시킨 상기 웨이퍼 번인 테스트 모드 진입 신호를 출력하기 위한 반전 지연 수단을 포함하여 이루어진 것을 특징으로 하는 웨이퍼 번인 테스트 모드 회로.
  3. 제 2 항에 있어서, 상기 논리 수단은 상기 제 1 래치 수단의 출력 신호와 그 신호가 소정 시간 지연되어 반전된 신호를 입력하여 논리 조합하기 위한 NOR 게이트인 것을 특징으로 하는 웨이퍼 번인 테스트 모드 회로.
  4. 제 2 항에 있어서, 상기 제 2 래치 수단은 상기 논리 수단의 출력 신호와 제 2 NOR 게이트의 출력 신호를 입력하여 논리 조합하기 위한 제 1 NOR 게이트와,
    상기 제 1 NOR 게이트의 출력 신호, 상기 명령 디코더로부터 출력된 프리차지 신호 및 파워업 신호의 반전 신호를 입력하여 논리 조합하기 위한 제 2 NOR 게이트로 이루어진 것을 특징으로 하는 웨이퍼 번인 테스트 모드 회로.
  5. 제 1 항에 있어서, 상기 다수의 쉬프트 레지스터를 구동시키기 위한 웨이퍼 번인 클럭 신호는 테스트 모드 인에이블 신호 및 테스트 모드 클럭 신호를 NAND 게이트가 입력하여 논리 조합하고, 상기 NAND 게이트의 출력 신호를 반전시켜 생성된 신호인 것을 특징으로 하는 웨이퍼 번인 테스트 모드 회로.
  6. 제 1 항에 있어서, 상기 웨이퍼 번인 테스트 우선 순위 결정 회로는 상기 쉬프트 레지스터의 수만큼의 웨이퍼 번인 테스트 우선 순위 결정 수단으로 구성되어 그 수만큼의 상기 테스트 우선 순위 신호를 출력하는 것을 특징으로 하는 웨이퍼 번인 테스트 모드 회로.
  7. 제 6 항에 있어서, 상기 웨이퍼 번인 테스트 우선 순위 결정 수단은 상기 다수의 쉬프트 레지스터의 출력 신호중 전단의 쉬프트 레지스터의 출력 신호와 후단의 쉬프트 레지스터의 출력 신호의 반전 신호를 입력하고 논리 조합하기 위한 제 1 논리 수단과,
    상기 제 1 논리 수단의 출력 신호와 그 신호가 소정 시간 반전 지연된 신호를 입력하고 논리 조합하여 우선 순위 결정 신호를 출력하기 위한 제 2 논리 수단과,
    상기 제 2 논리 수단의 상기 우선 순위 결정 신호에 따라 구동되어 제 1 노드에 전원 전압을 공급하기 위한 제 1 스위칭 수단과,
    파워업 신호와 다음단의 상기 웨이퍼 번인 테스트 우선 순위 결정 수단의 상기 우선 순위 결정 신호를 논리 조합하기 위한 제 3 논리 수단과,
    상기 제 3 논리 수단의 출력 신호에 따라 상기 제 1 노드의 전위를 조절하기 위한 제 2 스위칭 수단과,
    상기 제 1 노드의 전위를 래치시키기 위한 래치 수단과,
    상기 래치 수단의 출력 신호의 반전 신호 및 상기 웨이퍼 번인 테스트 진입 신호를 논리 조합하여 테스트 우선 신호를 출력하기 위한 제 4 논리 수단을 포함하여 이루어진 것을 특징으로 하는 웨이퍼 번인 테스트 모드 회로.
  8. 제 7 항에 있어서, 상기 제 1 논리 수단은 NAND 게이트인 것을 특징으로 하는 웨이퍼 번인 테스트 모드 회로.
  9. 제 7 항에 있어서, 상기 제 2 논리 수단은 NOR 게이트와,
    상기 NOR 게이트의 출력 신호를 반전시키기 위한 인버팅 수단으로 이루어진 것을 특징으로 하는 웨이퍼 번인 테스트 모드 회로.
  10. 제 7 항에 있어서, 상기 제 1 스위칭 수단은 전원 단자와 상기 제 1 노드 사이에 접속된 PMOS 트랜지스터인 것을 특징으로 하는 웨이퍼 번인 테스트 모드 회로.
  11. 제 7 항에 있어서, 상기 제 3 논리 수단은 NAND 게이트인 것을 특징으로 하는 웨이퍼 번인 테스트 모드 회로.
  12. 제 7 항에 있어서, 상기 제 2 스위칭 수단은 상기 제 1 노드와 접지 단자 사이에 접속된 NMOS 트랜지스터인 것을 특징으로 하는 웨이퍼 번인 테스트 모드 회로.
  13. 제 7 항에 있어서, 상기 제 4 논리 수단은 NAND 게이트와,
    상기 NAND 게이트의 출력 신호를 반전시키는 인버팅 수단으로 이루어진 것을 특징으로 하는 웨이퍼 번인 테스트 모드 회로.
  14. 제 1 항에 있어서, 상기 웨이퍼 번인 테스트 모드 레지스터 디코더는 이전단의 테스트 우선 신호와 이전단의 쉬프트 레지스터 출력 신호 및 그 반전 신호를 코딩하여 같은 우선 순위를 갖는 테스트 항목을 구분하는 것을 특징으로 하는 웨이퍼 번인 테스트 모드 회로.
KR10-2001-0081928A 2001-12-20 2001-12-20 웨이퍼 번인 테스트 모드 회로 KR100413242B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2001-0081928A KR100413242B1 (ko) 2001-12-20 2001-12-20 웨이퍼 번인 테스트 모드 회로
TW091132405A TWI233656B (en) 2001-12-20 2002-11-01 Wafer burn-in test mode circuit
US10/299,494 US6996753B2 (en) 2001-12-20 2002-11-19 Wafer burn-in test mode circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0081928A KR100413242B1 (ko) 2001-12-20 2001-12-20 웨이퍼 번인 테스트 모드 회로

Publications (2)

Publication Number Publication Date
KR20030051030A true KR20030051030A (ko) 2003-06-25
KR100413242B1 KR100413242B1 (ko) 2004-01-03

Family

ID=36501799

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0081928A KR100413242B1 (ko) 2001-12-20 2001-12-20 웨이퍼 번인 테스트 모드 회로

Country Status (3)

Country Link
US (1) US6996753B2 (ko)
KR (1) KR100413242B1 (ko)
TW (1) TWI233656B (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719169B1 (ko) * 2005-09-29 2007-05-18 주식회사 하이닉스반도체 테스트 모드 제어 장치
US7372752B2 (en) 2005-09-29 2008-05-13 Hynix Semiconductor Inc. Test mode controller
KR100896463B1 (ko) * 2007-11-06 2009-05-14 주식회사 하이닉스반도체 웨이퍼 번인 테스트 모드를 가지는 반도체 메모리 소자
KR100902124B1 (ko) * 2007-07-18 2009-06-09 주식회사 하이닉스반도체 반도체 메모리 장치의 테스트 회로
KR100904479B1 (ko) * 2007-06-27 2009-06-24 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 어드레스 입력방법
KR100915812B1 (ko) * 2007-08-14 2009-09-07 주식회사 하이닉스반도체 멀티 칼럼 디코더 스트레스 테스트 회로
KR100972865B1 (ko) * 2008-06-04 2010-07-28 주식회사 하이닉스반도체 테스트 모드 회로
KR20150133345A (ko) * 2014-05-19 2015-11-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10231680B4 (de) * 2002-07-12 2004-05-19 Infineon Technologies Ag Integrierter Speicher
DE102004008245B3 (de) * 2004-02-19 2005-09-08 Infineon Technologies Ag Integrierter Halbleiterspeicher und Verfahren zum elektrischen Stressen eines integrierten Halbleiterspeichers
KR100718042B1 (ko) * 2006-04-06 2007-05-14 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 테스트 방법
US20070283104A1 (en) * 2006-05-31 2007-12-06 International Business Machines Corporation Concurrent Hardware Selftest for Central Storage
KR100845810B1 (ko) * 2007-08-14 2008-07-14 주식회사 하이닉스반도체 웨이퍼 번인 테스트 회로
JP2009053130A (ja) * 2007-08-29 2009-03-12 Nec Electronics Corp 半導体装置
KR100891304B1 (ko) * 2007-09-10 2009-04-06 주식회사 하이닉스반도체 테스트 모드 회로를 포함하는 반도체 메모리 장치
KR100951572B1 (ko) * 2007-12-26 2010-04-09 주식회사 하이닉스반도체 테스트 진입 회로와 테스트 진입 신호 생성 방법
KR100931024B1 (ko) * 2008-09-19 2009-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 테스트 모드 신호 생성 장치 및 그의생성 방법
KR101039859B1 (ko) * 2009-07-03 2011-06-09 주식회사 하이닉스반도체 반도체 메모리 장치
KR101187642B1 (ko) * 2011-05-02 2012-10-08 에스케이하이닉스 주식회사 집적 회로의 모니터링 장치
KR102652802B1 (ko) * 2016-11-01 2024-04-01 에스케이하이닉스 주식회사 웨이퍼 번인 테스트 회로 및 이를 포함하는 반도체 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57103199A (en) * 1980-12-19 1982-06-26 Fujitsu Ltd Memory-package testing method
KR950014099B1 (ko) * 1992-06-12 1995-11-21 가부시기가이샤 도시바 반도체 기억장치
US5617531A (en) * 1993-11-02 1997-04-01 Motorola, Inc. Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor
US6006345A (en) * 1997-05-09 1999-12-21 International Business Machines Corporation Pattern generator for memory burn-in and test
KR100462101B1 (ko) * 1997-10-25 2005-04-06 삼성전자주식회사 번인 전압 제어 방법
US6233184B1 (en) * 1998-11-13 2001-05-15 International Business Machines Corporation Structures for wafer level test and burn-in
KR100355225B1 (ko) * 1999-07-12 2002-10-11 삼성전자 주식회사 교류 스트레스의 번-인 테스트가 가능한 집적회로 및 이를 이용한 테스트 방법
KR100302617B1 (ko) * 1999-09-01 2001-11-01 김영환 번인 테스트 회로
US6400173B1 (en) * 1999-11-19 2002-06-04 Hitachi, Ltd. Test system and manufacturing of semiconductor device
US6414890B2 (en) * 1999-12-27 2002-07-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of reliably performing burn-in test at wafer level
JP4400999B2 (ja) * 2000-06-29 2010-01-20 株式会社ルネサステクノロジ 半導体記憶装置
KR100380344B1 (ko) * 2000-08-09 2003-04-14 삼성전자주식회사 패키지 번인 테스트가 가능한 반도체 장치 및 패키지 번인테스트방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7697368B2 (en) 1920-06-27 2010-04-13 Hynix Semiconductor, Inc. Semiconductor memory device and method of inputting addresses therein
KR100719169B1 (ko) * 2005-09-29 2007-05-18 주식회사 하이닉스반도체 테스트 모드 제어 장치
US7372752B2 (en) 2005-09-29 2008-05-13 Hynix Semiconductor Inc. Test mode controller
KR100904479B1 (ko) * 2007-06-27 2009-06-24 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 어드레스 입력방법
KR100902124B1 (ko) * 2007-07-18 2009-06-09 주식회사 하이닉스반도체 반도체 메모리 장치의 테스트 회로
KR100915812B1 (ko) * 2007-08-14 2009-09-07 주식회사 하이닉스반도체 멀티 칼럼 디코더 스트레스 테스트 회로
US7940585B2 (en) 2007-08-14 2011-05-10 Hynix Semiconductor Inc. Multi-column decoder stress test circuit
KR100896463B1 (ko) * 2007-11-06 2009-05-14 주식회사 하이닉스반도체 웨이퍼 번인 테스트 모드를 가지는 반도체 메모리 소자
US7660174B2 (en) 2007-11-06 2010-02-09 Hynix Semiconductor Inc. Semiconductor memory device having wafer burn-in test mode
KR100972865B1 (ko) * 2008-06-04 2010-07-28 주식회사 하이닉스반도체 테스트 모드 회로
KR20150133345A (ko) * 2014-05-19 2015-11-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작방법

Also Published As

Publication number Publication date
US20030126529A1 (en) 2003-07-03
US6996753B2 (en) 2006-02-07
KR100413242B1 (ko) 2004-01-03
TW200408026A (en) 2004-05-16
TWI233656B (en) 2005-06-01

Similar Documents

Publication Publication Date Title
KR100413242B1 (ko) 웨이퍼 번인 테스트 모드 회로
US6407950B2 (en) Semiconductor memory device capable of implementing redundancy-based repair efficiently in relation to layout and operating speed and semiconductor integrated circuit device having such semiconductor memory device
US6304501B2 (en) Semiconductor memory device having a large band width and allowing efficient execution of redundant repair
US6243320B1 (en) Synchronous semiconductor memory device capable of selecting column at high speed
KR100400307B1 (ko) 로오 리페어회로를 가진 반도체 메모리 장치
US6343041B1 (en) Semiconductor integrated circuit
US6366118B2 (en) Antifuse repair circuit
KR100554847B1 (ko) 네가티브 워드라인 드라이버
US6502214B1 (en) Memory test circuit
US7362635B2 (en) Semiconductor memory device
US20100125431A1 (en) Compact test circuit and integrated circuit having the same
US20010021129A1 (en) Semiconductor memory device with restrained scale of decoding circuit used in shift redundancy
US20010017807A1 (en) Semiconductor memory device allowing static-charge tolerance test between bit lines
KR20020006366A (ko) 워드 라인 순차적 비활성화가 가능한 반도체 메모리장치의 디코딩 회로
JP3644868B2 (ja) 活性化された多数本のワード線が順次ディスエーブルされる半導体メモリ装置
KR100220950B1 (ko) 웨이퍼 번인회로
US6590814B1 (en) Semiconductor memory device and redundancy method thereof
KR100335268B1 (ko) 자동리프레쉬를이용한멀티워드라인인에이블장치
KR100287191B1 (ko) 웨이퍼 번인시 워드라인들을 충분히 구동시키는 반도체 메모리장치
KR100207532B1 (ko) 반도체 메모리장치의 로우 어드레스 체인회로
KR100390238B1 (ko) 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스제어 장치
US20150155051A1 (en) Semiconductor device having fuse circuit
KR100314649B1 (ko) 플래쉬메모리장치의센싱회로
KR100400312B1 (ko) 로오 리페어회로를 가진 반도체 메모리 장치
KR20040000066A (ko) 반도체 메모리 장치의 프리 디코더

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee