JP2008299993A - 半導体記憶装置 - Google Patents

Abstract

【課題】使用するメモリテスタの性能の高低に対応して、効率的な動作テストを実行可能な半導体装置の構成を提供する。
【解決手段】メモリコア部からのテスト出力データをデータ圧縮した上でデータ入出力ノード５０へ伝達するテストモードは、通常モードと、通常モードよりもデータ圧縮度が低いファインモードとを含む。テストデータ圧縮回路１００は、通常モードでは、複数ビットのテスト出力データの４ビット毎（ＴＤ０〜ＴＤ３）に１ビットに圧縮した圧縮データＴＤ０１２３をデータＤＱ０として出力する。一方、ファインモードでは、複数ビットのテスト出力データの２ビット毎（ＴＤ０，ＴＤ１およびＴＤ２，ＴＤ３）を１ビットに圧縮した圧縮データＴＤ０１およびＴＤ２３を、パラレルシリアル変換回路１３０によって１シリアルデータに変換した上で、データＤＱ０として順次出力される。
【選択図】図１

Description

この発明は、半導体記憶装置に関し、より特定的には、メモリコアからの読出データのビット数を圧縮して出力するテストモードを備えた半導体記憶装置に関する。

ウェハテストに代表される半導体記憶装置の動作テストにおいては、各メモリセルへの所定レベルのデータ書込後、メモリセルから読出されたテストデータが書込んだ所定レベル（期待値）と等しいか否かを判定することによって、メモリセルの正常・異常が判断される。

この際に、メモリセルから同時に読出された複数ビットのテストデータを圧縮して出力ビット数を削減することによって、動作テストの使用時間を短縮する技術が、特開平５−１３５６００号公報（以下、特許文献１）あるいは特開２００１−２９１３９９号公報（以下、特許文献２）等に開示されている。

特許文献１，２に開示されるように、動作テスト時に出力データのビット数を圧縮することによって使用するＩ／Ｏピン数を削減すると、１個のメモリテスタによって同時にテストできる被試験対象数（以下、テスト同測数とも称する）を増加させることができる。この結果、半導体記憶装置１個あたりの動作テスト所要時間を短縮することによって、テストコストを削減することが可能となる。

また、半導体記憶装置には、不良の存在するメモリセル行および／またはメモリセル列を置換救済するための冗長回路が予め搭載される。動作テストにより不良個所が解析された半導体記憶装置は、当該不良個所を含むメモリセルアレイ上の所定領域を、冗長回路により正常メモリセルと置換することによって、良品とすることができる。これにより、冗長回路の活用による製品歩留まりの向上を図ることができる。
特開平５−１３５６００号公報 特開２００１−２９１３９９号公報

動作テスト時に特許文献１，２に開示されるようなデータ圧縮を行なうと、メモリセルの不良箇所の特定は、圧縮度を高めるに従って粗くなっていく。一方で、テスト時間の著しい増大を避けるために、データ圧縮されたテストデータから特定可能なビット範囲（メモリセル領域）に対応させて、冗長回路による置換救済を実行することが一般的である。たとえば、３２ビットＩ／Ｏ構成の製品を、既存のデータ圧縮技術を使用して４ビットＩ／Ｏにデータ圧縮してテストした場合には、上記３２ビットのうちの８ビットごとにＩ／Ｏ単位またはアドレス単位でまとめて良否判定し、不良が検出された場合には、この単位ごとに冗長回路による置換を実行することとなる。

このように、動作テスト時に１ビットのテストデータに圧縮されるビット範囲（メモリセル領域）は、冗長回路による救済単位と一致することとなる。このため、動作テスト時におけるデータ圧縮度を高めると、動作テストに要するＩ／Ｏピン数の削減によりテストコストの低減が可能となる一方で、救済単位が粗くなるのに伴って冗長回路によって不良部分を置換しきれなくなって歩留りが低下する可能性が存在する。

また、動作テストの所要時間は使用するメモリテスタの性能にも大きく影響を受ける。すなわち、高性能のメモリテスタでは、高周波数のクロックに同期した動作テストが可能となるため、テストモードでのデータ圧縮度が低くてもテスト所要時間はそれほど長くはならない。この場合には、データ圧縮度を低くすると救済単位を細かくできるため、すべての不良箇所を冗長回路によって置換救済できる可能性が高くなるので、歩留りの向上を図ることができる。

しかしながら、比較的低性能のメモリテスタでテストする場合には、動作モード時のデータ圧縮度が低いと、テスト同測数を高めることができないため、動作テストの所要時間が増大してテストコストが上昇してしまう。

このように、動作テスト時におけるデータ圧縮度の高低は、生産性（テストコスト）および歩留りの間でトレードオフの関係にある。このため、必ずしも全てのメモリテスタの性能が揃っていない実際の生産ラインの実情を考慮すると、動作テスト時のデータ圧縮度を汎用的に設計すると、使用されるメモリテスタの性能に左右されて、効率的な動作テストを常に実行することが困難となり、テストコスト上昇あるいは歩留まり低下が発生する可能性がある。

一方で、生産ラインに装備されたメモリテスタの性能や生産状況を考慮して、動作テスト時のデータ圧縮度を細分化して設計すれば、効率的な動作テストを実行できる可能性が高まる一方で、設計汎用性が低下することにより製造コストが上昇してしまう。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、使用するメモリテスタの性能の高低に対応させて効率的な動作テストを柔軟に実行可能な半導体装置の構成を提供することである。

本発明に係る半導体記憶装置は、要約すれば、メモリコア部と、テストデータ圧縮回路とを備える。メモリコア部は、アドレス信号により選択される複数のメモリセルを含んで構成され、動作テスト時にＭビット（Ｍ：２以上の整数）のデータを並列に出力する。テストデータ圧縮回路は、動作テスト時に、メモリコア部から出力されたＭビットのデータをＬ：１に圧縮して（Ｌ：Ｍ以下であり、かつ、Ｍの約数である整数）、（Ｍ／Ｌ）ビットのテストデータを出力する。さらに、動作テストは、複数のテストモードを有し、テストデータ圧縮回路は、複数のテストモードのうちの選択されたテストモードに応じて、Ｌを可変に設定する選択回路を含む。

本発明の一実施例によれば、複数のテストモードは、Ｌが最大値Ｌ１（Ｌ１：上記Ｌの条件を満たす整数）に設定される第１のモード（通常モード）と、ＬがＬ２（Ｌ２：上記Ｌの条件を満たし、かつ、Ｌ１＜Ｌ２である整数）に設定される第２のモード（ファインモード）とを含み、選択回路は、第２のモードにおいて、複数個の第２のデータ圧縮回路からのテストデータを、同一のデータノードから異なるタイミングにて順次出力する。

また、本発明の他の実施例によれば、複数のテストモードは、Ｌが最大値Ｌ１（Ｌ１：上記Ｌの条件を満たす整数）に設定される第１のモード（通常モード）と、ＬがＬ２（Ｌ２：上記Ｌの条件を満たし、かつ、Ｌ１＜Ｌ２である整数）に設定される第２のモード（ファインモード）とを含み、選択回路は、第２のモードにおいて、複数個の第２のデータ圧縮回路からのテストデータに基づいて、３以上の電圧レベルのうちの１つの電圧レベルを選択的にデータノードから出力する。

上記半導体記憶装置では、動作テスト時にメモリコア部から出力されるＭビットのテストデータをＬビットごとに１ビットに圧縮するテストモードについて、データ圧縮度を示すＬを可変として動作テストを実行することができる。このため、動作速度の比較的低いメモリテスタを使用した動作テスト時には、第１のモードによりデータ圧縮度を高めることによりテスト所要の増大を抑制することが可能となる。一方、動作速度の高いメモリテスタを使用した動作テスト時には、第２のモードによりデータ圧縮度を低く（Ｌを小）することによって、同一テスト時間でメモリコア部の不良発生箇所をより細密に特定することができる。この結果、救済単位を小さくすることにより冗長回路によって救済可能な不良個数を増加させて歩留りの向上を図ることが可能となる。

このように、共通に設計されたテストデータ圧縮回路によって、データ圧縮を伴う動作テスト時でのデータ圧縮度を可変とすることにより、使用可能なメモリテスタの性能に合わせて適切な圧縮度を選択して、動作テストを効率的に実行できるようになる。

以下に図面を参照して本発明の実施の形態について詳細に説明する。なお以下では、図中の同一または相当部分には同一符号を付してその詳細な説明は原則的に繰返さないこととする。

［全体構成］
図１は、本発明に従う半導体記憶装置の全体構成を示す概略ブロック図である。

図１を参照して、本発明に従う半導体記憶装置１０００は、コントロール回路１０と、アドレスレジスタ２０と、メモリコア部３０と、データ入出力回路４０と、データ入出力ノード５０と、冗長回路６０と、テストデータ圧縮回路１００とを備える。

コントロール回路１０は、半導体記憶装置１０００の外部から与えられるコマンド制御信号ＳＣＭＤを受けて、半導体記憶装置１０００の動作を制御する制御信号を生成する。コマンド制御信号ＳＣＭＤは、たとえば、ロウアドレスストローブ信号／ＬＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等を含む。

アドレスレジスタ２０は、半導体記憶装置１０００の外部から行アドレスおよび列アドレス、あるいはこれに加えてバンクアドレスを示すためのアドレス信号ＡＤＤを受ける。

コントロール回路１０は、モードレジスタ１５を含む。モードレジスタ１５は、半導体記憶装置１０００の動作条件を示すパラメータやモード選択を記憶する。たとえば、モードレジスタ１５には、動作条件を示すコラムレイテンシやバースト長等、ならびに、動作テスト時のテストモードの種類を選択する情報が記憶される。モードレジスタ１５の記憶内容は、コマンド制御信号ＳＣＭＤの所定の組合せに応じて設定されたモードレジスタセットコマンドにおいて、アドレスレジスタ２０に入力されたアドレス信号ＡＤＤの特定ビットに従って書込まれる。

コントロール回路１０は、モードレジスタ１５によって設定されたモードあるいはパラメータ値に基づいて、コマンド制御信号ＳＣＭＤにより指示されたコマンドに従って半導体記憶装置１０００が動作するように制御信号を生成してメモリコア部３０および冗長回路６０へ送出する。

メモリコア部３０は、コントロール回路１０からの制御信号に従って、アドレス信号ＡＤＤによって指定された選択メモリセルからデータを読出すためのリードコマンド、選択メモリセルへデータを書込むためのライトコマンド、あるいはデータ読出、書込の準備をするためのプリチャージコマンド等を実行する。

データ読出（リードコマンド）時に、メモリコア部３０からの出力データは、データ入出力回路４０を介してデータ入出力ノード５０へ出力される。データ書込（ライトコマンド）時には、データ入出力ノード５０への入力データは、データ入出力回路４０を介してメモリコア部３０へ書込まれる。

なお、本発明に従う半導体記憶装置１０００は、メモリ単体製品であってもよく、プロセッサ等と同一チップ上に混載される製品であってもよい。したがって、コマンド制御信号ＳＣＭＤやアドレス信号ＡＤＤが入力されるノードおよびデータ入出力ノード５０は、チップ外部から電気的にアクセス可能なピンであってもよく、あるいは同一チップ内に配置されたプロセッサ等との間に配設されたバス等の配線であってもよい。

冗長回路６０は、メモリコア部３０の不良部分を所定単位毎に置換するために設けられる。動作テストにおいてメモリコア部３０に不良メモリセルが発見された場合には、当該不良メモリセルを含む所定単位が、冗長回路６０中の正常なメモリセルによって置換される。以下では、冗長回路６０による置換救済が実行される上記所定単位を、救済単位とも称する。すなわち、メモリコア部３０を動作テスト時に並列に読出されるテスト出力データのビット数（Ｍビット）に対応されてＭ個のビット範囲に分割すると、この救済単位は、データ圧縮を伴わない動作テスト結果に従って置換救済する場合には、各ビット範囲と一致させることができる。一方、テスト出力データのＬビット（Ｌ＜Ｍ）毎にテストデータの１ビットに圧縮する（データ圧縮度Ｌ：１）の動作テスト結果に従って置換救済する場合には、救済単位は、上記ビット範囲のＬ個分となる。

動作テスト時に判明した、不良メモリセルを含む所定単位を示す情報（不良アドレス）は、冗長回路６０内に書き込まれて不揮発的に記憶される。そして、コントロール回路１０は、当該不良アドレスに対応する所定単位がアドレス信号ＡＤＤによって指定された場合には、メモリコア部３０内の当該所定単位に代えて、冗長回路６０との間でデータの入出力を実行するように、半導体記憶装置１０００の動作を制御する。

テストデータ圧縮回路１００は、動作テスト時において、メモリコア部３０からの出力データ（テストデータ）にデータ圧縮を加えた上でデータ入出力ノード５０へ伝達するテストモードを実行可能に構成されている。ここで図２および図３を用いて、データ圧縮の概要について説明する。以下、図２および図３では、メモリコア部３０から並列に出力される複数ビットデータのうちの４ビット毎の区分について代表的に説明する。なお、データ圧縮については、図３に示したようにＩ／Ｏ出力単位で行なってもよく、あるいは、アドレス単位で行なってもよい。

図２を参照して、メモリコア部３０には行列状に複数のメモリセル３２が配設されている。通常時には、メモリコア部３０からセンスアンプ３４およびプリアンプ３６を介して読出された複数ビットデータ（テスト出力データ）のうちの４ビットは、データＤＱ０〜ＤＱ３として、それぞれ別個のデータ入出力ノード５０から出力される。

一方、図３に示すように、データ圧縮を行なうテストモードでは、メモリコア部３０から読出された複数ビットのテスト出力データは、４ビット毎に、テストデータ圧縮回路１００内に設けられたマルチプレクサ１０１により１ビットのテストデータに圧縮される。

この圧縮データは、メモリコア部３０のテスト出力データの４ビットが全て期待値と一致している場合には“１”に設定され、そうでないとき、すなわち少なくとも１ビットが期待値とは異なっているときに“０”に設定される。

図４は、図３に示したデータ圧縮時における動作テストの波形例である。
図４を参照して、半導体記憶装置１０００は、一例としてコラムレイテンシが２、バースト長が１で動作するものとする。

動作テスト時にリードコマンド（READ）が実行され入力されると、メモリテスタからの外部クロックＥＸＴＣＬＫに同期して、データＤＱ０として、４ビットを１ビットに圧縮したテストデータが出力される。図４に示される例では、４個の連続したリードコマンドに対応して、４個のテストデータＴＤａ〜ＴＤｄが連続的に出力される。出力されたテストデータの値は、ＴＤａ，ＴＤｂ，ＴＤｄに関しては正常を示す“１”であるのに対して、テストデータＴＤｃは不良を示す“０”である。

したがって、３回目のリードコマンドでメモリコア部３０から出力された４ビットデータの読出先であるメモリセルのいずれかに不良が存在していることが分かる。したがって、これら４ビットデータに対応するメモリコア部３０内の所定区分が不良であることが認識できる。

このようなデータ圧縮を伴う動作テストとすることにより、１つのデータ入出力ノード５０を用いて、メモリコア部３０からの４ビットのテスト出力データの結果を包括的に検出することができる。この結果、動作テストの際に必要なピン数が削減されるため、共通のメモリテスタで並列に動作テスト可能な半導体記憶装置の個数（すなわち、テスト同測数）を増やすことができ、テストコストを軽減することができる。

一方で、データ圧縮を行なった場合には、得られたテストデータの値が“０”（不良）であった場合に、さらに不良箇所を特定するための動作テストを行なうと膨大な時間がかかってしまうため、圧縮後のテストデータ１ビットに対応するビット範囲を救済単位として、冗長回路６０により置換救済が実行されることが一般的である。このようにすると、データ圧縮を行なうことにより、冗長回路６０による救済単位は大きくなってしまうため、動作テスト時にデータ圧縮度を高めると、同一規模の冗長回路６０によって救済可能な欠陥の個数は相対的に低下することとなる。

したがって、本発明に従う半導体記憶装置１０００では、テストデータ圧縮回路１００によるデータ圧縮度を、メモリテスタの性能に合わせて可変とする。なお、半導体装置１０００のテストデータ圧縮回路１００以外の部分の構成については特に限定されるものではなく、種々の形式のメモリに本発明を適用することが可能である。また、上述のように、本発明に従う半導体記憶装置１０００は、メモリ単体製品に限定されず、プロセッサ・メモリ等を同一チップ上に混載したＬＳＩ製品のメモリ部分であってもよい。

［実施の形態１］
以下の各実施の形態では、データ圧縮を伴う動作テスト時でのデータ圧縮度を可変とするテストデータ圧縮回路の構成例について説明する。

図５は、本発明の実施の形態１に従うテストデータ圧縮回路１００の構成を示すブロック図である。

なお、以下、本発明に従う半導体記憶装置１０００では、データ圧縮を適用した動作テストは、データ圧縮度を通常値とする第１のテストモード（以下、「通常モード」と称する）と、通常モードよりもデータ圧縮度を低下させる第２のテストモード（以下、「ファインモード」と称する）とを含む。以下では、一例として、通常モードでは、データ圧縮度を４：１に設定し、メモリコア部３０からのテスト出力データの４ビットをテストデータの１ビットに圧縮するものとする。また、ファインモードでは、データ圧縮度を２：１に設定し、メモリコア部３０からのテスト出力データ２ビットごとに１ビットのテストデータに圧縮するものとする。

通常モードおよびファインモードの選択は、テストモード信号ＴＭＢＴ１およびＴＭＢＴ２により示される。通常モード時には、テストモード信号ＴＭＢＴ１が活性化される一方でＴＭＢＴ２は非活性化される。反対に、ファインモード時には、テストモード信号ＴＭＢＴ２が活性化される一方でＴＭＢＴ１は非活性化される。

たとえば、テストモード信号ＴＭＢＴ１およびＴＭＢＴ２は、モードレジスタ１５の記憶内容に従って生成される。すなわち、動作テストの実行時に、モードレジスタセットコマンドを実行することにより、動作テストを通常モードおよびファインモードのいずれとするかを選択できる。あるいは、動作テスト時に外部から入力される制御信号に従って、テストモード信号ＴＭＢＴ１およびＴＭＢＴ２の活性化を制御する構成としてもよい。

また、通常モードおよびファインモードの他に、データ圧縮を伴わずに動作テストを実行するテストモードをさらに設けてもよい。たとえば、このようなテストモード時には、ＴＭＢＴ１およびＴＭＢＴ２の両方を非活性化することに応答して、テストデータ圧縮回路１００によるデータ圧縮を中止させることができる。この場合には、通常動作時と同様に、メモリコア部３０からのテスト出力データの各ビットが各データ入出力ノード５０から出力される。

このように、例示する半導体記憶装置１０００では、動作テスト時におけるデータ圧縮度の最大値は４：１である。したがって、以下では、テストデータ圧縮回路１００のうちの、メモリコア部３０からのテスト出力データの４ビットＴＤ０〜ＴＤ３に対応するテストデータを出力する構成について説明する。すなわち、メモリコア部３０からのテスト出力データのビット数に応じて、以下に説明するテストデータ圧縮回路１００の構成を複数個並列に設けることによって、メモリコア部３０からの出力ビット数にかかわらず本発明を適用することが可能となる。

図５を参照して、テストデータ圧縮回路１００は、マルチプレクサ１０２，１０４と、マルチプレクサ１１０と、内部クロック発生回路１２０と、パラレルシリアル変換回路１３０と、選択回路１５０と、出力回路１７０とを含む。なお、テストデータ圧縮回路１００の構成要素のうち、少なくとも、パラレルシリアル変換回路１３０および出力回路１７０については、テストデータ出力構成に専用の要素とするのではなく、図１に示したデータ入出力回路４０と共用することも可能である。

マルチプレクサ１０２は、メモリコア部３０からのテスト出力データＴＤ０，ＴＤ１と期待値（１／０）との比較結果に基づいて、圧縮データＴＤ０１を生成する。圧縮データＴＤ０１は、テスト出力データＴＤ０およびＴＤ１の両方が期待値と合致しているときに“１”に設定され、テスト出力データＴＤ０，ＴＤ１の少なくとも一方が期待値と異なるときには“０”に設定される。

同様に、マルチプレクサ１０４は、メモリコア部３０からのテスト出力データＴＤ２，ＴＤ３と期待値（１／０）との比較結果に基づいて、圧縮データＴＤ０１を生成する。圧縮データＴＤ２３は、テスト出力データＴＤ２およびＴＤ３の両方が期待値と合致しているときに“１”に設定され、テスト出力データＴＤ２，ＴＤ３の少なくとも一方が期待値と異なるときには“０”に設定される。

マルチプレクサ１１０は、マルチプレクサ１２０からの圧縮データＴＤ０１およびマルチプレクサ１０４からの圧縮データＴＤ２３に基づいて圧縮データＴＤ０１２３を生成する。圧縮データＴＤ０１２３は、圧縮データＴＤ０１およびＤ２３の両方が“１”であるときに“１”に設定され、それ以外のときは“０”に設定される。すなわち、圧縮データＴＤ０１２３は、テスト出力データＴＤ０〜ＴＤ３のすべてが期待値と合致しているときに“１”に設定され、テスト出力データＴＤ０〜ＴＤ３のうちの少なくとも１つが期待値と合致しないときには“０”に設定される。

内部クロック発生回路１２０は、メモリテスタからの外部クロックＥＸＴＣＬＫの立上がりエッジに応答して、内部クロックＣＬＫＰを生成する。さらに、内部クロック発生回路１２０は、テストモード信号ＴＭＢＴ２の活性化時、すなわちファインモード時には、外部クロックＥＸＴＣＬＫの立下がりエッジに応答して、内部クロックＣＬＫＮをさらに生成する。

パラレルシリアル変換回路１３０は、並列ビットのデータを受けるとともに、入力された内部クロックに応答して、上記並列ビットのデータを直列に１ビットずつ連続的に出力するように構成される。すなわち、図５に示したパラレルシリアル変換回路１３０は、ファインモード時に、マルチプレクサ１０２，１０４からの圧縮データＴＤ０１，ＴＤ２３を並列に受けて、内部クロックＣＬＫＰ，ＣＬＫＮに応答して１ビットのシリアルデータに変換して出力する。

選択回路１５０は、マルチプレクサ１１０からの通常モードに対応した４：１の圧縮データＲＳＮ（すなわち、圧縮データＴＤ０１２３）と、パラレルシリアル変換回路１３０からのファインモードに対応した２：１の圧縮データＲＳＦ（すなわち、圧縮データＴＤ０１またはＴＮ２３）とを受けて、選択されたテストモードに対応する一方の圧縮データを選択的に出力する。

出力回路１７０は、選択回路１５０によって出力された圧縮データＲＳＮ（ＴＤ０１２３）またはＲＳＦ（ＴＤ０１，ＴＤ２３）をデータＤＱ０としてデータ入出力ノード５０から出力する。すなわち、出力回路１７０は、選択回路１５０からの圧縮データが“１”または“０”のいずれであるかに応じて、所定の２つの電圧レベル（ハイレベル／ローレベル）のうちの一方に対応する電圧でデータ入出力ノード５０を駆動する、出力バッファとしての機能を有する。

選択回路１５０は、テストモード信号ＴＭＢＴ１が活性化される通常モードでは、通常モードに対応した圧縮データＲＳＮを出力回路１７０へ出力する一方で、ファインモードに対応した圧縮データＲＳＦを出力回路１７０へ出力する。このように、通常モードで出力される圧縮データＲＳＮは、マルチプレクサ１０２，１０４，１１０によりデータ圧縮されるので、マルチプレクサ１０２，１０４，１１０により、本発明での「第１のデータ圧縮回路」が構成される。同様に、ファインモードで出力される圧縮データＲＳＦは、マルチプレクサ１０２，１０４によりデータ圧縮されるので、マルチプレクサ１０２，１０４により、本発明での「第２のデータ圧縮回路」が構成される。なお、マルチプレクサ１０２，１０４を、ファインモードおよび通常モードのそれぞれでのデータ圧縮に共用する構成とすることにより、回路面積の増加を抑制できる。

次に、図６および図７を用いて、ファインモード時および通常モード時における実施の形態１に従うテストデータ圧縮回路１００のデータ出力態様について説明する。

図６を参照して、ファインモード時には、テストモード信号ＴＭＢＴ２が活性化される一方でテストモード信号ＴＭＢＴ１は非活性化される。そして、内部クロック発生回路１２０によって、内部クロックＣＬＫＰおよびＣＬＫＮが、外部クロックＥＸＴＣＬＫの立上がりエッジおよび立下がりエッジのそれぞれに応答して発生される。

ファインモード時には、選択回路１５０は、パラレルシリアル変換回路１３０から内部クロックＣＬＫＰおよびＣＬＫＮに同期したシリアルデータとして伝達される圧縮データＴＤ０１，ＴＤ２３を出力する。これによりテストデータ圧縮回路１００は、同一のデータ入出力ノード５０からのデータＤＱ０（テストデータ）として、外部クロックＥＸＴＣＬＫの立上がりエッジおよび立下りエッジにそれぞれ応答して、データ圧縮度２：１の圧縮データＴＤ０１および圧縮データＴＤ２３を順次出力する。すなわち、ファインモード時には、圧縮度を通常モードよりも低下させることによって生じる複数個のテストデータを、テスト同測数を低下させることなく、同一のデータ入出力ノード５０から時分割方式で出力することができる。

一方、図７を参照して、通常モード時には、テストモード信号ＴＭＢＴ１が活性化される一方でテストモード信号ＴＭＢＴ２は非活性化される。そして、外部クロックＥＸＴＣＬＫの立上がりエッジに応答して内部クロックＣＬＫＰが発生される一方で、外部クロックＥＸＴＣＬＫの立下がりエッジに応答した内部クロックＣＬＫＮは発生されない。

通常モード時には、選択回路１５０は、マルチプレクサ１１０からの圧縮データＴＤ０１２３を出力する。これにより、テストデータ圧縮回路１００は、動作テスト時のデータＤＱ０（テストデータ）として、外部クロックＥＸＴＣＬＫに同期させて、データ圧縮度４：１の圧縮データＴＤ０１２３を出力する。なお、データ圧縮度が高い分、通常モード時には、テストデータの出力周波数は通常モード時よりも低くなる。

反対に、図６に示したファインモードでは、テストデータの出力周波数が高くなるので、動作速度が相対的に高い高性能テスタによる動作テストが必要となる。これに対して、通常モードでは、動作速度が相対的に低いテスタ（通常テスタ）による動作テストが可能である。

したがって、高性能テスタ使用時には、図６に示すようなファインモードの選択により、テスト同測数を下げることなくテストデータの圧縮度を低下することができる。これにより、テスト時間を増加させることなく、不良の発生領域を通常モードと比較して細密に特定できるため、冗長回路６０による救済単位を小さくすることが可能となる。この結果、冗長回路６０によって救済可能な不良の個数を相対的に増加させて、歩留りを向上させることが期待できる。

一方で、通常テスタ使用時には、図７に示すような通常モードの選択により、圧縮度を高めることによりテスト所要時間の増大を抑制した動作テストとすることが可能となる。

このように、データ圧縮を伴う動作テスト時でのデータ圧縮度を可変とする機構を設けることにより、共通に設計されたテストデータ圧縮回路１００によって、使用可能なメモリテスタの性能に合わせて適切な圧縮度を選択して、効率的な動作テストを柔軟に実行できるようになる。

したがって、通常モード時にテスト同測数を確保することにより実現される通常テスタによるテスト所要時間を基準とした上で、高性能テスタが新たに導入されることによりファインモードによるテストが可能となったり、生産状況が変化してテスト時間が確保できるような状況が発生した場合には、圧縮度を変更させることにより歩留り向上を図ることができる。

また、テストモード信号ＴＭＢＴ１，ＴＭＢＴ２の切換によって圧縮度を低下させる機能を持つことで、不良の発生箇所を特定する解析精度を上げて救済単位を小さくすることが可能である。このため、解析精度を上げるための専用のテストツールを準備する必要もなく、量産時の設備そのままでテスト同測数も変えることなく解析精度を上げることができるので、量産時の不良モード解析にも有効である。

なお、半導体記憶装置１０００がＤＤＲ−ＳＤＲＡＭ（Double Data Rate-Synchronous Dynamic Random Access Memory）のように、メモリコア部３０から並列に読出したデータをパラレル−シリアル変換して外部へ出力する機能を通常動作時に実行する場合には、パラレルシリアル変換回路１３０を、通常動作時のデータ出力構成（データ入出力回路４０）と共通に使用することができるため、図５に示したような構成を比較的簡単に実現することができる。

一方で、パラレル−シリアル変換を通常動作時に実行しない半導体記憶装置においては、図８に示すように、パラレルシリアル変換回路１３０の配置を省略してテストデータ圧縮回路１００を構成することもできる。

図８を参照して、テストデータ圧縮回路１００♯は、図５に示したテストデータ圧縮回路１００の構成と比較して、パラレルシリアル変換回路１３０の配置が省略されている点、および選択回路１５０に代えて選択回路１５０♯が設けられている点で異なる。その他の部分の回路構成は図５と同様であるので詳細な説明は繰返さない。

選択回路１５０♯は、選択スイッチ１５１〜１５３を含み、かつ、内部クロックＣＬＫＰ，ＣＬＫＮおよびテストモード信号ＴＭＢＴ１，ＴＭＢＴ２に応じて、選択スイッチ１５１〜１５３のオンオフを制御する。選択スイッチ１５１は、マルチプレクサ１１０と出力回路１７０との間に設けられる。選択スイッチ１５２は、マルチプレクサ１０２と出力回路１７０との間に設けられる。選択スイッチ１５３は、マルチプレクサ１０４と出力回路１７０との間に設けられる。

テストモード信号ＴＭＢＴ１，ＴＭＢＴ２の両方が非活性化されている場合には、選択回路１５０♯は、選択スイッチ１５１〜１５３の各々をオフする。一方、テストモード信号ＴＭＢＴ１が活性化される通常モードでは、選択回路１５０♯は、選択スイッチ１５１をオンする一方で、選択スイッチ１５２，１５３をオフする。これにより、通常モードでは、図７に示したように、マルチプレクサ１１０から出力された圧縮データＴＤ０１２３が、データＤＱ０としてデータ入出力ノード５０から出力される。

一方、テストモード信号ＴＭＢＴ２が活性化されるファインモードでは、選択回路１５０♯は、選択スイッチ１５１をオフする一方で、選択スイッチ１５２および１５３を内部クロックＣＬＫＰ，ＣＬＫＮに応答して交互にオンさせる。具体的には、内部クロックＣＬＫＰの活性化に応答して選択スイッチ１５２がオンされる一方で、選択スイッチ１５３がオフされる。一方、内部クロックＣＬＫＮが活性化されると、反対に選択スイッチ１５３がオンされる一方で選択スイッチ１５２がオフされる。

これにより、図６に示したように、ファインモード時には、外部クロックＥＸＴＣＬＫの立上がりエッジおよび立下がりエッジにそれぞれ応答して、圧縮データＴＤ０１およびＴＤ２３が、データＤＱ０としてデータ入出力ノード５０からそれぞれ出力される。

このように、図８に示したテストデータ圧縮回路１００♯の構成によっても、図５に示した実施の形態１に従うテストデータ圧縮回路１００を具備するのと同様の効果を奏する、半導体記憶装置を実現することが可能である。

［実施の形態２］
実施の形態２以降では、テストデータ圧縮回路の他の構成例について順次説明する。すなわち、以下の実施の形態に従う半導体記憶装置は、図１において、テストデータ圧縮回路１００が各実施の形態に従うテストデータ圧縮回路に置換される構成を有し、その他の部分は図１と同様である。したがって、以降の各実施の形態では、テストデータ圧縮回路の構成およびその動作について、実施の形態１との相違点に絞って説明することとする。

図９は、本発明の実施の形態２に従うテストデータ圧縮回路の構成を示すブロック図である。

図９を参照して、実施の形態２に従うテストデータ圧縮回路１００ａは、図５に示したテストデータ圧縮回路１００の構成と比較して、パラレルシリアル変換回路１３０に対して、外部クロックＥＸＴＣＬＫおよび、信号入力ピン６から入力される外部制御信号ＥＸＴＤＱＭが入力される点が異なる。パラレルシリアル変換回路１３０は、並列に受けた圧縮データＴＤ０１およびＴＤ２３について、外部クロックＥＸＴＣＬＫの立上がりエッジに応答してマルチプレクサ１０２からの圧縮データＴＤ０１を出力するとともに、外部制御信号ＥＸＴＤＱＭの入力に応答してマルチプレクサ１０４からの圧縮データＴＤ２３を出力する。

すなわち、テストデータ圧縮回路１００ａでは、実施の形態１に従うテストデータ圧縮回路１００と比較して、パラレルシリアル変換回路１３０での圧縮データの出力切換のトリガが異なる。

外部制御信号ＥＸＴＤＱＭは、動作テスト（ウェハテスト）時において不使用となる制御信号の代表例として示される。たとえば、データ圧縮を伴う動作テスト時には、マスクコントロール機能をチェックすることができないため、データマスクを指示する外部制御信号ＥＸＴＤＱＭを入力する信号入力ピン６は不要ピンとなる。

したがって、実施の形態２に従うテストデータ圧縮回路１００ａは、動作テスト時に不使用となる信号入力ピン６を利用して、メモリテスタから圧縮データの切換タイミングを指定する信号をトリガとして入力する構成とする。これにより、半導体記憶装置１０００の外部、すなわちメモリテスタからファインモードにおける圧縮データの切換タイミングを指定することが可能となる。

図１０および図１１には、実施の形態２に従うテストデータ圧縮回路１００ａのファインモード時および通常モード時のそれぞれでのデータ出力態様が示される。

図１０を参照して、ファインモード時には、読出コマンド（READ）発生後の所定コラムレイテンシ経過後の外部クロックＥＸＴＣＬＫ立上がりエッジに応答して圧縮データＴＤ０１が出力される。そして、半導体記憶装置１０００の外部から信号入力ピン６への外部制御信号ＥＸＴＤＱＭの入力に応答して、パラレルシリアル変換回路１３０の出力が圧縮データＴＤ０１から圧縮データＴＤ２３へに切換えられる。これにより、外部制御信号ＥＸＴＤＱＭによって指定されるタイミングでデータＤＱ０の内容を切換える態様で、圧縮度２：１の圧縮データＴＤ０１およびＴＤ２３が、同一のデータ入出力ノード５０（データＤＱ０対応）から順次出力される。

図１１を参照して、通常モード時には、ファインモードのようなデータＤＱ０の切換指示は不要であるから、外部制御信号ＥＸＴＤＱＭは不使用とされてレベルが固定される。したがって、通常モードでは、図７に示したのと同様に、外部クロックＥＸＴＣＬＫに同期したタイミングでバースト長に相当するクロック数分だけ、圧縮度４：１の圧縮データＴＤ０１２３が、データ入出力ノード５０からデータＤＱ０として出力される。

また、実施の形態２に従うテストデータ圧縮回路１００ａを、図８に示した選択回路１５０♯を用いて、すなわちパラレルシリアル変換回路１３０を設けることなく実現することも可能である。

図１２は、本発明の実施の形態２に従うテストデータ圧縮回路の構成の変形例を示すブロック図である。

図１２を参照して、テストデータ圧縮回路１００ａ♯は、図９に示したテストデータ圧縮回路１００ａの構成と比較して、パラレルシリアル変換回路１３０の配置が省略されている点、および選択回路１５０に代えて選択回路１５０♯が設けられている点で異なる。その他の部分の回路構成はテストデータ圧縮回路１００ａと同様であるので詳細な説明は繰返さない。

選択回路１５０♯は、図８に示したのと同様の選択スイッチ１５１〜１５３を備える。選択スイッチ１５１は、図８と同様に制御され、通常モード時にはオンされる一方で、ファインモード時にはオフされる。一方、ファインモード時に交互にオンオフされる選択スイッチ１５２および１５３のオンオフ切換は、外部クロックＥＸＴＣＬＫの立上がりエッジおよび外部制御信号ＥＸＴＤＱＭの入力エッジに応答して実行される。

このようにすると、パラレルシリアル変換回路１３０を設けることなく、実施の形態２に従うテストデータ圧縮回路１００ａと同様にテストデータ出力を実行するテストデータ圧縮回路１００ａ♯を実現することが可能となる。

このように、図１２に示したテストデータ圧縮回路１００ａ♯の構成によっても、図９に示した実施の形態２に従うテストデータ圧縮回路１００ａを具備するのと同様の効果を奏する、半導体記憶装置を実現することが可能である。

［実施の形態３］
図１３は、実施の形態３に従うテストデータ圧縮回路１００ｂの構成を示すブロック図である。

図１３を参照して、実施の形態３に従うテストデータ圧縮回路１００ｂは、図９に示したテストデータ圧縮回路１００ａと比較して、パラレルシリアル変換回路１３０に対して、外部制御信号ＥＸＴＤＱＭに代えて、テスト専用ピン７から入力されるテスト信号ＷＴＰＳが入力される点が異なる。その他の構成は、テストデータ圧縮回路１００ａと同様であるので詳細な説明は繰返さない。

テスト専用ピン７は、ウェハ状態では半導体記憶装置１０００の外部から電気的にコンタクト可能である一方で、製品モールド後は外部からコンタクトが不可能となって不使用とされるピンである。

すなわち、テストデータ圧縮回路１００ｂにおいても、テスト専用ピン７から入力されるテスト信号ＷＴＰＳによって、パラレルシリアル変換回路１３０における圧縮データＴＤ０１およびＴＤ２３の切換タイミングを設定することができる。

図１４および図１５には、実施の形態３に従うテストデータ圧縮回路１００ｂのファインモード時および通常モード時のそれぞれでのデータ出力態様が示される。

図１４を参照して、ファインモード時には、読出コマンド（READ）発生後の所定コラムレイテンシ経過後の外部クロックＥＸＴＣＬＫ立上がりエッジに応答して圧縮データＴＤ０１が出力される。そして、半導体記憶装置１０００の外部からテスト専用ピン７へのテスト信号ＷＴＰＳの入力に応答して、パラレルシリアル変換回路１３０の出力が圧縮データＴＤ０１から圧縮データＴＤ２３へに切換えられる。これにより、テスト信号ＷＴＰＳによって指定されるタイミングでデータＤＱ０の内容を切換える態様で、圧縮度２：１の圧縮データＴＤ０１およびＴＤ２３が、同一のデータ入出力ノード５０（データＤＱ０対応）から順次出力される。

一方、図１５に示すように、通常モードにおいては、テスト信号ＷＴＰＳは入力されず、図７あるいは図１１と同様に、外部クロックＥＸＴＣＬＫに応答して、バースト長に相当するクロック数分だけ、圧縮度４：１の圧縮データＴＤ０１２３が、データ入出力ノード５０からデータＤＱ０として出力される。データＤＱ０として出力される。

また、実施の形態３に従うテストデータ圧縮回路１００ｂについても、パラレルシリアル変換回路１３０を設けることなく実現することも可能である。

図１６は、本発明の実施の形態３に従うテストデータ圧縮回路の構成の変形例を示すブロック図である。

図１６を参照して、テストデータ圧縮回路１００ｂ♯は、図１３に示したテストデータ圧縮回路１００ｂの構成と比較して、パラレルシリアル変換回路１３０の配置が省略されている点、および選択回路１５０に代えて選択回路１５０♯が設けられている点で異なる。その他の部分の回路構成はテストデータ圧縮回路１００ｂと同様であるので詳細な説明は繰返さない。

選択回路１５０♯は、図１２に示した選択回路１５０♯と比較して、外部制御信号ＥＸＴＤＱＭに代えて、テスト専用ピン７に入力されたテスト信号ＷＴＰＳに応答して動作する点のみが異なる。したがって、選択スイッチ１５２および１５３のオンオフ切換は、外部クロックＥＸＴＣＬＫの立上がりエッジおよびテスト信号ＷＴＰＳの入力エッジに応答して実行される。

このように、パラレルシリアル変換回路１３０を設けることなく、実施の形態３に従うテストデータ圧縮回路１００ｂと同様にテストデータ出力を実行するテストデータ圧縮回路１００ｂ♯を実現することが可能となる。

このように、図１６に示したテストデータ圧縮回路１００ｂ♯の構成によっても、図１３に示した実施の形態３に従うテストデータ圧縮回路１００ｂを具備するのと同様の効果を奏する、半導体記憶装置を実現することが可能である。

このように、実施の形態３に従うテストデータ圧縮回路１００ｂによっても、実施の形態２に従うテストデータ圧縮回路１００ａと同様に、ファインモード時における、圧縮度を通常モードよりも低下させることによって生じる複数個のテストデータを、同一のデータ入出力ノード５０から時分割方式で出力する際におけるデータ切換を、半導体記憶装置１０００の外部（代表的にはメモリテスタ）からの入力信号に従ったタイミングで実行できるようになる。

特に、実施の形態３に従う半導体記憶装置では、ウェハテスト時に専用のピンを用いて動作テストを実行することにより、モールド後の製品時に誤ってこのような入力信号が入力されることを防止できる。

［実施の形態４］
図１７は本発明の実施の形態４に従うテスト回路の構成を示す概略ブロック図である。

図１７を参照して、実施の形態４に従うテストデータ圧縮回路１００ｃは、図５に示したテストデータ圧縮回路１００の構成と比較して、内部クロック発生回路１２０が通常モードファインモードのいずれにおいても外部クロックＥＸＴＣＬＫの立上がりエッジに応答する内部クロックＣＬＫＰのみを発生する点と、遅延回路１２５をさらに備える点とで異なる。

遅延回路１２５は、テストモード信号ＴＭＢＴ２が活性化されるファインモードにおいて、内部クロック発生回路１２０が発生した内部クロックＣＬＫＰを所定時間遅延させて遅延クロックＣＬＫＰＤを入力する。そして、パラレルシリアル変換回路１３０には、内部クロックＣＬＫＰおよび遅延クロックＣＬＫＰＤが入力される。

パラレルシリアル変換回路１３０は、図５の構成と比較して、内部クロックＣＬＫＮに代えて遅延クロックＣＬＫＰＤに応答して動作する構成となる。これにより、パラレルシリアル変換回路１３０における圧縮データＴＤ０１および圧縮データＴＤ２３の切換は、遅延クロックＣＬＫＰＤに応答して実行されることとなる。テストデータ圧縮回路１００ｃのその他の部分の構成は、テストデータ圧縮回路１００と同様であるので詳細な説明は繰り返さない。

図１８および図１９には、実施の形態４に従うテストデータ圧縮回路１００ｃのファインモード時および通常モード時のそれぞれでのデータ出力態様が示される。

図１８を参照して、ファインモード時には、遅延回路１２５によって、内部クロックＣＬＫＰを所定時間遅延させた遅延クロックＣＬＫＰＤが生成される。遅延回路１２５による遅延時間は、外部クロックＥＸＴＣＬＫの１周期よりも短い時間、好ましくは外部クロックの１／２周期に対応して設定される。

パラレルシリアル変換回路１３０が、遅延クロックＣＬＫＰＤに応答して圧縮データの切換を行なうことにより、ファインモード時においては、遅延クロックＣＬＫＰＤに応答したタイミングで、圧縮データＴＤ０１およびＴＤ２３が切換えられることとなる。

これにより、遅延クロックＣＬＫＰＤに応答したタイミングでデータＤＱ０の内容を切換える態様で、圧縮度２：１の圧縮データＴＤ０１およびＴＤ２３が、同一のデータ入出力ノード５０（データＤＱ０対応）から順次出力される。

一方、図１９に示される通常モード時には、遅延クロックＣＬＫＰＤの生成が中止される。そして、図７、図１１あるいは図１５と同様に、バースト長に相当するクロック数分だけ、圧縮度４：１の圧縮データＴＤ０１２３が、データ入出力ノード５０からデータＤＱ０として出力される。

実施の形態４に従うテストデータ圧縮回路１００ｃでは、外部クロックＥＸＴＣＬＫの立上がりエッジおよび立下がりエッジの両方について２系統の内部クロックを生成する必要がないため、内部クロック発生回路１２０の消費電流を低減することができる。

すなわち、テストデータ圧縮回路１００ｃは、実施の形態１と同様のファインモードを、テストデータ圧縮回路１００ａよりも低い消費電力により実現できる。ただし、遅延回路１２５によるクロックの遅延時間が不適切であれば、メモリテストによってテストデータを正しく取得できない可能性があるため、遅延時間を適切な値（たとえば、外部クロックＥＸＴＣＬＫの１／２周期分）に設定する必要がある。したがって、遅延回路１２５による遅延時間については、モードレジスタ１５にセットされた記憶内容または、動作テスト時に外部から入力される制御信号に応じて、可変に調整できる構成とすることが好ましい。

また、実施の形態４に従うテストデータ圧縮回路１００ｃについても、図８、図１２等に示した選択回路１５０♯を用いて、すなわちパラレルシリアル変換回路１３０を設けることなく実現することが可能である。

図２０は、本発明の実施の形態４に従うテストデータ圧縮回路の構成の変形例を示すブロック図である。

図２０を参照して、テストデータ圧縮回路１００ｃ♯は、図１３に示したテストデータ圧縮回路１００ｃの構成と比較して、パラレルシリアル変換回路１３０の配置が省略されている点、および選択回路１５０に代えて選択回路１５０♯が設けられている点で異なる。その他の部分の回路構成はテストデータ圧縮回路１００ｃと同様であるので詳細な説明は繰返さない。

選択回路１５０♯は、図８等に示したのと同様の選択スイッチ１５１〜１５３を備える。選択スイッチ１５１は、図８等と同様に制御され、通常モード時にはオンされる一方で、ファインモード時にはオフされる。一方、ファインモード時に交互にオンオフされる選択スイッチ１５２および１５３のオンオフ切換は、内部クロックＣＬＫＰおよびその遅延クロックＣＬＫＰＤに応答して実行される。

このようにすると、パラレルシリアル変換回路１３０を設けることなく、実施の形態４に従うテストデータ圧縮回路１００ｃと同様にテストデータ出力を実行するテストデータ圧縮回路１００ｃ♯を実現することが可能となる。

このように、図２０に示したテストデータ圧縮回路１００ｃ♯の構成によっても、図１７に示した実施の形態４に従うテストデータ圧縮回路１００ｃを具備するのと同様の効果を奏する、半導体記憶装置を実現することが可能である。

［実施の形態５］
実施の形態５では、実施の形態４と同様に、外部クロックＥＸＴＣＬＫの片側エッジのみに対応した内部クロックを用いるテストデータ圧縮回路の他の構成例を説明する。

図２１は、本発明の実施の形態５に従うテストデータ圧縮回路の構成を示すブロック図である。

図２１を参照して、実施の形態５に従うテストデータ圧縮回路１００ｄは、実施の形態１に従うテストデータ圧縮回路１００の構成と比較して、内部クロック発生回路１２０が、外部クロックＥＸＴＣＬＫの立上がりエッジのみに応答した内部クロックＣＬＫＰのみを発生する点と、選択回路１５０がバーストカウンタ１９０からのバーストリセット信号ＢＲＳＴに応じて動作するように構成される点が異なる。

さらに、バーストカウンタ１９０は、テストモード信号ＴＭＢＴ１，ＴＭＢＴ２に応答して、通常モード時およびファインモード時の間で、バーストリセット信号ＢＲＳＴの生成タイミングを変更する。

バーストカウンタ１９０は、モードレジスタ１５にセットされたコラムレイテンシＣＬおよびバースト長ＢＬ、ならびに、外部クロックＥＸＴＣＬＫに基づいて、読出（READ）コマンドが発生されると、コラムレイテンシＣＬおよびバースト長ＢＬによって定められる所定クロックサイクルの経過後にバーストリセット信号ＢＲＳＴをオンする。テストデータ圧縮回路１００ｄのその他の部分の構成は、テストデータ圧縮回路１００と同様であるので詳細な説明は繰り返さない。

図２２には、本発明の実施の形態５に従うテストデータ圧縮回路の通常モード時およびファインモード時のそれぞれでのデータ出力態様を説明する動作波形図が示される。

図２２を参照して、ファインモード時には、通常モード時と比較して、バーストリセット信号ＢＲＳＴの生成タイミングが、同一のデータ入出力ノード５０から出力されるテストデータの増加ビット数に対応する所定クロック数だけシフトされる。上述のように、本実施の形態では、同一のデータ入出力ノード５０から、通常モード時に１ビットのテストデータが出力される一方で、ファインモード時には２ビットのテストデータが出力される構成を例示しているので、上記増加ビット数は１ビットである。したがって、ファインモード時には、通常モード時と比較して、１クロックサイクル分だけバーストリセット信号ＢＲＳＴの生成タイミングが遅延される。

一方、通常モード時には、バースト長ＢＬ＝１に対応して、テストデータが出力されてから１クロックサイクル経過後にバーストリセット信号ＢＲＳＴがオンされる。

したがって、実施の形態５に従うテストデータ圧縮回路１００ｄによれば、通常モード時には、実施の形態１〜４のように図７，図１１，図１５，図１８に示したのと同様のタイミングで、圧縮度４：１の圧縮データＴＤ０１２３をデータ入出力ノード５０から出力できる。さらに、ファインモード時には、図２２に示すように、圧縮度２：１の圧縮データＴＤ０１およびＴＤ２３を、同一のデータ入出力ノード５０（データＤＱ０対応）から外部クロックＥＸＴＣＬＫに同期させて順次出力することができる。

実施の形態５に従うテストデータ圧縮回路１００ｄでは、実施の形態１〜４に従うテストデータ圧縮回路と比較して、ファインモード時に同一ビット数のテストデータを出力するのに要するクロックサイクル数が増加するが、テストデータの出力周波数は通常モード時と同じである。

したがって、実施の形態５に従うテストデータ圧縮回路１００ｄによれば、通常モードが適用される相対的に低性能な通常メモリテスタによっても、ファインモードによる動作テストをそのまま実行できることとなる。すなわち、実施の形態５に従うテストデータ圧縮回路１００ｄによれば、通常テスタしか使用できないような状況においても、確保可能なテスト時間に応じて、通常モードおよびファインモードを切換えるような用途に適している。

［実施の形態６］
これまで説明した実施の形態１〜５に従うテストデータ圧縮回路のうち、実施の形態２および３では、半導体記憶装置１０００の外部、すなわちメモリテスタからファインモード時におけるテストデータの切換タイミングを直接的に指定することが可能である。しかしながら、それ以外の実施の形態１，４，５に従うテストデータ圧縮回路では、内部クロックに基づいてテストデータ（圧縮データ）が切換えられるので、この切換タイミングを半導体記憶装置１０００の外部に通知する信号を発生することが好ましい。実施の形態６では、このような通知信号をテストデータと併せて発生するための回路構成について説明する。

図２３は、実施の形態６に従うテストデータ圧縮回路に含まれる、テストデータの出力タイミング通知信号を生成するための構成を示すブロック図である。すなわち、実施の形態６に従うテストデータ圧縮回路は、全体構成については図示しないが、実施の形態１，４，５に従うテストデータ圧縮回路１００，１００ｃ，１００ｄの構成に、図２３に示す回路構成を付加することによって実現される。

図２３を参照して、レイテンシカウンタ２０５は、リードコマンド（READ）の発生を受けて、所定のコラムレイテンシＣＬの経過後に、アウトプットイネーブル信号ＯＥを発生する。

ＤＱＳ生成回路２００は、テストモード信号ＴＭＢＴ１，ＴＭＢＴ２ならびに内部クロックＣＬＫＰおよびＣＬＫＮ（またはＣＬＫＰＤ）に応答して、テストデータの出力タイミング通知信号を生成するためデータストローブ信号ＤＱＳを生成する。データストローブ信号ＤＱＳは、少なくとも動作テスト時に半導体記憶装置１０００の外部（メモリテスタ）から電気的にコンタクト可能な信号ピン９へ出力される。上述のＤＤＲ−ＳＤＲＭでは、データストローブ信号ＤＱＳの専用ピンが設けられるので、これを信号ピン９として用いることができる。

図２４および図２５に示されるように、ＤＱＳ生成回路２００は、実施の形態１，４，５で説明したテストデータ（圧縮データ）の出力に合わせて信号レベルが変化するように、データストローブ信号ＤＱＳを生成する。

図２４を参照して、テストモード信号ＴＭＢＴ２が活性化されるファインモード時には、ＤＱＳ生成回路２００は、内部クロックＣＬＫＰおよびＣＬＫＮ（またはＣＬＫＰＤ）に応答して、データストローブ信号ＤＱＳのレベルを遷移させる。

一方、図２５を参照して、テストモード信号ＴＭＢＴ１が活性化される通常モードでは、ＤＱＳ生成回路２００は、内部クロックＣＬＫＰの発生に応答してレベルを遷移させるデータストローブ信号ＤＱＳのレベルを遷移させる。

このような構成とすることにより、実施の形態６に従うテストデータ圧縮回路によれば、ファインモード時に内部クロックに同期して、同一のデータ入出力ノード５０から時分割的に出力される複数ビットのテストデータの切換タイミングを、所定の信号ピン９から出力される通知信号（代表的にはデータストローブ信号ＤＱＳ）によって、半導体記憶装置１０００の外部へ通知することが可能となる。これにより、動作テストの利便性が向上する。

［実施の形態７］
これまで説明した実施の形態１〜６では、動作テスト結果を示すテストデータとして、“０”または“１”の２値のデジタルデータをデータ入出力ノード５０から出力した。このため、テスト同測数を維持するために、ファインモード時には、同一のデータ入出力ノード５０から複数ビットのテストデータを時分割方式で出力する構成とすることが必要である。

これに対して、実施の形態７では、ファインモード時にデータ入出力ノード５０から出力されるテストデータを３以上のレベルに多値化することにより、複数ビットのテストデータを一括して出力可能なテストデータ圧縮回路の構成について説明する。

図２６は、本発明の実施の形態７に従うテストデータ圧縮回路１００ｅの構成を示すブロック図である。

図２６を参照して、実施の形態７に従うテストデータ圧縮回路１００ｅは、マルチプレクサ１０２，１０４，１１０と、出力回路１７０と、圧縮データデコーダ２１０と、マルチレベルドライバ２２０と、出力選択スイッチ２３０とを含む。

マルチプレクサ１０２，１０４，１１０は、実施の形態１〜６に従うテストデータ圧縮回路と同様に構成され、圧縮データＴＤ０１，ＴＤ２３，ＴＤ０１２３をそれぞれ出力する。

出力回路１７０は、マルチプレクサ１１０からの圧縮データＴＤ０１２３を受けるとともに、出力選択スイッチ２３０を介してデータ入出力ノード５０と接続される。圧縮データデコーダ２１０は、ファインモード時に出力されるべき、圧縮度２：１の圧縮データＴＤ０１，ＴＤ２３に応じて、複数のデコード信号ＲＳ０〜ＲＳ３のうちの１つを選択的に活性化する。

出力選択スイッチ２３０は、テストモード信号ＴＭＢＴ１，ＴＭＢＴ２に応じて、出力回路１７０およびマルチレベルドライバ２２０のいずれか一方をデータ入出力ノード５０と接続する。これにより、通常モード時には、出力回路１７０が、圧縮データＴＤ０１２３が“１”，“０”のいずれであるかに応じて、所定の２電圧レベル（たとえば、ＶＤＤ１およびＶＳＳ）のいずれか一方にデータ入出力ノード５０を駆動する。

これに対して、ファインモード時には、データ入出力ノード５０は、マルチレベルドライバ２２０によって、圧縮データＴＤ０１，ＴＤ２３に基づく複数のデコード信号ＲＳ０〜ＲＳ３に従って、所定電圧ＶＤＤ１，ＶＳＳ，ＶＫＫ，ＶＢＢのいずれか１つにより駆動される。

図２７は、圧縮データデコーダ２１０の構成を示す回路図である。
図２７を参照して、圧縮データデコーダ２１０は、レベルシフタ２４０〜２４３と、ＡＮＤゲート２５０〜２５３とを含む。

ＡＮＤゲート２５０は、圧縮データＴＤ０１およびＴＤ２３のＡＮＤ演算結果を出力する。レベルシフタ２４０は、ＡＮＤゲート２５０の出力が“１”である場合にデコード信号ＲＳ０を活性化して電圧ＶＤＤ１に設定する。一方ＡＮＤゲート２５０の出力が“０”のときには、レベルシフタ２４０は、デコード信号ＲＳ０を非活性化して電圧ＶＢＢに設定する。

同様に、ＡＮＤゲート２５１は、圧縮データＴＤ０１の反転信号／ＴＤ０１および圧縮データＴＤ２３の反転信号／ＴＤ２３のＡＮＤ演算結果を出力する。レベルシフタ２４１は、ＡＮＤゲート２５１の出力が“１”である場合にデコード信号ＲＳ１を活性化して電圧ＶＤＤ１に設定する。一方ＡＮＤゲート２５１の出力が“０”のときには、レベルシフタ２４１は、デコード信号ＲＳ１を非活性化して電圧ＶＢＢに設定する。

ＡＮＤゲート２５２は、圧縮データＴＤ０１の反転信号／ＴＤ０１および圧縮データＴＤ２３のＡＮＤ演算結果を出力する。レベルシフタ２４２は、ＡＮＤゲート２５２の出力が“１”である場合にデコード信号ＲＳ２を活性化して電圧ＶＤＤ１に設定する。一方ＡＮＤゲート２５２の出力が“０”のときには、レベルシフタ２４２は、デコード信号ＲＳ２を非活性化して電圧ＶＢＢに設定する。

また、ＡＮＤゲート２５３は、圧縮データＴＤ０１および圧縮データＴＤ２３の反転信号／ＴＤ２３のＡＮＤ演算結果を出力する。レベルシフタ２４３は、ＡＮＤゲート２５３の出力が“１”である場合にデコード信号ＲＳ３を活性化して電圧ＶＤＤ１に設定する。一方ＡＮＤゲート２５３の出力が“０”のときには、レベルシフタ２４３は、デコード信号ＲＳ３を非活性化して電圧ＶＢＢに設定する。

この結果、デコード信号ＲＳ０は、圧縮データＴＤ０１およびＴＤ２３の両方が“１”である場合、すなわちテスト出力データＴＤ０〜ＴＤ３に対応するメモリセルに欠陥が存在しない場合に活性化され、それ以外のときに非活性化される。反対に、デコード信号ＲＳ１は、圧縮データＴＤ０１およびＴＤ２３の両方が“０”である場合、すなわちテスト出力データＴＤ０〜ＴＤ３の各々に対応するメモリセルに欠陥が存在する場合に活性化され、それ以外のときに非活性化される。

また、デコード信号ＲＳ２は、圧縮データＴＤ０１が“０”で圧縮データＴＤ２３が“１”の場合、すなわちテスト出力データＴＤ０およびＴＤ１の少なくとも一方に対応するメモリセルに欠陥が存在する場合に、活性化され、それ以外のときに非活性化される。反対に、デコード信号ＲＳ３は、圧縮データＴＤ０１が“１”で圧縮データＴＤ２３が“０”の場合、すなわちテスト出力データＴＤ２およびＴＤ３の少なくとも一方に対応するメモリセルに欠陥が存在する場合に活性化され、それ以外のときに非活性化される。

再び図２６を参照して、マルチレベルドライバ２２０は、駆動トランジスタ２２１〜２２４を含む。駆動トランジスタ２２１〜２２３は、ｎ−ＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成され、駆動トランジスタ２２４は、ｎ−ＭＯＳトランジスタで構成される。駆動トランジスタ２２４は、出力選択スイッチ２３０を介してデータ入出力ノード５０へ接続される出力ノードＮ０と、電圧ＶＤＤ１（たとえば＋１．８Ｖ）の供給ノードとの間に接続される。駆動トランジスタ２２４のゲートには、デコード信号ＲＳ０の反転信号が入力される。

駆動トランジスタ２２１は、出力ノードＮ０および電圧ＶＢＢ（たとえば−１．０Ｖ）の供給ノードとの間に接続されて、ゲートにデコード信号ＲＳ１を受ける。駆動トランジスタ２２２は、出力ノードＮ０および電圧ＶＫＫ（たとえば−０．５Ｖ）の供給ノードとの間に接続されて、ゲートにデコード信号ＲＳ２を受ける。また、駆動トランジスタ２２３は、出力ノードＮ０および電圧ＶＳＳ（たとえば−０．０Ｖ）の供給ノードとの間に接続されて、ゲートにデコード信号ＲＳ３を受ける。

このような構成とすることにより、マルチレベルドライバ２２０は、複数のデコード信号ＲＳ０〜ＲＳ３のいずれが活性化されるか、すなわち、データ圧縮度２：１の圧縮データＴＤ０１，ＴＤ２３の値に従って、データ入出力ノード５０を、４段階の電圧ＶＤＤ１，ＶＢＢ，ＶＫＫ，ＶＳＳのいずれかによって駆動する。

なお、圧縮データＴＤ０１，ＴＤ２３の一方が“０”であることを示すデコード信号ＲＳ２およびＲＳ３については、１つのデコード信号にマージして、３段階の電圧のいずれかによってデータ入出力ノード５０を駆動するように、マルチレベルドライバ２２０を構成してもよい。

この結果、図２８に示すように、ファインモード時には、データＤＱ０が出力されるデータ入出力ノード５０の電圧は、複数ビットの圧縮データＴＤ０１，ＴＤ２３の値に応じて、３以上の多値の電圧レベルのいずれかに設定される。

これにより、ファインモード時において、実施の形態１〜４に従うテストデータ圧縮回路のように各データ入出力ノード５０での出力データを時分割方式で切換えることなく、複数ビットの圧縮データによって示される動作テスト結果を単一のデータ入出力ノード５０から出力できる。

したがって、実施の形態７に従うテストデータ圧縮回路によれば、通常モードが適用される相対的に低性能な通常メモリテスタを用いても、テスト所要時間を増加させることなく、ファインモードによる動作テストを実行できる。

なお、以上説明した実施の形態１〜７では、通常モードでのデータ圧縮度を４：１、すなわちメモリコア部３０からのテスト出力データ４ビット毎に１ビットの圧縮データが得られ、かつ、ファインモードでの圧縮度を２：１、すなわちテスト出力データ２ビット毎に１ビットの圧縮データが得られる構成について例示した。しかしながら、本願発明の適用において、各モードでのデータ圧縮度はこれらの例に限定されるものではないことを確認的に記載する。

すなわち、データ圧縮を適用する動作テスト時における通常モードおよびファインモードでのデータ圧縮度Ｌ：１について、Ｌは、本実施の形態で例示したＬ＝２（ファインモード）およびＬ＝４（通常モード）以外の任意の整数とすることができる。ただし、ファインモード時におけるＬは、通常モード時におけるＬの約数であることが好ましい。このようにすると、ファインモード時における救済単位を、通常モードにおける救済単位をさらに細分化する態様で決定できるので、冗長回路６０による置換制御を単純化することができる。

また、実施の形態１〜７では通常モードおよびファインモードを１つずつ設けたが、データ圧縮度（Ｌ：１）をさらに段階的に設定するために、細分化した複数のファインモードを設ける構成とすることも可能である。その場合には、各実施の形態１〜７に従うテストデータ圧縮回路の各々において、マルチプレクサの配置個数等を適宜増加するとともに、選択回路１５０，１５０♯についても、ファインモードにおいて出力可能な圧縮データのビット数に応じて構成を適宜変更すればよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明に従う半導体記憶装置の全体構成を示す概略ブロック図である。 通常動作時のデータ出力態様を説明する概念図である。 動作テスト時のデータ出力態様を説明する概念図である。 図３に示したデータ圧縮による動作テスト時のデータ出力態様を説明する波形図である。 本発明の実施の形態１に従うテストデータ圧縮回路の構成を示すブロック図である。 本発明の実施の形態１に従うテストデータ圧縮回路のファインモード時でのデータ出力態様を説明する動作波形図である。 本発明の実施の形態１に従うテストデータ圧縮回路の通常モード時でのデータ出力態様を説明する動作波形図である。 本発明の実施の形態１に従うテストデータ圧縮回路の構成の変形例を示すブロック図である。 本発明の実施の形態２に従うテストデータ圧縮回路の構成を示すブロック図である。 本発明の実施の形態２に従うテストデータ圧縮回路のファインモード時でのデータ出力態様を説明する動作波形図である。 本発明の実施の形態２に従うテストデータ圧縮回路の通常モード時でのデータ出力態様を説明する動作波形図である。 本発明の実施の形態２に従うテストデータ圧縮回路の構成の変形例を示すブロック図である。 本発明の実施の形態３に従うテストデータ圧縮回路の構成を示すブロック図である。 本発明の実施の形態３に従うテストデータ圧縮回路のファインモード時でのデータ出力態様を説明する動作波形図である。 本発明の実施の形態３に従うテストデータ圧縮回路の通常モード時でのデータ出力態様を説明する動作波形図である。 本発明の実施の形態３に従うテストデータ圧縮回路の構成の変形例を示すブロック図である。 本発明の実施の形態４に従うテストデータ圧縮回路の構成を示すブロック図である。 本発明の実施の形態４に従うテストデータ圧縮回路のファインモード時でのデータ出力態様を説明する動作波形図である。 本発明の実施の形態４に従うテストデータ圧縮回路の通常モード時でのデータ出力態様を説明する動作波形図である。 本発明の実施の形態４に従うテストデータ圧縮回路の構成の変形例を示すブロック図である。 本発明の実施の形態５に従うテストデータ圧縮回路の構成を示すブロック図である。 本発明の実施の形態５に従うテストデータ圧縮回路の通常モード時およびファインモード時のそれぞれでのデータ出力態様を説明する動作波形図である。 実施の形態６に従うテストデータ圧縮回路に含まれる、テストデータの出力タイミング通知信号を生成するための構成を示すブロック図である。 本発明の実施の形態６に従うテストデータ圧縮回路のファインモード時でのデータ出力態様を説明する動作波形図である。 本発明の実施の形態６に従うテストデータ圧縮回路の通常モード時でのデータ出力態様を説明する動作波形図である。 本発明の実施の形態７に従うテストデータ圧縮回路の構成を示すブロック図である。 図２６に示された圧縮データデコーダの構成例を示すブロック図である。 本発明の実施の形態７に従うテストデータ圧縮回路の通常モード時およびファインモード時のそれぞれでのデータ出力態様を説明する動作波形図である。

符号の説明

６ 信号入力ピン、７ テスト専用ピン、９ 信号ピン、１０ コントロール回路、１５ モードレジスタ、２０ アドレスレジスタ、３０ メモリコア部、３２ メモリセル、３４ センスアンプ、３６ プリアンプ、４０ データ入出力回路、５０ データ入出力ノード、６０ 冗長回路、１００，１００ａ，１００ａ♯，１００ｂ，１００ｂ♯，１００ｃ，１００ｃ♯，１００ｄ，１００ｅ テストデータ圧縮回路、１０１，１０２，１０４，１１０ マルチプレクサ、１２０ 内部クロック発生回路、１２５ 遅延回路、１３０ パラレルシリアル変換回路、１５０，１５０♯ 選択回路、１５１〜１５３ 選択スイッチ、１７０ 出力回路、１９０ バーストカウンタ、２００ ＤＱＳ生成回路、２０５ レイテンシカウンタ、２１０ 圧縮データデコーダ、２２０ マルチレベルドライバ、２２１〜２２４ 駆動トランジスタ、２３０ 出力選択スイッチ、２４０〜２４３ｂ レベルシフタ、２５０〜２５３ ＡＮＤゲート、１０００ 半導体記憶装置、ＡＤＤ アドレス信号、ＢＬ バースト長、ＢＲＳＴ バーストリセット信号、ＣＬ コラムレイテンシ、ＣＬＫＮ，ＣＬＫＰ 内部クロック、ＣＬＫＰＤ 遅延クロック、ＤＱ０〜ＤＱ３ データ、ＤＱＳ データストローブ信号、ＥＸＴＣＬＫ 外部クロック、ＥＸＴＤＱＭ 外部制御信号、Ｎ０ 出力ノード、ＯＥ アウトプットイネーブル信号、ＲＳ０〜ＲＳ３ デコード信号、ＲＳＮ 圧縮データ（通常モード）、ＳＣＭＤ コマンド制御信号、ＴＤ０〜ＴＤ３ テスト出力データ（メモリコア部より）、ＴＤ０１，ＴＤ２３，ＴＤ０１２３ 圧縮データ、ＴＤａ〜ＴＤｄ テストデータ、ＴＭＢＴ１，ＴＭＢＴ２ テストモード信号、ＶＤＤ１，ＶＳＳ，ＶＫＫ，ＶＢＢ 所定電圧、ＷＴＰＳ テスト信号。

Claims (14)

1. アドレス信号により選択される複数のメモリセルを含んで構成され、動作テスト時にＭビット（Ｍ：２以上の整数）のデータを並列に出力するメモリコア部と、
   動作テスト時に、前記メモリコア部から出力されたＭビットのデータをＬ：１に圧縮して（Ｌ：Ｍ以下であり、かつ、Ｍの約数である整数）、（Ｍ／Ｌ）ビットのテストデータを出力するためのテストデータ圧縮回路とを備え、
   前記動作テストは、複数のテストモードを有し、
   前記テストデータ圧縮回路は、前記複数のテストモードのうちの選択されたテストモードに応じて、前記Ｌを可変に設定する選択回路を含む、半導体記憶装置。
2. 前記複数のテストモードは、前記Ｌが最大値Ｌ１（Ｌ１：上記Ｌの条件を満たす整数）に設定される第１のモードと、前記ＬがＬ２（Ｌ２：上記Ｌの条件を満たし、かつ、Ｌ１＜Ｌ２である整数）に設定される第２のモードとを含み、
   前記テストデータ圧縮回路は、
   前記メモリコアからの出力データを前記Ｌ１ビット毎に１ビットのテストデータに圧縮するための第１のデータ圧縮回路と、
   前記メモリコアからの出力データを前記Ｌ２ビット毎に１ビットのテストデータに圧縮するための第２のデータ圧縮回路とをさらに含み、
   前記選択回路は、前記第１および第２のデータ圧縮回路のそれぞれからテストデータを受けて、選択されたテストモードに対応するデータ圧縮回路からのテストデータを選択的に出力するように構成される、請求項１記載の半導体記憶装置。
3. 前記選択回路は、前記第２のモードにおいて、複数個の前記第２のデータ圧縮回路からのテストデータを、同一のデータノードから異なるタイミングにて順次出力する、請求項１または２記載の半導体記憶装置。
4. 前記テストデータ圧縮回路は、前記半導体記憶装置の外部からのクロック信号の一方のエッジおよび他方のエッジにそれぞれ応答して第１および第２の内部クロックを発生する内部クロック発生回路をさらに含み、
   前記選択回路は、前記第２のモードにおいて、前記第１および前記第２の内部クロック信号にそれぞれ応答したタイミングで、前記同一のデータノードから異なる前記第２のデータ圧縮回路からの前記テストデータを出力する、請求項３記載の半導体記憶装置。
5. 前記半導体記憶装置は、複数の外部制御信号に応じて前記メモリコア部の動作を制御するための制御回路をさらに備え、
   前記選択回路は、前記第２のモードにおいて、前記複数の外部制御信号のうちの前記動作テスト時に不使用である外部制御信号に応答したタイミングで、前記同一のデータノードから出力される前記テストデータを切換える、請求項３記載の半導体記憶装置。
6. 前記半導体記憶装置は、組立後の製品時には不使用となるテスト専用ピンをさらに備え、
   前記選択回路は、前記第２のモードにおいて、前記テスト専用ピンへ入力される外部信号に応答したタイミングで、前記同一のデータノードから出力される前記テストデータを切換える、請求項３記載の半導体記憶装置。
7. 前記テストデータ圧縮回路は、
   前記半導体記憶装置の外部からのクロック信号の一方のエッジに応答して第１の内部クロックを発生する内部クロック発生回路と、
   前記内部クロック発生回路により発生された前記第１の内部クロックを所定時間遅延させた第２の内部クロックを発生する遅延回路とを含み、
   前記選択回路は、前記第２のモードにおいて、前記第１および前記第２の内部クロック信号にそれぞれ同期したタイミングで、前記同一のデータノードから異なる前記第２のデータ圧縮回路からの前記テストデータを出力し、
   前記所定時間は、前記クロック信号の１周期未満である、請求項３記載の半導体記憶装置。
8. 前記選択回路は、前記第２のモードにおいて、前記半導体記憶装置の外部からのクロック信号に同期したタイミングで、前記同一のデータノードから出力される前記テストデータを切換えるように構成され、
   前記第２のモードにおいて、前記データノードからの出力がリセットされるリセットタイミングは、前記第１のモードにおける前記リセットタイミングよりも遅延させて設定される、請求項３記載の半導体記憶装置。
9. 前記データノードからのデータ出力タイミングを前記半導体記憶装置の外部に通知するための通知信号を発生する通知信号発生回路をさらに備え、
   前記通知信号発生回路は、前記第２のモードにおいて、前記同一のデータノードから出力される前記複数個の第２のデータ圧縮回路からのテストデータのそれぞれの出力タイミングに同期させて前記通知信号を発生する、請求項４、７または８のいずれかに記載の半導体記憶装置。
10. 前記半導体記憶装置は、ダブルデータレート同期型半導体記憶装置であり、
    前記通知信号は、データストローブ信号である、請求項９記載の半導体記憶装置。
11. 前記選択回路は、前記第２のモードにおいて、複数個の前記第２のデータ圧縮回路からのテストデータに基づいて、３以上の電圧レベルのうちの１つの電圧レベルを選択的にデータノードから出力する、請求項１または２記載の半導体記憶装置。
12. 前記メモリコア部は、前記Ｍビットのデータにそれぞれ対応する複数のビット範囲に分割され、
    前記半導体記憶装置は、前記複数のビット範囲のうちの不良が存在する前記ビット範囲を、前記Ｌ個のビット範囲単位で置換救済するための冗長回路をさらに備える、請求項１記載の半導体記憶装置。
13. 前記複数のビット範囲は、前記アドレス信号に対応して設定される、請求項１２記載の半導体記憶装置。
14. 前記メモリコア部から複数ビットのデータを並列に出力するための複数のデータ入出力部をさらに備え、
    前記複数のビット範囲は、前記複数のデータ入出力部に対応して設定される、請求項１２記載の半導体記憶装置。

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