KR100930412B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는, 입력 핀으로부터 전달되는 입력 신호를 버퍼링하는 입력 버퍼링 수단; 상기 버퍼링 수단에서 버퍼링된 입력 신호를 래치하는 래치 수단; 테스트 모드 신호에 응답하여 상기 래치 수단에서 래치된 입력 신호의 불량 여부를 판별하는 불량 판별 수단; 및 상기 불량 판별 수단의 출력 신호를 버퍼링하여 데이터 출력 핀에 전달하는 데이터 출력 버퍼;를 포함하며, 상기 입력 신호는 입력 커맨드 또는 입력 어드레스인 것을 특징으로 한다.
Figure R1020080033318
반도체 메모리 장치, 불량 판별, 데이터 출력 버퍼

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치에서 커맨드 또는 어드레스의 입력을 테스트하는 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터를 입력 받는 핀 및 입력 버퍼의 불량 여부를 판단하는 데이터 입력 테스트로서, 바운더리 스캔 테스트(Boundary Scan Test)라는 기술을 활용한다. 이는 복수 개의 입력 데이터는 각각의 입력 핀을 통해 한 비트씩 입력되고 이후 버퍼링 및 래치되어 반도체 메모리 장치의 내부로 전달되는데, 이 때 래치 단계까지 데이터가 정확히 전달되었는지를 파악할 필요가 있기 때문에 활용되는 기술이다.
일반적으로, 입력 데이터를 테스트하기 위해 반도체 메모리 장치는 컴프레스 테스트(Compress Test) 모드를 활용하고 있으며, 컴프레스 테스트를 통해 복수 개의 데이터 비트를 동시에 테스트함으로써, 테스트에 소요되는 시간을 단축시키고 있다. 이와 같은 입력 데이터를 테스트하는 방법은 그 결과를 데이터 입출력 버퍼를 통해 확인 가능하게 하므로, 데이터 입력 회로의 입력 핀 또는 래치 회로의 불량 여부를 판별하는 데에 널리 활용되고 있다.
그러나 입력 데이터를 테스트 하는 방법을 커맨드 또는 어드레스와 같은 입력 신호의 입력 테스트에 적용하기에는 기술적인 문제점이 발생한다. 상기 입력 신호의 입력 테스트를 위해 그 결과를 확인할 수 있는 핀이 필요하게 되는데, 웨이퍼(Wafer) 상태에서 테스트 핀을 추가하게 되면 웨이퍼의 수율이 감소하게 되는 결과가 초래된다. 이처럼, 웨이퍼 상태에서 상기 입력 신호의 입력 핀 또는 래치 회로에 대한 테스트를 수행하기 위해서는 테스트 핀의 확보가 반드시 필요한 상황이나, 상술한 것과 같은 기술적 어려움이 있어 상기 입력 신호에 대한 테스트가 용이하기 않았다. 즉, 상기 입력 신호의 입력 회로는 신뢰도를 향상시키기가 용이하지 않다는 문제점을 가지고 있었고, 이는 반도체 메모리 장치의 생산성을 저하시키는 요인으로서 작용하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 별도의 핀을 추가하지 않고도 어드레스 또는 커맨드와 같은 입력 신호의 정상 입력 여부를 테스트할 수 있는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 입력 핀으로부터 전달되는 입력 신호를 버퍼링하는 입력 버퍼링 수단; 상기 버퍼링 수단에서 버퍼링된 입력 신호를 래치하는 래치 수단; 테스트 모드 신호에 응답하여 상기 래치 수단에서 래치된 입력 신호의 불량 여부를 판별하는 불량 판별 수단; 및 상기 불량 판별 수단의 출력 신호를 버퍼링하여 데이터 출력 핀에 전달하는 데이터 출력 버퍼;를 포함하며, 상기 입력 신호는 입력 커맨드 또는 입력 어드레스일 수 있고, 상기 데이터 출력 버퍼는 상기 테스트 모드 신호가 디스에이블 되면 출력 데이터를 버퍼링하여 상기 데이터 출력 핀에 전달하고, 상기 테스트 모드 신호가 인에이블 되면 상기 불량 판별 수단의 출력 신호를 버퍼링하여 상기 데이터 출력 핀에 전달하도록 구성될 수 있다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 테스트 모드 신호에 응답하여, 제 1 입력 핀으로부터 전달되어 래치된 커맨드의 불량 여부를 판별하여 제 1 불량 판별 신호를 생성하는 제 1 불량 판별 수단; 상기 제 1 불량 판별 신호를 버퍼링하여 제 1 데이터 출력 핀에 전달하는 제 1 데이터 출력 버퍼; 상기 래치된 커맨드와 제 2 입력 핀으로부터 전달되어 래치된 어드레스를 디코딩하여 디코딩 커맨드와 디코딩 어드레스를 생성하고, 상기 테스트 모드 신호에 응답하여 상기 디코딩 커맨드와 상기 디코딩 어드레스의 코어 회로 영역으로의 출력을 제어하 는 디코딩 수단; 상기 디코딩 어드레스의 불량 여부를 판별하여 제 2 불량 판별 신호를 생성하는 제 2 불량 판별 수단; 및 상기 제 2 불량 판별 신호를 버퍼링하여 제 2 데이터 출력 핀에 전달하는 제 2 데이터 출력 버퍼;를 포함하는 것을 특징으로 한다.
그리고 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는, 테스트 모드 신호에 응답하여, 제 1 입력 핀으로부터 전달되어 래치된 커맨드로부터 디코딩 커맨드와 커맨드 스트로브 신호를 생성하는 커맨드 디코딩 수단; 상기 커맨드 스트로브 신호에 응답하여, 제 2 입력 핀으로부터 전달되어 래치된 어드레스로부터 디코딩 어드레스를 생성하는 어드레스 디코딩 수단; 상기 테스트 모드 신호에 응답하여 상기 디코딩 어드레스의 불량 여부를 판별하여 불량 판별 신호를 생성하는 불량 판별 수단; 및 상기 불량 판별 신호를 버퍼링하여 데이터 출력 핀에 전달하는 데이터 출력 버퍼;를 포함하는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치는, 커맨드 또는 어드레스와 같은 입력 신호를 버퍼링 및 래치한 후, 불량 여부를 판단하고 그 결과를 데이터 출력 버퍼와 데이터 출력 핀을 통해 출력함으로써, 별도의 핀을 추가하지 않고도 어드레스 또는 커맨드와 같은 입력 신호의 정상 입력 여부를 테스트할 수 있도록 하는 효과가 있다.
또한 본 발명의 반도체 메모리 장치는, 별도의 핀을 추가하지 않고 입력 신호에 대한 테스트를 수행함에 따라, 웨이퍼의 수율 저하를 방지하면서 입력 신호의 신뢰도를 높임으로써, 생산성이 향상되는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도이다.
도시한 것과 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 입력 핀으로부터 전달되는 입력 커맨드(cmd_in)를 버퍼링하여 버퍼링 커맨드(cmd_buf)를 출력하는 커맨드 버퍼링 수단(11); 내부 클럭(clk_int)에 응답하여 상기 버퍼링 커맨드(cmd_buf)를 래치하여 래치 커맨드(cmd_lat) 및 어드레스 래치 제어 신호(adl_cnt)를 출력하는 커맨드 래치 수단(12); 및 상기 래치 커맨드(cmd_lat)를 디코딩하여 디코딩 커맨드(cmd_dcd) 및 커맨드 스트로브 신호(cstb)를 생성하고, 테스트 모드 신호(tmd)에 응답하여 상기 디코딩 커맨드(cmd_dcd)의 코어 회로 영역(14)으로의 출력을 제어하는 커맨드 디코딩 수단(13);을 포함한다.
또한, 상기 반도체 메모리 장치는, 입력 핀으로부터 전달되는 입력 어드레스(add_in)를 버퍼링하여 버퍼링 어드레스(add_buf)를 출력하는 어드레스 버퍼링 수단(15); 상기 어드레스 래치 제어 신호(adl_cnt)에 응답하여 상기 버퍼링 어드레스(add_buf)를 래치하여 래치 어드레스(add_lat)를 출력하는 어드레스 래치 수단(16); 및 상기 래치 어드레스(add_lat)를 디코딩하여 디코딩 어드레스(add_dcd)를 생성하여 상기 코어 회로 영역(14)으로 출력하는 어드레스 디코딩 수단(17)을 더 포함한다.
그리고, 상기 반도체 메모리 장치는 상기 내부 클럭(clk_int)에 응답하여 상기 래치 커맨드(cmd_lat)에 포함된 비트들의 불량 여부를 판별하여 제 1 불량 판별 신호(fdtg1)를 출력하는 제 1 불량 판별 수단(18); 상기 테스트 모드 신호(tmd) 및 상기 내부 클럭(clk_int)에 응답하여 상기 제 1 불량 판별 신호(fdtg1)를 버퍼링하여 제 1 데이터 출력 핀(20)에 출력하는 제 1 데이터 출력 버퍼(19); 상기 커맨드 스트로브 신호(cstb)에 응답하여 상기 디코딩 어드레스(add_dcd)에 포함된 비트들의 불량 여부를 판별하여 제 2 불량 판별 신호(fdtg2)를 출력하는 제 2 불량 판별 수단(21); 및 상기 테스트 모드 신호(tmd) 및 상기 커맨드 스트로브 신호(cstb)에 응답하여 상기 제 2 불량 판별 신호(fdtg2)를 버퍼링하여 제 2 데이터 출력 핀(23)에 출력하는 제 2 데이터 출력 버퍼(22);를 더 포함한다.
여기에서, 상기 내부 클럭(clk_int)은 DLL(Delay Locked Loop) 회로와 같은 클럭 생성 장치로부터 생성되어 상기 반도체 메모리 장치 내부에서 활용되는 클럭이다. 그리고 상기 입력 커맨드(cmd_in)와 상기 입력 어드레스(add_in)는 각각 복수 비트의 신호로서 이루어지며, 이에 따라 상기 버퍼링 커맨드(cmd_buf)와 상기 래치 커맨드(cmd_lat), 상기 버퍼링 어드레스(add_buf)와 상기 래치 어드레스(add_lat)도 복수 비트의 신호로서 구현된다. 상기 테스트 모드 신호(tmd)는 상기 입력 커맨드(cmd_in)와 상기 입력 어드레스(add_in)가 상기 커맨드 래치 수단(12)과 상기 어드레스 래치 수단(16)에 정상적으로 래치되었는지를 테스트하고자 할 때, 인에이블 되는 신호로서 상기 테스트 모드 신호(tmd)가 인에이블 되면, 상기 입력 커맨드(cmd_in)의 복수 비트와 상기 입력 어드레스(add_in)의 복수 비트가 동시에 제 1 논리 레벨(예를 들어, 하이 레벨(High Level))을 가지고 입력된다.
상기 커맨드 버퍼링 수단(11)과 상기 어드레스 버퍼링 수단(15)은 통칭하여 입력 버퍼링 수단(1)이라 이를 수 있다. 즉, 상기 입력 버퍼링 수단(1)은 입력 핀으로부터 전달되는 상기 입력 커맨드(cmd_in) 및 상기 입력 어드레스(add_in)와 같은 입력 신호를 버퍼링한다.
또한, 상기 커맨드 래치 수단(12)과 상기 어드레스 래치 수단(16)은 래치 수단(2)이라 이를 수 있으며, 상기 래치 수단(2)은 상기 버퍼링 수단(1)에서 버퍼링된 상기 버퍼링 커맨드(cmd_buf) 및 상기 버퍼링 어드레스(add_buf)를 래치한다.
그리고, 상기 커맨드 디코딩 수단(13)과 상기 어드레스 디코딩 수단(17)은 디코딩 수단(3)이라 명명할 수 있다. 즉, 상기 디코딩 수단(3)은 상기 래치 커맨드(cmd_lat) 및 상기 래치 어드레스(add_lat)를 디코딩하여 디코딩 커맨드(cmd_dcd)와 디코딩 어드레스(add_dcd)를 생성하고, 상기 테스트 모드 신호(tmd)에 응답하여 상기 디코딩 커맨드(cmd_dcd)와 상기 디코딩 어드레스(add_dcd)의 상기 코어 회로 영역(14)으로의 출력을 제어한다.
상기 커맨드 버퍼링 수단(11), 상기 커맨드 래치 수단(12), 상기 어드레스 버퍼링 수단(15) 및 상기 어드레스 래치 수단(16)의 구성 및 동작은 기 공지된 것으로서, 당업자에게는 주지관용의 기술에 해당하므로, 편의상 상세한 설명은 생략하기로 한다.
상기 커맨드 디코딩 수단(13)은 상기 래치 커맨드(cmd_lat)를 디코딩하여 상기 디코딩 커맨드(cmd_dcd) 및 상기 커맨드 스트로브 신호(cstb)를 생성한다. 상기 테스트 모드 신호(tmd)의 디스에이블시에는, 생성된 상기 디코딩 커맨드(cmd_dcd)를 상기 코어 회로 영역(14)에 전달하고, 상기 커맨드 스트로브 신호(cstb)를 상기 어드레스 디코딩 수단(17)에 전달하나, 상기 테스트 모드 신호(tmd)가 인에이블 되면, 상기 디코딩 커맨드(cmd_dcd)의 출력을 차단한다.
상기 제 1 불량 판별 수단(18)은 상기 래치 커맨드(cmd_lat)의 불량 여부를 판별하고, 상기 내부 클럭(clk_int)에 응답하여 상기 제 1 불량 판별 신호(fdtg1)를 생성한다. 상기 입력 커맨드(cmd_in)는 컴프레스 테스트시 상기 제 1 논리 레벨을 갖는 비트들을 짝수 개 포함하고, 따라서 상기 래치 커맨드(cmd_lat)에는 상기 제 1 논리 레벨의 비트들이 짝수 개 포함되는 것이 정상적이다. 상기 제 1 불량 판별 수단(18)은 상기 래치 커맨드(cmd_lat)에 상기 제 1 논리 레벨을 갖는 비트들이 짝수 개인지 여부를 판별하는 동작을 수행하고, 상기 내부 클럭(clk_int)에 응답하여 상기 제 1 불량 판별 신호(fdtg1)를 생성한다.
상기 제 1 데이터 출력 버퍼(19)는 상기 테스트 모드 신호(tmd)의 디스에이블시에는 데이터 라인(도시하지 않음)을 통해 전달되는 데이터를 버퍼링하여 상기 제 1 데이터 출력 핀(20)에 전달한다. 반면에, 상기 테스트 모드 신호(tmd)가 인에이블 되면 상기 내부 클럭(clk_int)을 이용하여 상기 제 1 불량 판별 신호(fdtg1)를 래치하고, 이후 이를 버퍼링하여 상기 제 1 데이터 출력 핀(20)에 전달한다.
한편, 상기 제 2 불량 판별 수단(21)은 상기 디코딩 어드레스(add_dcd)의 불량 여부를 판별하고, 상기 커맨드 스트로브 신호(cstb)에 응답하여 상기 제 2 불량 판별 신호(fdtg2)를 생성한다. 상기 입력 어드레스(add_in)는 컴프레스 테스트시 상기 제 1 논리 레벨을 갖는 비트들을 짝수 개 포함하고, 이에 응답하여 상기 어드레스 디코딩 수단(17)은 짝수 개의 상기 제 1 논리 레벨의 비트들이 포함되는 상기 디코딩 어드레스(add_dcd)를 생성할 수 있다. 상기 제 2 불량 판별 수단(21)은 상기 디코딩 어드레스(add_dcd)에 상기 제 1 논리 레벨을 갖는 비트들이 짝수 개인지 여부를 판별하는 동작을 수행하고, 상기 커맨드 스트로브 신호(cstb)에 응답하여 상기 제 2 불량 판별 신호(fdtg2)를 생성한다.
본 실시예에서는, 상기 제 1 불량 판별 수단(18)은 상기 래치 커맨드(cmd_lat)의 불량 여부를 판별하고, 상기 제 2 불량 판별 수단(21)은 상기 디코딩 어드레스(add_dcd)의 불량 여부를 판별하는 것을 나타내고 있으나, 상기 커맨드 래치 수단(12) 또는 상기 어드레스 래치 수단(16) 이후의 임의의 구성을 통해 출력되는 신호에 대하여, 각각 불량 여부를 판별하여 각각의 데이터 출력 버퍼로 출력하는 기술구성은 본 발명의 범주에 포함되는 것으로 보아야만 한다.
상기 제 2 데이터 출력 버퍼(22)는 상기 테스트 모드 신호(tmd)의 디스에이블시에는 데이터 라인(도시하지 않음)을 통해 전달되는 데이터를 버퍼링하여 상기 제 2 데이터 출력 핀(23)에 전달한다. 반면에, 상기 테스트 모드 신호(tmd)가 인에이블 되면 상기 커맨드 스트로브 신호(cstb)를 이용하여 상기 제 2 불량 판별 신호(fdtg2)를 래치하고, 이후 이를 버퍼링하여 상기 제 2 데이터 출력 핀(23)에 전달한다.
이처럼, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 입력 데이터가 아닌 입력 커맨드(cmd_in) 또는 입력 어드레스(add_in)에 대한 컴프레스 테스트 모 드를 이용한 바운더리 스캔 테스트를 수행하고, 그 결과를 데이터 출력 버퍼와 데이터 출력 핀을 통해 확인 가능하게 하는 구성을 갖추고 있다. 따라서, 별도의 핀을 추가하지 않고 입력 커맨드(cmd_in) 및 입력 어드레스(add_in)와 같은 입력 신호에 대한 테스트를 수행함으로써, 수율 저하를 방지하면서도 커맨드와 어드레스에 대한 신뢰도를 향상시킬 수 있게 된다.
도 2는 도 1에 도시한 커맨드 디코딩 수단의 상세 구성도로서, 이하에서 상기 래치 커맨드는 m 비트의 신호(cmd_lat<1:m>)이고, 상기 디코딩 커맨드는 n 비트의 신호(cmd_dcd<1:n>)인 것으로 나타내기로 한다.
도시한 바와 같이, 상기 커맨드 디코딩 수단(13)은, 상기 래치 커맨드(cmd_lat<1:m>)를 디코딩하여 상기 디코딩 커맨드(cmd_dcd<1:n>)를 생성하는 디코딩부(132); 상기 래치 커맨드(cmd_lat<1:m>)로부터 상기 커맨드 스트로브 신호(cstb)를 생성하는 신호 생성부(134); 및 상기 테스트 모드 신호(tmd)에 응답하여 상기 디코딩 커맨드(cmd_dcd<1:n>)의 출력을 제어하는 제 1 스위칭부(136);를 포함한다.
상기 디코딩부(132)는 일반적인 디코더의 구성을 가지며, 당업자라면 논리 소자들의 조합에 의해 용이하게 실시할 수 있는 구성에 해당한다. 또한, 상기 신호 생성부(134)는 상기 래치 커맨드(cmd_lat<1:m>) 중 어느 하나의 비트를 이용하여 상기 커맨드 스트로브 신호(cstb)를 생성할 수 있으며, 이 또한 당업자에게 공지된 기술이다. 상기 커맨드 스트로브 신호(cstb)는 컴프레스 테스트 모드시 주기적으로 발생하는 펄스 신호의 형태로 구현된다.
여기에서는, 상기 제 1 스위칭부(136)가 n개의 인버터(IV1<1:n>)와 n개의 노어게이트(NR<1:n>)으로 구성되어, 상기 테스트 모드 신호(tmd)와 상기 디코딩 커맨드(cmd_dcd<1:n>)를 조합하는 형태로 나타내었으나, 이는 하나의 실시예에 지나지 않으며, 패스게이트 등을 이용한 회로 구성 또한 구현 가능할 것이다.
이와 같은 구성에 의해, 상기 커맨드 디코딩 수단(13)은 상기 래치 커맨드(cmd_lat<1:m>)에 대한 디코딩 동작을 수행하여 상기 디코딩 커맨드(cmd_dcd<1:n>)를 생성한다. 이 때, 상기 테스트 모드 신호(tmd)가 디스에이블 된 상태라면 상기 디코딩 커맨드(cmd_dcd<1:n>)를 상기 코어 회로 영역(14)에 전달한다. 반면에, 상기 테스트 모드 신호(tmd)가 인에이블 된 상태에서는, 상기 디코딩 커맨드(cmd_dcd<1:n>)의 출력을 차단하여, 상기 코어 회로 영역(14)이 불필요한 동작을 수행하지 않도록 한다.
도 3a는 도 1에 도시한 제 1 불량 판별 수단의 상세 구성도로서, 여기에서도 상기 래치 커맨드는 4 비트의 신호(cmd_lat<1:4>)로서 구현된다고 가정한다.
도시한 것과 같이, 상기 제 1 불량 판별 수단(18)은, 상기 래치 커맨드(cmd_lat<1:4>)에서 상기 제 1 논리 레벨의 비트가 짝수 개인지 여부를 검출하는 제 1 검출부(182); 상기 내부 클럭(clk_int)을 기 설정된 시간만큼 지연시켜 제 1 지연 클럭(clk_dly1)을 생성하는 제 1 지연부(184); 및 상기 제 1 지연 클럭(clk_dly1)에 동기하여 상기 제 1 검출부(182)의 출력 신호를 래치하여 상기 제 1 불량 판별 신호(fdtg1)를 출력하는 제 1 래치부(186);를 포함한다.
도면과 같이, 상기 제 1 검출부(182)는 제 1 내지 제 3 배타적 오어게이 트(XOR1 ~ XOR3)를 이용하여 구현할 수 있다. 즉, 상기 제 1 및 제 2 배타적 오어게이트(XOR1, XOR2)가 각각 상기 래치 커맨드(cmd_lat<1:4>)를 두 비트씩 입력 받고, 상기 제 3 배타적 오어게이트(XOR3)가 상기 제 1 및 제 2 배타적 오어게이트(XOR1, XOR2)의 출력 신호를 입력 받는다. 이에 의해, 상기 래치 커맨드(cmd_lat<1:4>)에 상기 제 1 논리 레벨의 비트가 짝수 개 포함되면 상기 제 1 검출부(182)의 출력 신호는 로우 레벨(Low Level)이 된다. 반면에, 상기 래치 커맨드(cmd_lat<1:4>)에 상기 제 1 논리 레벨의 비트가 홀수 개 포함되면 상기 제 1 검출부(182)의 출력 신호는 하이 레벨이 된다.
상기 제 1 지연부(184)는, 상기 커맨드 래치 수단(12)이 상기 내부 클럭(clk_int)을 이용하여 상기 래치 커맨드(cmd_lat<1:4>)를 생성하는 타이밍과 상기 제 1 검출부(182)로부터 신호가 출력되는 타이밍의 차이를 반영하여 상기 제 1 래치부(186)가 래치 동작을 수행하도록 하기 위해 구비된다. 상기 제 1 지연부(184)는 일반적인 형태의 지연기를 이용하여 용이하게 구현 가능하다.
또한, 상기 제 1 래치부(186)는 플립플롭(FF1) 등을 이용하여 구현할 수 있다.
이와 같은 구성에 의해, 상기 제 1 불량 판별 수단(18)은 상기 래치 커맨드(cmd_lat<1:4>)에 상기 제 1 논리 레벨의 비트들이 짝수 개 포함되는지 여부를 상기 제 1 불량 판별 신호(fdtg1)를 통해 출력할 수 있다. 컴프레스 테스트 모드시 상기 래치 커맨드(cmd_lat<1:4>)에 상기 제 1 논리 레벨의 비트가 홀수 개 포함되면, 상기 제 1 불량 판별 신호(fdtg1)는 그 레벨이 천이하게 되므로, 상기 입력 커 맨드(cmd_in)의 입력 핀 또는 상기 커맨드 래치 수단(12)에 오류가 발생했다는 정보를 전달할 수 있다.
도 3b는 도 1에 도시한 제 2 불량 판별 수단의 상세 구성도로서, 여기에서도 상기 디코딩 어드레스가 4 비트의 신호(add_dcd<1:4>)로서 구현됨을 예로 들었다.
상기 제 2 불량 판별 수단(21)의 구성은, 상기 제 1 불량 판별 수단(18)의 구성과 유사하다. 즉, 상기 제 2 불량 판별 수단(21)은 제 2 검출부(212), 제 2 지연부(214) 및 제 2 래치부(216)를 포함하여 구성된다. 여기에서 상기 제 2 검출부(212)는 상기 디코딩 어드레스(add_dcd<1:4>)를 입력 받고, 상기 제 2 지연부(214)는 상기 커맨드 스트로브 신호(cstb)로부터 제 1 지연 스트로브 신호(dstb1)를 생성하며, 상기 제 2 래치부(216)는 상기 제 2 불량 판별 신호(fdtg2)를 출력한다.
상기 제 2 검출부(212)는 제 4 내지 제 6 배타적 오어게이트(XOR4 ~ XOR6)를 구비하며, 상기 제 2 래치부(216)는 플립플롭(FF2)을 구비한다.
이와 같은 구성에 의해, 상기 제 2 불량 판별 수단(21)은 상기 디코딩 어드레스(add_dcd<1:k>)에 상기 제 1 논리 레벨의 비트가 짝수 개 포함되는지 여부를 상기 제 2 불량 판별 신호(fdtg2)를 통해 출력하는 기능을 수행한다.
도 4a는 도 1에 도시한 제 1 데이터 출력 버퍼의 상세 구성도이다.
도시한 바와 같이, 상기 제 1 데이터 출력 버퍼(19)는, 상기 테스트 모드 신호(tmd)에 응답하여 상기 제 1 불량 판별 신호(fdtg1) 또는 제 1 출력 데이터(dout1)를 선택적으로 통과시키는 제 2 스위칭부(192); 상기 내부 클럭(clk_int) 을 기 설정된 시간만큼 지연시켜 제 2 지연 클럭(clk_dly2)을 생성하는 제 3 지연부(194); 및 상기 제 2 지연 클럭(clk_dly2)에 응답하여 상기 제 2 스위칭부(192)의 출력 신호를 버퍼링하여 상기 제 1 데이터 출력 핀(20)에 전달하는 제 1 버퍼링부(196);를 포함한다.
여기에서, 상기 제 2 스위칭부(192)는, 상기 테스트 모드 신호(tmd)를 입력 받는 인버터(IV2); 상기 테스트 모드 신호(tmd)와 상기 인버터(IV2)의 출력 신호에 응답하여 상기 제 1 출력 데이터(dout1)를 통과시키는 제 1 패스게이트(PG1); 및 상기 테스트 모드 신호(tmd)와 상기 인버터(IV2)의 출력 신호에 응답하여 상기 제 1 불량 판별 신호(fdtg1)를 통과시키는 제 2 패스게이트(PG2);를 포함한다.
상기 제 3 지연부(194)는, 상기 제 1 불량 판별 수단(18)이 상기 내부 클럭(clk_int)을 이용하여 상기 제 1 불량 판별 신호(fdtg1)를 생성하는 타이밍과 상기 제 2 스위칭부(192)로부터 신호가 출력되는 타이밍의 차이를 반영하여 상기 제 1 버퍼링부(196)가 버퍼링 동작을 수행하도록 하기 위해 구비된다. 상기 제 3 지연부(194)는 일반적인 형태의 지연기를 이용하여 용이하게 구현 가능하다.
상기 제 1 버퍼링부(196)는 일반적인 데이터 출력 버퍼의 형태로 구현되며, 상기 제 2 지연 클럭(clk_dly2)에 동기하여 상기 제 2 스위칭부(192)로부터 전달되는 상기 제 1 불량 판별 신호(fdtg1) 또는 상기 제 1 출력 데이터(dout1)를 버퍼링한 후, 상기 제 1 데이터 출력 핀(20)에 전달한다.
이와 같은 상기 제 1 데이터 출력 버퍼(19)의 구성에 의해, 테스트 모드시 상기 제 1 불량 판별 신호(fdtg1)는 상기 제 1 데이터 출력 핀(20)을 통해 출력되 므로, 테스트 결과를 모니터링하는 것이 가능하게 된다. 이후, 테스트 모드가 종료되면, 상기 제 1 데이터 출력 버퍼(19)는 상기 제 1 출력 데이터(dout1)를 버퍼링하여 출력하는 일반적인 동작을 수행하게 된다.
도 4b는 도 1에 도시한 제 2 데이터 출력 버퍼의 상세 구성도이다.
상기 제 2 데이터 출력 버퍼(22)는 상기 제 1 데이터 출력 버퍼(19)와 유사한 형태로 구성된다. 즉, 상기 제 2 데이터 출력 버퍼(22)는 제 3 스위칭부(222), 제 4 지연부(224) 및 제 2 버퍼링부(226)를 포함하여 구성된다. 여기에서 상기 제 3 스위칭부(222)는 인버터(IV3), 제 3 패스게이트(PG3) 및 제 4 패스게이트(PG4)를 구비하여 상기 테스트 모드 신호(tmd)에 응답하여 상기 제 2 불량 판별 신호(fdtg2) 또는 제 2 출력 데이터(dout2)를 선택적으로 통과시킨다. 상기 제 4 지연부(224)는 상기 커맨드 스트로브 신호(cstb)로부터 제 2 지연 스트로브 신호(dstb2)를 생성한다. 상기 제 2 버퍼링부(226)는 일반적인 데이터 출력 버퍼의 구성을 가지며, 상기 제 2 지연 스트로브 신호(dstb2)에 응답하여 상기 제 3 스위칭부(222)의 출력 신호를 버퍼링한 후, 상기 제 2 데이터 출력 핀(23)에 전달한다.
이러한 구성에 의해, 상기 제 1 데이터 출력 버퍼(19)와 마찬가지로 상기 제 2 데이터 출력 버퍼(22) 또한 테스트 모드시 상기 제 2 불량 판별 신호(fdtg2)를 상기 제 2 데이터 출력 핀(23)을 통해 출력함으로써, 테스트 결과의 모니터링을 가능하게 한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 5의 실시예는, 도 1에 도시한 반도체 메모리 장치의 구성에서 제 2 불량 판별 수단(21)과 제 2 데이터 출력 버퍼(22) 및 제 2 데이터 출력 핀(23)이 생략된 형태를 보이고 있다.
여기에서, 제 1 불량 판별 수단(18-1)은 상기 래치 어드레스(add_lat)와 상기 래치 커맨드(cmd_lat)의 모든 비트의 불량 여부를 판별하는 기능을 수행한다. 도시하지는 않았지만, 상기 제 1 불량 판별 수단(18-1)은 도 3a에 도시한 것보다 더 많은 수의 배타적 오어게이트를 포함하여야만 할 것이다.
이 경우에는 테스트 모드시 제 1 데이터 출력 버퍼(19-1)와 상기 제 1 데이터 출력 핀(20-1)을 통해 외부로 출력되는 제 1 불량 판별 신호(fdtg1)에는 상기 래치 어드레스(add_lat)와 상기 래치 커맨드(cmd_lat)의 모든 비트에 대한 불량 판별 정보가 담기게 된다.
도시한 실시예 외에도, 상기 제 1 불량 판별 수단(18-1)에 상기 래치 커맨드(cmd_lat)를 제외하고 상기 래치 어드레스(add_lat)만이 입력되도록 구성되는 회로 또한 본 발명의 범주에 포함되는 것으로 이해할 수 있다. 이와 같은 구성은 상기 제 1 불량 판별 수단(18-1)에 포함되는 배타적 오어게이트의 수를 조정하는 단순한 설계 변경을 통해 용이하게 구현할 수 있으며, 이 경우에는 어드레스의 입력 회로에 대한 불량 판별 테스트만을 실시할 수 있다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치는 어드레스 또는 커맨드와 같은 입력 신호에 대한 바운더리 스캔 테스트를 실시할 수 있도록 하는 기술을 제공한다. 즉, 어드레스 또는 커맨드가 입력 후 정상적으로 래치되었는지 여부를 판 별하고, 이후 이를 데이터 출력 버퍼 및 데이터 출력 핀을 통해 외부로 출력하도록 함으로써, 그 결과가 외부에서 모니터링할 수 있게 되는 것이다. 이 때, 기존에 존재하는 핀을 이용하므로, 별도의 핀을 추가할 필요가 없으며, 웨이퍼 상태에서의 수율을 저하시키지 않는다는 장점을 가지게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 커맨드 디코딩 수단의 상세 구성도,
도 3a는 도 1에 도시한 제 1 불량 판별 수단의 구성도,
도 3b는 도 1에 도시한 제 2 불량 판별 수단의 상세 구성도,
도 4a는 도 1에 도시한 제 1 데이터 출력 버퍼의 상세 구성도,
도 4b는 도 1에 도시한 제 2 데이터 출력 버퍼의 상세 구성도,
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
13 : 커맨드 디코딩 수단 17 : 어드레스 디코딩 수단
18 : 제 1 불량 판별 수단 19 : 제 1 데이터 출력 버퍼
21 : 제 2 불량 판별 수단 22 : 제 2 데이터 출력 버퍼

Claims (16)

  1. 입력 핀으로부터 전달되는 입력 신호를 버퍼링하는 입력 버퍼링 수단;
    상기 입력 버퍼링 수단에서 버퍼링된 입력 신호를 래치하는 래치 수단;
    테스트 모드 신호에 응답하여 상기 래치 수단에서 래치된 입력 신호의 불량 여부를 판별하는 불량 판별 수단; 및
    상기 불량 판별 수단의 출력 신호를 버퍼링하여 데이터 출력 핀에 전달하는 데이터 출력 버퍼;
    를 포함하며,
    상기 입력 신호는 입력 커맨드 또는 입력 어드레스이고,
    상기 데이터 출력 버퍼는, 상기 테스트 모드 신호가 디스에이블 되면 출력 데이터를 버퍼링하여 상기 데이터 출력 핀에 전달하고, 상기 테스트 모드 신호가 인에이블 되면 상기 불량 판별 수단의 출력 신호를 버퍼링하여 상기 데이터 출력 핀에 전달하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 입력 신호 및 상기 래치 수단에 래치된 입력 신호는 복수 비트의 신호로서 구현되며,
    상기 불량 판별 수단은, 상기 래치된 입력 신호에 제 1 논리 레벨의 비트가 짝수 개 포함되는지 여부를 판별하여, 판별 결과를 상기 출력 신호를 통해 출력하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 래치 수단에서 래치된 입력 신호를 디코딩하고, 상기 테스트 모드 신호에 응답하여 디코딩 된 신호의 코어 회로 영역으로의 출력을 제어하는 디코딩 수단;을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 테스트 모드 신호에 응답하여, 제 1 입력 핀으로부터 전달되어 래치된 커맨드의 불량 여부를 판별하여 제 1 불량 판별 신호를 생성하는 제 1 불량 판별 수단;
    상기 제 1 불량 판별 신호를 버퍼링하여 제 1 데이터 출력 핀에 전달하는 제 1 데이터 출력 버퍼;
    상기 래치된 커맨드와 제 2 입력 핀으로부터 전달되어 래치된 어드레스를 디코딩하여 디코딩 커맨드와 디코딩 어드레스를 생성하고, 상기 테스트 모드 신호에 응답하여 상기 디코딩 커맨드와 상기 디코딩 어드레스의 코어 회로 영역으로의 출력을 제어하는 디코딩 수단;
    상기 디코딩 어드레스의 불량 여부를 판별하여 제 2 불량 판별 신호를 생성하는 제 2 불량 판별 수단; 및
    상기 제 2 불량 판별 신호를 버퍼링하여 제 2 데이터 출력 핀에 전달하는 제 2 데이터 출력 버퍼;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 래치된 커맨드는 복수 비트의 신호로서 구현되며,
    상기 제 1 불량 판별 수단은, 상기 래치된 커맨드에 제 1 논리 레벨의 비트가 짝수 개 포함되는지 여부를 판별하여, 판별 결과를 상기 제 1 불량 판별 신호를 통해 출력하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 1 데이터 출력 버퍼는, 상기 테스트 모드 신호가 디스에이블 되면 출력 데이터를 버퍼링하여 상기 제 1 데이터 출력 핀에 전달하고, 상기 테스트 모드 신호가 인에이블 되면 상기 제 1 불량 판별 신호를 버퍼링하여 상기 제 1 데이터 출력 핀에 전달하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 디코딩 수단은,
    상기 래치된 커맨드를 디코딩하여 디코딩 커맨드 및 커맨드 스트로브 신호를 생성하고, 상기 테스트 모드 신호에 응답하여 상기 디코딩 커맨드의 상기 코어 회 로 영역으로의 출력을 제어하는 커맨드 디코딩 수단; 및
    상기 래치된 어드레스를 디코딩하여 디코딩 어드레스를 생성하여 상기 코어 회로 영역으로 출력하는 어드레스 디코딩 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 커맨드 디코딩 수단은, 상기 테스트 모드 신호가 디스에이블 되면 상기 디코딩 커맨드를 상기 코어 회로 영역에 전달하고, 상기 테스트 모드 신호가 인에이블 되면 상기 디코딩 커맨드의 출력을 차단하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 래치된 어드레스는 복수 비트의 신호로서 구현되며,
    상기 제 2 불량 판별 수단은, 상기 래치된 어드레스에 제 1 논리 레벨의 비트가 짝수 개 포함되는지 여부를 판별하여, 판별 결과를 상기 제 2 불량 판별 신호를 통해 출력하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 제 2 데이터 출력 버퍼는, 상기 테스트 모드 신호가 디스에이블 되면 출력 데이터를 버퍼링하여 상기 제 2 데이터 출력 핀에 전달하고, 상기 테스트 모 드 신호가 인에이블 되면 상기 제 2 불량 판별 신호를 버퍼링하여 상기 제 2 데이터 출력 핀에 전달하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 테스트 모드 신호에 응답하여, 제 1 입력 핀으로부터 전달되어 래치된 커맨드로부터 디코딩 커맨드와 커맨드 스트로브 신호를 생성하는 커맨드 디코딩 수단;
    상기 커맨드 스트로브 신호에 응답하여, 제 2 입력 핀으로부터 전달되어 래치된 어드레스로부터 디코딩 어드레스를 생성하는 어드레스 디코딩 수단;
    상기 테스트 모드 신호에 응답하여 상기 디코딩 어드레스의 불량 여부를 판별하여 불량 판별 신호를 생성하는 불량 판별 수단; 및
    상기 불량 판별 신호를 버퍼링하여 데이터 출력 핀에 전달하는 데이터 출력 버퍼;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 커맨드 디코딩 수단은, 상기 테스트 모드 신호가 디스에이블 되면 상기 디코딩 커맨드를 코어 회로 영역에 전달하고, 상기 테스트 모드 신호가 인에이블 되면 상기 디코딩 커맨드의 출력을 차단하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 래치된 어드레스는 복수 비트의 신호로서 구현되며,
    상기 불량 판별 수단은, 상기 래치된 어드레스에 제 1 논리 레벨의 비트가 짝수 개 포함되는지 여부를 판별하여, 판별 결과를 상기 불량 판별 신호를 통해 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 데이터 출력 버퍼는, 상기 테스트 모드 신호가 디스에이블 되면 출력 데이터를 버퍼링하여 상기 데이터 출력 핀에 전달하고, 상기 테스트 모드 신호가 인에이블 되면 상기 불량 판별 신호를 버퍼링하여 상기 데이터 출력 핀에 전달하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 1 항, 제 5 항 또는 제 12 항 중 어느 한 항에 있어서,
    상기 테스트 모드 신호는 컴프레스 테스트 모드를 이용한 바운더리 스캔 테스트시 인에이블 되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
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