KR100753036B1 - 펄스 제어 장치 - Google Patents

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Abstract

본 발명은 펄스 제어 장치에 관한 것으로서, 특히, 프로세스 변화 또는 온도 변화에 대응하여 일정한 펄스폭을 갖는 펄스를 생성할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 프로세스 변화에 대한 정보가 프로그램된 퓨즈의 커팅 여부에 따라 상태를 달리하는 지연 증가신호와 지연 감소신호를 선택적으로 출력하는 퓨즈세트, 및 임의의 지연시간을 갖는 복수개의 지연셀을 구비하고, 지연 증가신호와 지연 감소신호에 따라 복수개의 지연셀의 개수를 선택적으로 증가 또는 감소시켜 선택된 지연셀의 개수만큼의 펄스폭을 갖는 내부클록을 생성하는 펄스 발생부를 포함한다.
프로세스, 온도, 펄스폭, 지연, 클록, 퓨즈 세트, 모드 레지스터 세트

Description

펄스 제어 장치{Device for controlling pulse}
도 1a 및 도 1b는 종래의 펄스 제어 장치에 관한 회로도 및 동작 타이밍도.
도 2a 및 도 2b는 종래의 펄스 제어 장치에 관한 회로도 및 동작 타이밍도.
도 3a 및 도 3b는 종래의 펄스 제어 장치의 동작을 설명하기 위한 도면.
도 4a 내지 도 4c는 종래의 펄스 제어 장치에서 프로세스 변화 또는 온도 변화에 따른 펄스 변화를 나타낸 도면.
도 5a 내지 도 5c는 종래의 펄스 제어 장치에 대한 문제점을 설명하기 위한 도면.
도 6은 본 발명에 따른 펄스 제어 장치에 관한 구성도.
도 7은 도 6의 펄스 발생부에 관한 상세 회로도.
도 8은 도 7의 지연 셀에 관한 상세 회로도.
도 9a 내지 도 9c는 본 발명에 따른 펄스 제어 장치의 펄스 파형도.
도 10은 본 발명의 펄스 제어 장치에 관한 다른 실시예.
본 발명은 펄스 제어 장치에 관한 것으로서, 특히, 외부 클록을 입력받아 내부 펄스를 생성하는 장치에 있어서 프로세스 변화 또는 온도 변화에 대응하여 일정한 펄스 지연과 펄스폭을 갖는 펄스를 생성할 수 있도록 하는 기술이다.
일반적으로 동기식(Synchronous) 디램의 경우, 디램에 시스템 클록이 입력되면 모든 입/출력 신호를 클록의 라이징(Rising) 에지 및 폴링(Falling) 에지에 동기되도록 제어한다. 따라서, 디램 내의 로직들은 대부분 클록에 동기되도록 만들어져 있으며, 내부적인 타이밍도 클록에 동기하도록 제어된다.
또한, 디램은 입력되는 클록을 그대로 사용하는 것이 아니라, 클록을 CMOS 레벨로 버퍼링하여 외부 클록을 기준으로 필요한 지연(Delay)을 가지고 일정한 폭을 갖는 하이 펄스 또는 로우 펄스를 생성하게 된다.
여기서, 펄스 지연은 내부적인 타이밍에 따라 정해지며 펄스폭 또한 지연 셀을 추가한 경로와 그렇지 않은 경로와의 로직 조합으로 정해지게 된다.
도 1a 및 도 1b는 하이 펄스를 생성하는 종래의 펄스 제어 장치에 관한 회로도 및 동작 타이밍도이다.
종래의 펄스 제어 장치는 버퍼 B1와, 인버터 IV1~IV4 및 낸드게이트 ND1를 구비한다. 여기서, 버퍼 B1는 입력되는 클록 CLK을 버퍼링하여 출력한다. 낸드게이트 ND1는 버퍼 B1의 출력과 td2의 지연시간을 갖는 인버터 IV1~IV3의 출력을 낸드연산한다. 그리고, 인버터 IV4는 낸드게이트 ND1의 출력을 반전하여 내부 하이 펄스 HP를 로드 L에 출력한다.
이러한 구성을 갖는 종래의 펄스 제어 장치는, 외부 클록 CLK을 입력으로 하여 클록 CLK의 라이징 에지를 기준으로 td1 만큼의 펄스 지연을 가지고, td2 만큼의 펄스폭을 갖는 하이 펄스 HP를 발생한다.
도 2a 및 도 2b는 로우 펄스를 생성하는 종래의 펄스 제어 장치에 관한 회로도 및 동작 타이밍도이다.
종래의 펄스 제어 장치는 버퍼 B2와, 인버터 IV5~IV8 및 노아게이트 NOR1를 구비한다. 여기서, 버퍼 B2는 입력되는 클록 CLK을 버퍼링하여 출력한다. 노아게이트 NOR1는 버퍼 B2의 출력과 td4의 지연시간을 갖는 인버터 IV5~IV7의 출력을 낸드연산한다. 그리고, 인버터 IV8는 노아게이트 NOR1의 출력을 반전하여 내부 로우 펄스 LP를 로드 L에 출력한다.
이러한 구성을 갖는 종래의 펄스 제어 장치는, 외부 클록 CLK을 입력으로 하여 클록 CLK의 폴링 에지를 기준으로 td3 만큼의 펄스 지연을 가지고, td4 만큼의 펄스폭을 갖는 로우 펄스 LP를 발생한다.
상술된 바와 같이 디램에서 외부 클록을 입력으로 하여 내부 펄스를 생성하는 것은 아래와 같은 장점이 있다. 즉, 도 3a에서 보는 바와 같이, 어드레스, 명령신호 또는 데이터 D를 다음 단으로 출력하기 위해 클록 CLK을 사용하는 경우, 어드레스나 명령의 유효 윈도우(Valid Window, 클록의 펄스폭+셋업타임+홀드타임)가 커지게 된다. 하지만, 도 3b에서와 같이, 펄스 P를 사용하게 될 경우, 클록 CLK를 사용했을 경우보다 유효 윈도우가 작아지게 된다. 이에 따라, 내부적인 최소 tCK(Clock Period) 성능을 향상시켜 고주파 동작을 가능하도록 한다.
그런데, 상술된 도 1a 및 도 2a에서 td1,td2,td3,td4와 같은 지연 양은 프로세스 변화 또는 온도 변화에 따라 서로 다른 양을 가지게 된다. 도 4a는 일반적인 상태(Typical Condition)에서 프로세스를 진행하는 경우 또는 기준 온도(Room Temperature)에서의 지연 양을 도시한 것이고, 도 4b는 느린 상태(Slow Condition)에서 프로세스를 진행하는 경우 또는 고온(Hot Temperature)에서의 지연 양을 도시한 것이며, 도 4c는 빠른 상태(Fast Condition)에서 프로세스를 진행하는 경우 또는 저온(Cold Temperature)에서의 지연 양을 나타낸 것이다.
즉, 도 4b에서와 같이 느린 상태로 프로세스가 진행되는 경우 또는 고온에서의 지연 양은, 도 4c에서와 같이 빠른 상태로 프로세스가 진행되는 경우 또는 저온에 비해 상대적으로 큰 값을 가지게 된다.
여기서, td1의 프로세스 변화에 따른 지연 양의 변동 값이 td2의 프로세스 변화에 따른 지연 양의 변동 값보다 작고, td1의 온도에 따른 지연 양의 변동 값이 td2의 온도에 따른 지연 양의 변동 값보다 작다고 가정한다.
그러면, 느린 상태로 프로세스를 진행한 경우에는, 일반적인 상태로 프로세스를 진행한 경우에 비해 td2 지연 양이 크기 때문에 펄스폭이 큰 펄스가 생성된다. 반면에, 빠른 상태로 프로세스를 진행한 경우에는, 일반적인 상태로 프로세스를 진행한 경우에 비해 td2 지연 양이 작기 때문에 펄스폭이 작은 펄스가 생성된다. 그런데, 이러한 경우에는 프로세스의 변화에 따라 출력 펄스의 펄스폭이 변화되어 서로 다른 동작을 수행하게 되는 문제점이 있다.
또한, 고온에서는 기준 온도에 비해 td2 지연 양이 크기 때문에 펄스폭이 큰 펄스가 생성된다. 반면에, 저온에서는, 기준 온도에 비해 td2 지연 양이 작기 때문에 펄스폭이 작은 펄스가 생성된다.
그런데, 이러한 경우에는 프로세스의 변화 또는 온도의 변화에 따라 출력 펄스의 펄스폭이 변화되어 서로 다른 동작을 수행하게 되는 문제점이 있다.
도 5a 내지 도 5c는 프로세스 변화 또는 온도의 변화에 따라 내부 펄스폭이 변화되는 것을 설명하기 위한 도면이다.
도 5a에서 전송게이트 T1는 내부클록 iclkp이 하이인 구간 동안에 입력 데이터 DIN를 출력 데이터 DOUT로 전달한다. 이때, 일정한 데이터 유효 윈도우를 가지면서 데이터 값이 바뀌는 경우를 가정한다. 그러면, 도 5b에서와 같이 빠른 상태로 프로세스를 진행하거나 저온에서는 도 5c에서와 같이 느린 상태로 프로세스를 진행하거나 고온인 경우에 출력 데이터 DOUT가 달라진다.
즉, 도 5b에서는 출력 데이터 DOUT의 값이 내부클록 iclkp이 하이인 구간 동안 하나의 데이터로 출력되지만, 도 5c에서는 출력 데이터 DOUT의 값이 내부클록 iclp이 하이인 구간 동안 2개의 데이터로 출력되는 오류가 발생하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 퓨즈 제어를 통해 프로세스 변화에 대응하여 일정한 펄스폭을 갖는 펄스를 생성할 수 있도록 하는데 그 목적이 있다.
또한, 본 발명은 모드 레지스터 세트를 통해 온도 변화에 대응하여 일정한 펄스폭을 갖는 펄스를 생성할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 펄스 제어 장치는, 프로세스 변화에 대한 정보가 프로그램된 퓨즈의 커팅 여부에 따라 상태를 달리하는 지연 증가신호와 지연 감소신호를 선택적으로 출력하는 퓨즈세트; 및 임의의 지연시간을 갖는 복수개의 지연셀을 구비하고, 지연 증가신호와 지연 감소신호에 따라 복수개의 지연셀의 개수를 선택적으로 증가 또는 감소시켜 선택된 지연셀의 개수만큼의 펄스폭을 갖는 내부클록을 생성하는 펄스 발생부를 포함하는 것을 특징으로 한다.
또한, 본 발명은 온도의 변화에 대응하여 상태를 달리하는 지연 증가신호와 지연 감소신호를 선택적으로 출력하는 모드 레지스터 세트; 및 임의의 지연시간을 갖는 복수개의 지연셀을 구비하고, 지연 증가신호와 지연 감소신호에 따라 복수개의 지연셀의 개수를 선택적으로 증가 또는 감소시켜 선택된 지연셀의 개수만큼의 펄스폭을 갖는 내부클록을 생성하는 펄스 발생부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 6은 본 발명에 따른 펄스 제어 장치의 구성도이다.
본 발명은 퓨즈세트(Fuse Set;100)와, 펄스 발생부(200)를 구비한다.
여기서, 퓨즈세트(100)는 그 내부에 구비된 퓨즈의 커팅 여부에 따라 상태를 달리하는 지연 증가신호 dly_inc와 지연 감소신호 dly_dec를 펄스 발생부(200)에 선택적으로 출력한다. 펄스 발생부(200)는 클록 CLK을 입력받고 지연 증가신호 dly_inc와 지연 감소신호 dly_dec에 따라 내부에 구비된 지연 셀의 연결 개수를 증가 또는 감소시켜 내부클록 iclkp의 펄스폭을 일정하게 제어할 수 있도록 한다.
도 7은 도 6의 펄스 발생부(200)에 관한 상세 회로도이다.
펄스 발생부(200)는 지연 제어부(210)와, 논리연산부(220)를 구비한다.
여기서, 지연 제어부(210)는 인버터 IV9,IV10와, 지연셀 DC1~DC3과, 낸드게이트 ND2~ND4 및 노아게이트 ND2를 구비한다.
인버터 IV9는 클록 CLK를 반전하여 출력한다. 지연셀 DC1은 인버터 IV9의 출력을 일정시간 지연하여 출력한다. 낸드게이트 ND2는 지연셀 DC1의 출력과 지연 증가신호 dly_inc를 낸드연산한다. 낸드게이트 ND3는 낸드게이트 ND2의 출력과 클록 CLK를 낸드연산한다. 지연셀 DC2은 낸드게이트 ND3의 출력을 일정시간 지연한다. 낸드게이트 ND4는 지연셀 DC2의 출력과 지연 감소신호 dly_dec를 낸드연산한다.
그리고, 인버터 IV10는 낸드게이트 ND4의 출력을 지연한다. 지연셀 DC3는 지연셀 DC2의 출력을 일정시간 지연한다. 노아게이트 NDR2는 지연셀 DC3의 출력과 인버터 IV10의 출력을 노아연산한다.
또한, 논리연산부(220)는 낸드게이트 ND5와 인버터 IV11를 구비한다. 여기서, 낸드게이트 ND5는 클록 CLK과 노아게이트 NOR2의 출력을 낸드연산한다. 인버터 IV11는 낸드게이트 ND5의 출력을 반전하여 내부클록 iclkp을 출력한다.
도 8은 도 7의 지연셀 DC에 관한 상세 회로도이다. 지연셀 DC는 입력신호를 일정시간 지연하기 위해 직렬 연결된 복수개의 인버터 IV12~IV15를 구비하여 인버터 체인 구조를 갖는다. 여기서, 복수개의 인버터 IV12~IV15의 개수는 홀수개인 것이 바람직하다.
이러한 구성을 본 발명의 동작 과정을 설명하면 다음과 같다.
통상적으로 프로세스의 변화에는 각 MOSFET 트랜지스터의 동작 특성의 변화, 공정별 각 레이어의 전기적 특성 또는 CD(Critical Dimension) 변화 등 헤아릴 수 없이 많은 요소들이 존재한다.
이러한 프로세스 변화의 폭을 줄이기 위해서는 공정 장비를 고가의 장비로 업그레이드하거나, 매 번의 공정 과정에 대해 막대한 인력과 시간을 투자하면 웨이퍼 한 장씩을 세심하게 제어해야만 한다. 그런데, 이러한 방법은 제품의 가격을 상승시키고 생산성을 감소시키는 요인이 된다. 따라서, 프로세스 변화에 대해 유동적인 제품을 설계하는 것이 중요하다.
디램이 단품으로 출하되기 이전까지의 과정을 살펴보면 다음과 같다.
먼저, 각 공정의 진행을 완료한 웨이퍼의 팹-아웃(Fab-out)을 수행하고, 각 로트(Lot) 또는 각 웨이퍼들의 프로세스 진행 여부가 일반적인 상태를 기준으로 하여 빠른 상태, 느린 상태 중 어느 정도에 해당하는 지를 테스트 패턴을 통하여 측정한다.
이후에, 각 웨이퍼의 각 단위 칩들의 상태 확인을 위하여 PT1(Probe Test1)을 실시한다. 이어서, 각 웨이퍼에서 단위 칩들의 패일 셀에 대해 리던던시 (Redundancy) 셀로 대체하는 리페어를 실시하기 위해 리던던시 셀과 관련된 퓨즈를 프로그램을 통해 레이저 커팅하는 단계를 거치게 된다.
따라서, 본 발명은 상술된 테스트 패턴을 통해 각 웨이퍼들의 프로세스 진행 여부를 테스트하는 단계에서 검출된 프로세스 변화 정보를 퓨즈세트(100)에 적용하여, 레이저 커팅 단계에서 프로그램하게 된다. 이에 따라, 디램의 각 펄스 폭과 지연 양을 프로세스 변화에 상관없이 거의 일정하게 유지할 수 있게 된다.
즉, 퓨즈세트(100)는 상술된 레이저 커팅 단계에서 프로그램된 정보에 따라 퓨즈의 커팅상태를 제어하여 지연 증가신호 dly_inc 또는 지연 감소신호 dly_dec를 펄스 발생부(200)에 선택적으로 출력한다. 그러면, 펄스 발생부(200)의 지연제어부(210)에서 선택되는 지연셀 DC의 개수가 달라지게 된다.
도 9a 내지 도 9c는 본 발명에 따른 펄스 제어 장치의 펄스 파형도이다.
예를 들어, 도 9a에서와 같이, 일반적인 상태로 프로세스가 진행된 경우, 퓨즈 프로그램을 수행하지 않도록 한다. 이에 따라, 지연 증가신호 dly_inc와 지연 감소신호 dly_dec가 모두 로우 레벨을 유지한다. 이러한 경우, 낸드게이트 ND3와 노아게이트 NOR2는 인버터로 동작하게 된다. 따라서, 입력되는 클록 CLK는 지연셀 DC2,DC3을 합한 지연시간 만큼의 펄스폭을 갖는 내부클록 ickp으로 생성된다. 도 9a에서 td2 만큼의 펄스폭은 지연셀 DC2와 지연셀 DC3을 합한 지연시간을 의미한다.
그리고, 도 9b에서와 같이, 프로세스의 진행 여부를 측정하는 단계에서 느린 상태로 프로세스가 진행된 경우, 일반적인 상태로 프로세스를 진행한 경우와 동일 한 지연시간(지연셀 DC2 + 지연셀 DC3)을 거친다면 점선과 같은 펄스가 생성될 것이다. 따라서, 이러한 경우 퓨즈세트(100)의 프로그램을 통해 지연 감소신호 dly_dec를 하이 레벨로 제어하고, 지연 증가신호 dly_inc를 로우 레벨로 제어하게 된다.
이에 따라, 느린 상태로 프로세스가 진행된 경우 지연셀 DC2의 지연시간 만큼의 펄스폭을 갖는 펄스가 생성되도록 한다. 이러한 펄스폭은 일반적인 상태의 프로세스 진행시의 펄스폭과 같아지게 된다.
반면에, 도 9c에서와 같이, 프로세스의 진행 여부를 측정하는 단계에서 빠른 상태로 진행된 경우, 일반적인 상태의 프로세스 진행시의 경우와 동일한 지연시간 (지연셀 DC2 + 지연셀 DC3)을 거친다면 점선과 같은 펄스가 생성될 것이다. 따라서, 이러한 경우 퓨즈세트(100)의 프로그램을 통해 지연 감소신호 dly_dec를 로우 레벨로 제어하고, 지연 증가신호 dly_inc를 하이 레벨로 제어하게 된다.
이에 따라, 빠른 상태로 프로세스가 진행된 경우 지연셀 DC1+DC2+DC3의 지연시간 만큼의 펄스폭을 갖는 펄스가 생성되도록 한다. 이러한 펄스폭은 일반적인 상태의 프로세스 진행시의 펄스폭과 같아지게 된다.
이후에, 논리연산부(220)는 클록 CLK과 지연제어부(210)의 출력을 논리연산하여 내부클록 iclkp을 출력하게 된다. 본 발명은 하나의 내부클록 iclkp을 출력하는 것을 그 실시예로 설명하였지만, 본 발명은 이에 한정되지 않고 다수개의 펄스 신호를 출력할 수도 있다.
즉, 펄스 발생부(200)는 클록 CLK을 입력받고 지연 증가신호 dly_inc와 지연 감소신호 dly_dec에 따라 내부에 구비된 지연셀 DC의 연결 개수를 증가 또는 감소시켜 내부클록 iclkp의 펄스폭을 일정하게 제어할 수 있도록 한다.
따라서, 본 발명은 프로세스가 일반적인 상태일 경우에 대비하여 느린 상태로 진행되는 경우와 빠른 상태로 진행되는 경우에 대해 각각 구분되는 가변 지연 셀 DC을 구비한다. 그리고, 퓨즈 세트(100)의 세팅 여부에 따라 해당하는 가변 지연 셀 DC을 선택하여 프로세스 변화에 대응하여 펄스 발생부(200)가 일정한 펄스폭을 갖는 펄스를 생성하도록 제어한다.
한편, 도 10은 본 발명의 펄스 제어 장치에 관한 다른 실시예이다.
도 10의 실시예는 모드 레지스터 세트(Mode Register Set;300)와, 펄스 발생부(200)를 구비한다.
모드 레지스터 세트(300)는 레지스터의 셋팅시 입력되는 어드레스에 따라 상태를 달리하는 지연 증가신호 dly_inc와 지연 감소신호 dly_dec를 펄스 발생부(200)에 선택적으로 출력한다. 펄스 발생부(200)는 클록 CLK을 입력받고 지연 증가신호 dly_inc와 지연 감소신호 dly_dec에 따라 내부에 구비된 지연 셀의 연결 개수를 증가 또는 감소시켜 내부클록 iclkp의 펄스폭을 일정하게 제어할 수 있도록 한다.
여기서, 펄스 발생부(200)의 상세 구성은 도 7과 동일하므로 그 상세한 구성 및 동작의 설명은 생략하기로 한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 9a 내지 도 9c의 펄스 파형도를 참조하여 설명하면 다음과 같다.
즉, 도 9a에서와 같이, 기준 온도에서는 모드 레지스터 세트(300)에 따라 지연 증가신호 dly_inc와 지연 감소신호 dly_dec가 모두 로우 레벨을 유지한다. 이러한 경우, 낸드게이트 ND3와 노아게이트 NOR2는 인버터로 동작하게 된다. 따라서, 입력되는 클록 CLK는 지연셀 DC2,DC3을 합한 지연시간 만큼의 펄스폭을 갖는 내부클록 ickp으로 생성된다. 도 9a에서 td2 만큼의 펄스폭은 지연셀 DC2와 지연셀 DC3을 합한 지연시간을 의미한다.
그리고, 도 9b에서와 같이, 고온에서는 일반적인 기준 온도에서와 동일한 지연시간(지연셀 DC2 + 지연셀 DC3)을 거친다면 점선과 같은 펄스가 생성될 것이다. 따라서, 이러한 경우 모드 레지스터 세트(300)에 따라 지연 감소신호 dly_dec를 하이 레벨로 제어하고, 지연 증가신호 dly_inc를 로우 레벨로 제어하게 된다.
이에 따라, 고온에서 지연셀 DC2의 지연시간 만큼의 펄스폭을 갖는 펄스가 생성되도록 한다. 이러한 펄스폭은 기준 온도에서의 펄스폭과 같아지게 된다.
반면에, 도 9c에서와 같이, 저온에서는 일반적인 기준 온도에서와 동일한 지연시간(지연셀 DC2 + 지연셀 DC3)을 거친다면 점선과 같은 펄스가 생성될 것이다. 따라서, 이러한 경우 모드 레지스터 세트(300)에 따라 지연 감소신호 dly_dec를 로우 레벨로 제어하고, 지연 증가신호 dly_inc를 하이 레벨로 제어하게 된다.
이에 따라, 저온에서 지연셀 DC1+DC2+DC3의 지연시간 만큼의 펄스폭을 갖는 펄스가 생성되도록 한다. 이러한 펄스폭은 기준 온도에서의 펄스폭과 같아지게 된다. 이후에, 논리연산부(220)는 클록 CLK과 지연제어부(210)의 출력을 논리연산하여 내부클록 iclkp을 출력하게 된다.
따라서, 본 발명은 온도가 기준 온도보다 높은 경우와 낮은 경우에 대해 각각 구분되는 가변 지연 셀 DC을 구비한다. 그리고, 모드 레지스터 세트(300)에 따라 해당하는 가변 지연 셀 DC을 선택하여 온도 변화에 대응하여 펄스 발생부(200)가 일정한 펄스폭을 갖는 펄스를 생성하도록 제어한다.
이상에서 설명한 바와 같이, 본 발명은 프로세스 변화 또는 온도 변화에 대해 일정한 펄스폭을 갖는 펄스를 생성하여 프로세스 변화에 따라 발생할 수 있는 펄스폭 스큐(Skew)를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (26)

  1. 프로세스 변화에 대한 정보가 프로그램된 퓨즈의 커팅 여부에 따라 상태를 달리하는 지연 증가신호와 지연 감소신호를 선택적으로 출력하는 퓨즈세트; 및
    임의의 지연시간을 갖는 복수개의 지연셀을 구비하고, 상기 지연 증가신호와 상기 지연 감소신호에 따라 상기 복수개의 지연셀의 개수를 선택적으로 증가 또는 감소시켜 선택된 지연셀의 개수만큼의 펄스폭을 갖는 내부클록을 생성하는 펄스 발생부를 포함하는 것을 특징으로 하는 펄스 제어 장치.
  2. 제 1항에 있어서, 상기 퓨즈세트는 각 웨이퍼의 프로세스 진행 여부를 테스트 하는 테스트 패턴 단계에서 검출된 상기 프로세스 변화에 대한 정보가 프로그램되는 것을 특징으로 하는 펄스 제어 장치.
  3. 제 1항에 있어서, 상기 퓨즈세트는 상기 퓨즈의 커팅 단계에서 상기 프로세스 변화에 대한 정보가 상기 퓨즈에 프로그램되는 것을 특징으로 하는 펄스 제어 장치.
  4. 제 1항에 있어서, 상기 퓨즈세트는 기설정된 상태로 상기 프로세스가 진행된 경우 상기 지연 증가신호와 지연 감소신호를 모두 로우 레벨로 출력하는 것을 특징으로 하는 펄스 제어 장치.
  5. 제 1항에 있어서, 상기 퓨즈세트는 상기 프로세스가 상기 기설정된 상태보다 느리게 진행된 경우 상기 지연 증가신호를 로우 레벨로 출력하고 상기 지연 감소신호를 하이 레벨로 출력하는 것을 특징으로 하는 펄스 제어 장치.
  6. 제 1항에 있어서, 상기 퓨즈세트는 상기 프로세스가 상기 기설정된 상태보다 빠르게 진행된 경우 상기 지연 증가신호를 하이 레벨로 출력하고 상기 지연 감소신호를 로우 레벨로 출력하는 것을 특징으로 하는 펄스 제어 장치.
  7. 제 1항에 있어서, 상기 펄스 발생부는
    상기 복수개의 지연셀을 구비하여 상기 지연 증가신호와 상기 지연 감소신호에 따라 상기 복수개의 지연셀의 개수를 증가 또는 감소시켜 클록의 지연시간을 제어하는 지연 제어부; 및
    상기 클록과 상기 지연 제어부의 출력을 논리연산하여 상기 내부클록을 발생 하는 논리연산부를 포함하는 것을 특징으로 하는 펄스 제어 장치.
  8. 제 7항에 있어서, 상기 지연 제어부는 상기 지연 감소신호와 상기 지연 증가신호가 모두 비활성화 될 경우 상기 복수개의 지연셀 중 제 1지연셀 및 제 2지연셀의 지연시간만큼 상기 클록을 지연시켜 출력하는 것을 특징으로 하는 펄스 제어 장치.
  9. 제 7항에 있어서, 상기 지연 제어부는 상기 지연 감소신호가 활성화될 경우 상기 복수개의 지연셀 중 제 1지연셀의 지연시간만큼 상기 클록을 지연시켜 출력하는 것을 특징으로 하는 펄스 제어 장치.
  10. 제 7항에 있어서, 상기 지연 제어부는 상기 지연 증가신호가 활성화될 경우 상기 복수개의 지연셀 중 제 1지연셀, 제 2지연셀 및 제 3지연셀의 지연시간만큼 상기 클록을 지연시켜 출력하는 것을 특징으로 하는 펄스 제어 장치.
  11. 제 7항에 있어서, 상기 지연 제어부는
    반전된 상기 클록을 지연하는 제 1지연셀;
    상기 제 1지연셀과 상기 지연 증가신호와 낸드연산하는 제 1낸드게이트;
    상기 클록과 상기 제 1낸드게이트의 출력을 낸드연산하는 제 2낸드게이트;
    상기 제 2낸드게이트의 출력을 지연하는 제 2지연셀;
    상기 제 2지연셀의 출력을 지연하는 제 3지연셀;
    상기 제 2지연셀의 출력과 상기 지연 감소신호를 낸드연산하는 제 3낸드게이트; 및
    반전된 상기 제 3낸드게이트의 출력과 상기 제 3지연셀의 출력을 노아연산하는 노아게이트를 포함하는 것을 특징으로 하는 펄스 제어 장치.
  12. 제 7항에 있어서, 상기 논리연산부는
    상기 클록과 상기 지연 제어부의 출력을 낸드연산하는 제 4낸드게이트; 및
    상기 제 4낸드게이트의 출력을 반전하여 상기 내부클록을 출력하는 인버터를 포함하는 것을 특징으로 하는 펄스 제어 장치.
  13. 제 1항에 있어서, 상기 복수개의 지연셀 각각은 입력신호를 일정시간 지연하여 출력하는 직렬 연결된 복수개의 인버터를 포함하는 것을 특징으로 하는 펄스 제어 장치.
  14. 제 13항에 있어서, 상기 복수개의 인버터는 홀수개 구비됨을 특징으로 하는 펄스 제어 장치.
  15. 온도의 변화에 대응하여 상태를 달리하는 지연 증가신호와 지연 감소신호를 선택적으로 출력하는 모드 레지스터 세트; 및
    임의의 지연시간을 갖는 복수개의 지연셀을 구비하고, 상기 지연 증가신호와 상기 지연 감소신호에 따라 상기 복수개의 지연셀의 개수를 선택적으로 증가 또는 감소시켜 선택된 지연셀의 개수만큼의 펄스폭을 갖는 내부클록을 생성하는 펄스 발생부를 포함하는 것을 특징으로 하는 펄스 제어 장치.
  16. 제 15항에 있어서, 상기 모드 레지스터 세트는 상기 온도가 기설정된 기준 온도일 경우 상기 지연 증가신호와 지연 감소신호를 모두 로우 레벨로 출력하는 것을 특징으로 하는 펄스 제어 장치.
  17. 제 15항에 있어서, 상기 모드 레지스터 세트는 상기 온도가 기설정된 기준 온도보다 높은 고온일 경우 상기 지연 증가신호를 로우 레벨로 출력하고 상기 지연 감소신호를 하이 레벨로 출력하는 것을 특징으로 하는 펄스 제어 장치.
  18. 제 15항에 있어서, 상기 모드 레지스터 세트는 상기 온도가 기설정된 기준 온도보다 낮은 저온일 경우 상기 지연 증가신호를 하이 레벨로 출력하고 상기 지연 감소신호를 로우 레벨로 출력하는 것을 특징으로 하는 펄스 제어 장치.
  19. 제 15항에 있어서, 상기 펄스 발생부는
    상기 복수개의 지연셀을 구비하여 상기 지연 증가신호와 상기 지연 감소신호에 따라 상기 복수개의 지연셀의 개수를 증가 또는 감소시켜 클록의 지연시간을 제어하는 지연 제어부; 및
    상기 클록과 상기 지연 제어부의 출력을 논리연산하여 상기 내부클록을 발생하는 논리연산부를 포함하는 것을 특징으로 하는 펄스 제어 장치.
  20. 제 19항에 있어서, 상기 지연 제어부는 상기 지연 감소신호와 상기 지연 증가신호가 모두 비활성화 될 경우 상기 복수개의 지연셀 중 제 1지연셀 및 제 2지연셀의 지연시간만큼 상기 클록을 지연시켜 출력하는 것을 특징으로 하는 펄스 제어 장치.
  21. 제 19항에 있어서, 상기 지연 제어부는 상기 지연 감소신호가 활성화될 경우 상기 복수개의 지연셀 중 제 1지연셀의 지연시간만큼 상기 클록을 지연시켜 출력하는 것을 특징으로 하는 펄스 제어 장치.
  22. 제 19항에 있어서, 상기 지연 제어부는 상기 지연 증가신호가 활성화될 경우 상기 복수개의 지연셀 중 제 1지연셀, 제 2지연셀 및 제 3지연셀의 지연시간만큼 상기 클록을 지연시켜 출력하는 것을 특징으로 하는 펄스 제어 장치.
  23. 제 19항에 있어서, 상기 지연 제어부는
    반전된 상기 클록을 지연하는 제 1지연셀;
    상기 제 1지연셀과 상기 지연 증가신호와 낸드연산하는 제 1낸드게이트;
    상기 클록과 상기 제 1낸드게이트의 출력을 낸드연산하는 제 2낸드게이트;
    상기 제 2낸드게이트의 출력을 지연하는 제 2지연셀;
    상기 제 2지연셀의 출력을 지연하는 제 3지연셀;
    상기 제 2지연셀의 출력과 상기 지연 감소신호를 낸드연산하는 제 3낸드게이트; 및
    반전된 상기 제 3낸드게이트의 출력과 상기 제 3지연셀의 출력을 노아연산하 는 노아게이트를 포함하는 것을 특징으로 하는 펄스 제어 장치.
  24. 제 19항에 있어서, 상기 논리연산부는
    상기 클록과 상기 지연 제어부의 출력을 낸드연산하는 제 4낸드게이트; 및
    상기 제 4낸드게이트의 출력을 반전하여 상기 내부클록을 출력하는 인버터를 포함하는 것을 특징으로 하는 펄스 제어 장치.
  25. 제 15항에 있어서, 상기 복수개의 지연셀 각각은 입력신호를 일정시간 지연하여 출력하는 직렬 연결된 복수개의 인버터를 포함하는 것을 특징으로 하는 펄스 제어 장치.
  26. 제 25항에 있어서, 상기 복수개의 인버터는 홀수개 구비됨을 특징으로 하는 펄스 제어 장치.
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