JP2021125276A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2021125276A
JP2021125276A JP2020016356A JP2020016356A JP2021125276A JP 2021125276 A JP2021125276 A JP 2021125276A JP 2020016356 A JP2020016356 A JP 2020016356A JP 2020016356 A JP2020016356 A JP 2020016356A JP 2021125276 A JP2021125276 A JP 2021125276A
Authority
JP
Japan
Prior art keywords
address information
column
row
circuit
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020016356A
Other languages
English (en)
Other versions
JP2021125276A5 (ja
Inventor
俊哉 長田
Toshiya Osada
俊哉 長田
良和 斉藤
Yoshikazu Saito
良和 斉藤
毅 橋爪
Takeshi Hashizume
毅 橋爪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2020016356A priority Critical patent/JP2021125276A/ja
Priority to US17/158,301 priority patent/US11568908B2/en
Priority to EP21154726.0A priority patent/EP3907738A1/en
Priority to CN202110144294.5A priority patent/CN113284546A/zh
Publication of JP2021125276A publication Critical patent/JP2021125276A/ja
Publication of JP2021125276A5 publication Critical patent/JP2021125276A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/024—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/54—Arrangements for designing test circuits, e.g. design for test [DFT] tools
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

【課題】簡易な方式でアドレスデコーダの故障検出が可能な半導体装置を提供する。
【解決手段】半導体装置は、行列状に配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられた複数のワード線と、複数のワード線のうちの１本のワード線を駆動するためのワードドライバと、ワードドライバと接続される複数のロウ選択線と、入力ロウアドレス情報に基づいて複数のロウ選択線に対してロウ選択信号を出力するロウデコーダと、複数のワード線と接続され、複数のワード線の信号レベルに基づいて第１のロウアドレス情報を生成する第１ロウエンコーダと、複数のワード線と接続され、複数のワード線の信号レベルに基づいて第１のロウアドレス情報と相補の関係にある第２のロウアドレス情報を生成する第２ロウエンコーダと、第１のロウアドレス情報と第２のロウアドレス情報とを比較して比較結果に基づく第１ロウ判定信号を出力する第１ロウ判定回路とを備える。
【選択図】図３

Description

本開示は、特に、アドレスデコーダの故障検出に関する。
近年、アドレスデコーダの故障により、ワード線が立たない。あるいは、複数ワード線の選択という事象が生じる。この場合、何らかの正常でないデータが読み出されることからＥＣＣ（Error Correction Code）回路を用いて故障検出することが知られている。
しかしながら、ＥＣＣ回路は１ビット検出、２ビット検出等は故障検出が可能であるが、全てが不明なデータについての検出能力は低いという課題がある。
この点で、複数回のデータ読出により、検出精度を向上させる方式が提案されている（特許文献１）。
しかしながら、複数回のデータ読出の煩雑な作業が求められるという課題がある。
特開２０１６−１８４１８９号公報
本開示は、上記の課題を解決するためのものであって、簡易な方式でアドレスデコーダの故障検出が可能な半導体装置を提供する。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
一実施例によれば、半導体装置は、行列状に配置されたメモリアレイと、メモリセル行にそれぞれ対応して設けられた複数のワード線と、複数のワード線のうちの１本のワード線を駆動するためのワードドライバと、ワードドライバと接続される複数のロウ選択線と、入力ロウアドレス情報に基づいて複数のロウ選択線に対してロウ選択信号を出力するロウデコーダとを備える。半導体装置は、複数のワード線と接続され、複数のワード線の信号レベルに基づいて第１のロウアドレス情報を生成する第１ロウエンコーダと、複数のワード線と接続され、複数のワード線の信号レベルに基づいて第１のロウアドレス情報と相補の関係にある第２のロウアドレス情報を生成する第２ロウエンコーダとを備える。半導体装置は、第１のロウアドレス情報と第２のロウアドレス情報とを比較して比較結果に基づく第１ロウ判定信号を出力する第１ロウ判定回路を備える。
一実施例によれば、半導体装置は、簡易な方式でアドレスデコーダの故障検出が可能である。
実施形態１に従う半導体装置１の概要を説明する図である。 実施形態１に従うメモリアレイ２およびその周辺回路を説明する図である。 実施形態１に従う検出回路５、ロウエンコーダ６およびカラムエンコーダ９の回路構成を説明する図である。 実施形態１に従うダミーセルＤＭＣの構成を説明する図である。 ワード線ＷＬの選択とエンコードされる第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとの関係を説明する図である。 カラム選択線Ｙの選択とエンコードされる第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢとの関係を説明する図である。 実施形態１に従うロウデコーダ４およびカラムデコーダ１０の異常を説明する図である。 実施形態１に従う半導体装置１の動作を説明するタイミングチャート図（その１）である。 実施形態１に従う半導体装置１の動作を説明するタイミングチャート図（その２）である。 実施形態１に従う半導体装置１の動作を説明するタイミングチャート図（その３）である。 実施形態１に従う半導体装置１の動作を説明するタイミングチャート図（その４）である。 実施形態１に従う半導体装置１の動作を説明するタイミングチャート図（その５）である。 実施形態１に従う半導体装置１の動作を説明するタイミングチャート図（その６）である。 実施形態１に従う半導体装置１の動作を説明するタイミングチャート図（その７）である。 実施形態２に従う半導体装置１＃の概要を説明する図である。 実施形態２に従う検出回路５Ｐ、ロウエンコーダ６およびカラムエンコーダ９の回路構成を説明する図である。 実施形態２に従うロウデコーダ４およびカラムデコーダ１０の異常を説明する図である。 実施形態２に従う半導体装置１＃の動作を説明するタイミングチャート図（その１）である。 実施形態２に従う半導体装置１＃の動作を説明するタイミングチャート図（その２）である。 実施形態２に従う半導体装置１＃の動作を説明するタイミングチャート図（その３）である。 実施形態２に従う半導体装置１＃の動作を説明するタイミングチャート図（その４）である。 実施形態２に従う半導体装置１＃の動作を説明するタイミングチャート図（その５）である。 実施形態２に従う半導体装置１＃の動作を説明するタイミングチャート図（その６）である。 実施形態２に従う半導体装置１＃の動作を説明するタイミングチャート図（その７）である。 実施形態３に従う半導体装置１＃Ａの概要を説明する図である。 実施形態３に従う検出回路５Ｑ、ロウエンコーダ６およびカラムエンコーダ９の回路構成を説明する図である。 実施形態３に従うロウデコーダ４およびカラムデコーダ１０の異常を説明する図である。 実施形態３に従う半導体装置１＃Ａの動作を説明するタイミングチャート図（その１）である。 実施形態３に従う半導体装置１＃Ａの動作を説明するタイミングチャート図（その２）である。 実施形態３に従う半導体装置１＃Ａの動作を説明するタイミングチャート図（その３）である。 実施形態３に従う半導体装置１＃Ａの動作を説明するタイミングチャート図（その４）である。 実施形態３に従う半導体装置１＃Ａの動作を説明するタイミングチャート図（その５）である。 実施形態３に従う半導体装置１＃Ａの動作を説明するタイミングチャート図（その６）である。 実施形態３に従う半導体装置１＃Ａの動作を説明するタイミングチャート図（その７）である。 実施形態４に従う半導体装置１００の概要を説明する図である。 実施形態４に従うロウ側のデコーダ故障検知回路２００を説明する図である。 実施形態４に従うデコーダ故障検知回路１１０の検知結果を説明する図である。 実施形態４に従う判定回路１２０の回路構成図である。 実施形態４に従うロウデコーダ４およびカラムデコーダ１０の異常を説明する図である。 実施形態４に従う半導体装置１００の動作を説明するタイミングチャート図（その１）である。 実施形態４に従う半導体装置１００の動作を説明するタイミングチャート図（その２）である。 実施形態４に従う半導体装置１００の動作を説明するタイミングチャート図（その３）である。 実施形態４の変形例に従うデコーダ故障検知回路１１０＃および判定回路１２０＃の回路構成を説明する図である。 実施形態４の変形例に従うロウデコーダ４およびカラムデコーダ１０の異常を説明する図である。 実施形態４の変形例に従う半導体装置１００の動作を説明するタイミングチャート図（その１）である。 実施形態４の変形例に従う半導体装置１００の動作を説明するタイミングチャート図（その２）である。 実施形態４の変形例に従う半導体装置１００の動作を説明するタイミングチャート図（その３）である。 実施形態４の変形例に従う半導体装置１００の動作を説明するタイミングチャート図（その４）である。 実施形態４の変形例に従う半導体装置１００の動作を説明するタイミングチャート図（その５）である。 実施形態５に従う半導体装置１Ｐの概要を説明する図である。 実施形態５に従うメモリアレイ２およびその周辺回路を説明する図である。 実施形態５に従う検出回路１３２の検出ユニット１４０について説明する図である。 実施形態５に従う検出回路１３２の検知結果を説明する図である。 実施形態５に従う検出回路１３２の合成回路１３４について説明する図である。 実施形態５に従うロウデコーダ４およびカラムデコーダ１０の異常を説明する図である。 実施形態５に従う半導体装置１００の動作を説明するタイミングチャート図（その１）である。 実施形態５に従う半導体装置１００の動作を説明するタイミングチャート図（その２）である。 実施形態５に従う半導体装置１００の動作を説明するタイミングチャート図（その３）である。 実施形態５に従う半導体装置１００の動作を説明するタイミングチャート図（その４）である。 実施形態６に従う検出回路５Ｑの回路構成を説明する図である。 実施形態７に従う検出回路５Ｘの構成について説明する図である。 実施形態７に従うＤＦＴ回路１４０，１４２のテストパターンを説明する図である。 実施形態７の変形例１に従う検出回路５Ｙの構成について説明する図である。 実施形態７の変形例１に従うＤＦＴ回路１４０，１４２のテストパターンを説明する図である。 実施形態７の変形例２に従うロウ側のデコーダ故障検知回路２１０を説明する図である。 実施形態７の変形例３に従うデコーダ故障検知回路１１０＃Ｘおよび判定回路１２０＃Ｘの回路構成を説明する図である。 実施形態７の変形例４に従う検出回路１３２の検出ユニット１４０＃について説明する図である。
本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
＜実施形態１＞
図１は、実施形態１に従う半導体装置１の概要を説明する図である。
図１を参照して、半導体装置１は、メモリマクロ１５と、ＣＰＵ２０とを含む。
ＣＰＵ２０は、メモリマクロ１５を制御して、メモリマクロ１５に格納されているデータを取得する。
メモリマクロ１５は、メモリアレイ２と、ワードドライバ３と、ロウデコーダ４と、検出回路５と、ロウエンコーダ６と、カラム選択回路７と、プリデコーダ８と、カラムエンコーダ９と、カラムデコーダ１０とを含む。
メモリアレイ２は、行列状に配置された複数のメモリセルＭＣを有する。
メモリアレイ２は、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬと、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬを有する。
ワードドライバ３は、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬのうちの１本のワード線ＷＬを駆動する。
ロウデコーダ４とワードドライバ３との間には複数のロウ選択線ＲＷＬが設けられる。
プリデコーダ８は、入力アドレス情報ＩＡＤをデコードして入力ロウアドレス情報ＲＡＤと入力カラムアドレス情報ＣＡＤとに分けてそれぞれロウデコーダ４およびカラムデコーダ１０に出力する。一例として本例においては、７ビットの入力アドレス情報ＩＡＤに対して４ビットの入力ロウアドレス情報ＲＡＤと、３ビットの入力カラムアドレス情報ＣＡＤとに分割して、ロウデコーダ４およびカラムデコーダ１０にそれぞれ出力する。
ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のロウ選択線ＲＷＬに対してロウ選択信号を出力する。
ワードドライバ３は、ロウ選択信号にしたがってワード線ＷＬを選択して「Ｈ」レベルに立ち上げる。
検出回路５は、ロウデコーダ４およびカラムデコーダ１０の故障を検出する。
ロウエンコーダ６は、複数のワード線ＷＬと接続され、選択されたワード線ＷＬの立ち上がりに基づいてロウアドレス情報をエンコードする。
カラム選択回路７は、複数のビット線ＢＬのうちの１本のビット線ＢＬを選択する。
カラムデコーダ１０とカラム選択回路７との間には複数のカラム選択線Ｙが設けられる。
カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙに対してカラム選択信号を出力する。
カラムエンコーダ９は、複数のカラム選択線Ｙと接続され、選択されたカラム選択線Ｙの立ち上がりに基づいてカラムアドレス情報をエンコードする。
図２は、実施形態１に従うメモリアレイ２およびその周辺回路を説明する図である。
図２を参照して、メモリアレイ２は、行列状に配置された複数のメモリセルＭＣと、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬと、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬ，／ＢＬとを含む。
本例においては、一例としてメモリセル行にそれぞれ対応してワード線ＷＬ［０］〜ＷＬ［１５］が設けられている。
また、メモリセル列にそれぞれ対応してビット線ＢＬ［０］〜ＢＬ［７］および相補のビット線／ＢＬ［０］〜／ＢＬ［７］が設けられている。
ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のロウ選択線ＲＷＬ［０］〜ＲＷＬ［１５］にロウ選択信号を出力する。
ワードドライバ３は、複数のロウ選択線ＲＷＬ［０］〜ＲＷＬ［１５］と接続され、複数のワード線ＷＬ［０］〜ＷＬ［１５］のうちの１本のワード線ＷＬを駆動するドライバユニットを含む。例えば、ワードドライバ３は、ロウ選択線ＲＷＬ［０］が「Ｈ」レベルに設定された場合に、ワード線ＷＬ［０］を選択する。具体的には、ワード線ＷＬ［０］を「Ｈ」レベルに設定する。他のワード線ＷＬについても同様である。
カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙ［０］〜Ｙ［７］にカラム選択信号を出力する。
カラム選択回路７は、複数のカラム選択線Ｙ［０］〜Ｙ［７］と接続され、複数のビット線ＢＬのうちの一本を選択する。具体的には、読出回路／書込回路１２とビット線ＢＬとを接続する。読出回路／書込回路１２は、データ読出時には、選択されたビット線ＢＬを介して読み出されたデータ信号を読出データＤＴＯとして出力する。読出回路／書込回路１２は、データ書込時には、読出／書込回路１２は、入力された書込データＤＴＩを選択されたビット線ＢＬを介してメモリセルＭＣに書き込む。なお、本例においては、１ビットのデータ読出およびデータ書込について説明しているが、特にこれに限られず複数ビット（８ビット、１６ビット等）の並列読出および並列書込を実行することも当然に可能である。
図３は、実施形態１に従う検出回路５、ロウエンコーダ６およびカラムエンコーダ９の回路構成を説明する図である。
図３を参照して、ロウエンコーダ６は、第１のロウエンコーダ６Ａと、第２のロウエンコーダ６Ｂと、プリチャージ回路６Ｃと、ドライバ回路６Ｄとを含む。
第１のロウエンコーダ６Ａは、複数のワード線ＷＬ［０］〜ＷＬ［１５］と、複数のデータ線ＤＬ［０］〜ＤＬ［３］と、ワード線ＷＬとデータ線ＤＬとが交差する位置に行列状に所定の第１パターンで配置された複数のダミーセルＤＭＣを含む。
第２のロウエンコーダ６Ｂは、複数のワード線ＷＬ［０］〜ＷＬ［１５］と、複数のデータ線ＤＬ［４］〜ＤＬ［７］と、行列状に所定の第２パターンで配置された複数のダミーセルＤＭＣを含む。
プリチャージ回路６Ｃは、複数のデータ線ＤＬ［０］〜ＤＬ［７］にそれぞれ対応して設けられ、複数のデータ線ＤＬ［０］〜ＤＬ［７］を所定の電圧にプリチャージする複数のプリチャージトランジスタＰＴを含む。プリチャージトランジスタＰＴは、制御信号ＰＣＢに従って動作し、制御信号ＰＣＢが「Ｌ」レベルの場合に複数のデータ線ＤＬ［０］〜ＤＬ［７］を所定の電圧にプリチャージする。
ドライバ回路６Ｄは、複数のデータ線ＤＬ［０］〜ＤＬ［７］にそれぞれ対応して設けられ、複数のデータ線ＤＬ［０］〜ＤＬ［７］のデータを反転して出力するインバータ群を含む。
図４は、実施形態１に従うダミーセルＤＭＣの構成を説明する図である。
図４を参照して、ダミーセルＤＭＣは、トランジスタＴＲＳを含む。トランジスタＴＲＳは、固定電圧ＶＳＳとデータ線ＤＬとの間に接続され、ゲートはワード線ＷＬと接続される。したがって、ワード線ＷＬが「Ｈ」レベルの場合にトランジスタＴＲＳは導通し、データ線ＤＬを「Ｌ」レベルに設定する。
したがって、ワード線ＷＬが「Ｈ」レベルに設定された場合に、当該ワード線ＷＬとデータ線ＤＬと交差する位置に配置されたダミーセルＤＭＣは導通し、データ線ＤＬを「Ｌ」レベルに設定する。
再び図３を参照して、第１のロウエンコーダ６Ａに設けられた複数のダミーセルＤＭＣは、任意のワード線ＷＬが選択された場合に当該ワード線ＷＬを選択するアドレス情報をエンコードするように所定の第１パターンで配置されている。
例えば、ワード線ＷＬ［０］が選択された場合には、当該ワード線ＷＬ［０］とデータ線ＤＬ［０］〜ＤＬ［３］と交差する位置にはダミーセルＤＭＣは配置されていない。
したがって、データ線ＤＬ［０］〜ＤＬ［３］は、プリチャージされた所定の電圧レベル（「Ｈ」レベル）を維持する。
これに伴い、ドライバ回路６Ｄは、データ線ＤＬ［０］〜ＤＬ［３］のデータを反転して出力（「Ｌ」レベル）する。
本例においては、ドライバ回路６Ｄの出力が「Ｈ」レベルの場合にデータ「１」とする。また、ドライバ回路６Ｄの出力が「Ｌ」レベルの場合にはデータ「０」とする。
この場合、第１のロウエンコーダ６Ａは、ワード線ＷＬ［０］が選択された場合にデータ線ＤＬ［０］〜ＤＬ［３］を介してドライバ回路６Ｄにより第１のロウアドレス情報ＲＴ（「００００」）を生成する。第１のロウエンコーダ６Ａは、他のワード線ＷＬが選択された場合についても同様にデータ線ＤＬ［０］〜ＤＬ［３］を介してワード線ＷＬを選択する第１のロウアドレス情報ＲＴを生成する。
第２のロウエンコーダ６Ｂは、第１のロウエンコーダ６Ａと相補の関係にある第２のロウアドレス情報ＲＢを生成する。
第２のロウエンコーダ６Ｂに設けられた複数のダミーセルＤＭＣは、任意のワード線ＷＬが選択された場合に当該ワード線ＷＬを選択するアドレス情報をエンコードするように所定の第２パターンで配置されている。なお、第１のロウエンコーダ６Ａに設けられた複数のダミーセルＤＭＣの第１パターンと第２のロウエンコーダ６Ｂに設けられた複数のダミーセルＤＭＣの第２パターンは、検出回路５の論理に応じて、互いに逆のパターンであってもよい。
例えば、ワード線ＷＬ［０］が選択された場合には、当該ワード線ＷＬ［０］とデータ線ＤＬ［４］〜ＤＬ［７］と交差する位置にはダミーセルＤＭＣが配置されている。
したがって、データ線ＤＬ［４］〜ＤＬ［７］は、プリチャージされた所定の電圧レベルから「Ｌ」レベルに設定される。ドライバ回路６Ｄは、データ線ＤＬのデータを反転して出力する。ドライバ回路６Ｄが「Ｌ」レベルの場合にデータ「０」とする。また、ドライバ回路６Ｄが「Ｈ」レベルの場合にはデータ「１」とする。
この場合、第２のロウエンコーダ６Ｂは、ワード線ＷＬ［０］が選択された場合にデータ線ＤＬ［４］〜ＤＬ［７］を介してドライバ回路６Ｄにより第２のロウアドレス情報ＲＢ（「１１１１）を生成する。第２のロウエンコーダ６Ｂは、他のワード線ＷＬが選択された場合についても同様にデータ線ＤＬ［４］〜ＤＬ［７］を介してワード線ＷＬを選択する第２のロウアドレス情報ＲＢを生成する。
図５は、ワード線ＷＬの選択とエンコードされる第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとの関係を説明する図である。
図５に示されるように、ワード線ＷＬ［０］〜ＷＬ［１５］の選択に応じた第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが示されている。
第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとは、互いに相補の関係である場合が示されている。
再び図３を参照して、カラムエンコーダ９は、第１のカラムエンコーダ９Ａと、第２のカラムエンコーダ９Ｂとを含む。
第１のカラムエンコーダ９Ａは、複数のカラム選択線Ｙ［０］〜Ｙ［７］と、複数のＮＯＲ回路４１，４２，４４，４５，４６，４８と、複数のＮＡＮＤ回路４０，４３，４７とを含む。
第１のカラムエンコーダ９Ａに設けられた複数のＮＯＲ回路および複数のＮＡＮＤ回路は、任意のカラム選択線Ｙが選択された場合に当該カラム選択線Ｙを選択するアドレス情報をデコードするようにカラム選択線Ｙと所定の組み合わせで接続されている。
具体的には、ＮＯＲ回路４１は、カラム選択線Ｙ［７］とカラム選択線Ｙ［６］からの入力を受けてＮＯＲ論理演算結果を出力する。ＮＯＲ回路４２は、カラム選択線Ｙ［５］とカラム選択線Ｙ［４］からの入力を受けてＮＯＲ論理演算結果を出力する。ＮＯＲ回路４４は、カラム選択線Ｙ［７］とカラム選択線Ｙ［６］からの入力を受けてＮＯＲ論理演算結果を出力する。ＮＯＲ回路４５は、カラム選択線Ｙ［３］とカラム選択線Ｙ［２］からの入力を受けてＮＯＲ論理演算結果を出力する。ＮＯＲ回路４６は、カラム選択線Ｙ［７］とカラム選択線Ｙ［５］からの入力を受けてＮＯＲ論理演算結果を出力する。ＮＯＲ回路４８は、カラム選択線Ｙ［３］とカラム選択線Ｙ［１］からの入力を受けてＮＯＲ論理演算結果を出力する。
ＮＡＮＤ回路４０は、ＮＯＲ回路４１，４２からの入力を受けてＮＡＮＤ論理演算結果を出力する。
ＮＡＮＤ回路４３は、ＮＯＲ回路４４，４５からの入力を受けてＮＡＮＤ論理演算結果を出力する。
ＮＡＮＤ回路４５は、ＮＯＲ回路４６，４８からの入力を受けてＮＡＮＤ論理演算結果を出力する。
例えば、カラム選択線Ｙ［７］が選択された場合には、当該カラム選択線Ｙ［７］と接続されているＮＯＲ回路４１，４４，４６は「Ｌ」レベルを出力する。これに従ってＮＡＮＤ回路４０，４３，４７はそれぞれ「Ｈ」レベルを出力する。
この場合、第１のカラムエンコーダ９Ａは、カラム選択線Ｙ［７］が選択された場合に第１のカラムアドレス情報ＣＴ（「１１１」）を生成する。第１のカラムエンコーダ９Ａは、カラム選択線Ｙが選択された場合についても同様にカラム選択線Ｙを選択する第１のカラムアドレス情報ＣＴを生成する。
第２のカラムエンコーダ９Ｂは、第１のカラムエンコーダ９Ａと相補の関係にある第２のカラムアドレス情報ＣＢを生成する。
第２のカラムエンコーダ９Ｂは、複数のカラム選択線Ｙ［０］〜Ｙ［７］と、複数のＮＯＲ回路４９，５１，５２，５４，５５，５７と、複数のＮＡＮＤ回路５０，５３，５６とを含む。なお、第１のカラムエンコーダ９Ａと第２のカラムエンコーダ９Ｂは、第１のロウエンコーダ６Ａと第２のロウエンコーダ６Ｂと同様に、ダミーセルＤＭＣを用いて構成してもよい。
第２のカラムエンコーダ９Ｂに設けられた複数のＮＯＲ回路および複数のＮＡＮＤ回路は、任意のカラム選択線Ｙが選択された場合に当該カラム選択線Ｙを選択するアドレス情報をデコードするようにカラム選択線Ｙと所定の組み合わせで接続されている。
具体的には、ＮＯＲ回路４９は、カラム選択線Ｙ［３］とカラム選択線Ｙ［２］からの入力を受けてＮＯＲ論理演算結果を出力する。ＮＯＲ回路５１は、カラム選択線Ｙ［１］とカラム選択線Ｙ［０］からの入力を受けてＮＯＲ論理演算結果を出力する。ＮＯＲ回路５２は、カラム選択線Ｙ［５］とカラム選択線Ｙ［４］からの入力を受けてＮＯＲ論理演算結果を出力する。ＮＯＲ回路５４は、カラム選択線Ｙ［１］とカラム選択線Ｙ［０］からの入力を受けてＮＯＲ論理演算結果を出力する。ＮＯＲ回路５５は、カラム選択線Ｙ［６］とカラム選択線Ｙ［４］からの入力を受けてＮＯＲ論理演算結果を出力する。ＮＯＲ回路５７は、カラム選択線Ｙ［２］とカラム選択線Ｙ［０］からの入力を受けてＮＯＲ論理演算結果を出力する。
ＮＡＮＤ回路５０は、ＮＯＲ回路４９，５１からの入力を受けてＮＡＮＤ論理演算結果を出力する。
ＮＡＮＤ回路５３は、ＮＯＲ回路５２，５４からの入力を受けてＮＡＮＤ論理演算結果を出力する。
ＮＡＮＤ回路５６は、ＮＯＲ回路５５，５７からの入力を受けてＮＡＮＤ論理演算結果を出力する。
例えば、カラム選択線Ｙ［７］が選択された場合には、ＮＯＲ回路は、接続されていない。したがって、ＮＡＮＤ回路５０，５３，５６は「Ｌ」レベルを維持する。
この場合、第２のカラムエンコーダ９Ｂは、カラム選択線Ｙ［７］が選択された場合に第２のカラムアドレス情報ＣＢ（「０００」）を生成する。第２のカラムエンコーダ９Ｂは、カラム選択線Ｙが選択された場合についても同様にカラム選択線Ｙを選択する第２のカラムアドレス情報ＣＢを生成する。
図６は、カラム選択線Ｙの選択とエンコードされる第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢとの関係を説明する図である。
図６に示されるように、カラム選択線Ｙ［０］〜Ｙ［７］の選択に応じた第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢとが示されている。
第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとは、互いに相補の関係である場合が示されている。
再び図３を参照して、検出回路５は、第１ロウ判定回路５Ａと、第２ロウ判定回路５Ｂと、第１カラム判定回路５Ｃと、第２カラム判定回路５Ｄと、合成回路５Ｅとを含む。
第１ロウ判定回路５Ａは、ＥＸＯＲ回路６４〜６７とＮＡＮＤ回路７０とを含む。
第２ロウ判定回路５Ｂは、ＥＸＯＲ回路６０〜６３と、ＮＯＲ回路７２とを含む。
第１カラム判定回路５Ｃは、ＥＸＯＲ回路３３〜３５と、ＮＡＮＤ回路３６とを含む。
第２カラム判定回路５Ｄは、ＥＸＯＲ回路３０〜３２と、ＮＡＮＤ回路３７とを含む。
合成回路５Ｅは、ＮＡＮＤ回路７４と、ＯＲ回路７５と、フリップフロップ（ＦＦ）７６とを含む。
第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して比較結果に基づく第１ロウ判定信号ＲＦＬＧを出力する。
ＥＸＯＲ回路６４〜６７は、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとのそれぞれの１ビットずつの入力を受けてＥＸＯＲ論理演算結果ＲＢＯをＮＡＮＤ回路７０に出力する。
第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとは、正常である場合には互いに相補の関係にある。
したがって、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとが互いに相補の関係にある場合（正常である場合）には、ＥＸＯＲ回路６４〜６７のＥＸＯＲ論理演算結果ＲＢＯは全て「Ｈ」レベルを出力する。この場合、ＮＡＮＤ回路７０は、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。一方、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとが相補の関係に無い場合（正常でない場合）には、ＥＸＯＲ回路６４〜６７のＥＸＯＲ論理演算結果ＲＢＯの少なくともいずれか１つは「Ｌ」レベルを出力する。この場合、ＮＡＮＤ回路７０は、第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）を出力する。
第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）により、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとが相補の関係に無い（正常でない場合）ことが判定される。すなわち、ロウデコーダ４に異常があり、正常にデコードされなかったことが判定される。
具体的には、ロウデコーダ４の異常により、複数のワード線ＷＬが１つも選択されない場合の無選択異常と、複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合のマルチ選択異常が判定される。
第２ロウ判定回路５Ｂは、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとを比較して比較結果に基づく第２ロウ判定信号ＲＣＭＰを出力する。
ＥＸＯＲ回路６０〜６３は、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとのそれぞれの１ビットずつの入力を受けてＥＸＯＲ論理演算結果ＲＴＯをＮＯＲ回路７２に出力する。
入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとは、正常である場合には同一の関係にある。
したがって、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとが同一の関係にある場合（正常である場合）には、ＥＸＯＲ回路６０〜６３のＥＸＯＲ論理演算結果ＲＴＯは全て「Ｌ」レベルを出力する。この場合、ＮＯＲ回路７２は、第２ロウ判定信号ＲＣＭＰ（「Ｈ」レベル）を出力する。一方、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとが同一の関係に無い場合（正常でない場合）には、ＥＸＯＲ回路６０〜６３のＥＸＯＲ論理演算結果ＲＴＯの少なくともいずれか１つは「Ｈ」レベルを出力する。この場合、ＮＯＲ回路７２は、第２ロウ判定信号ＲＣＭＰ（「Ｌ」レベル）を出力する。
第２ロウ判定信号ＲＣＭＰ（「Ｌ」レベル）により、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとが同一の関係に無い（正常でない場合）ことが判定される。すなわち、ロウデコーダ４に異常があり、正常にデコードされなかったことが判定される。
具体的には、ロウデコーダ４の異常により、複数のワード線ＷＬのうち誤ったワード線ＷＬが選択された誤選択異常が判定される。
第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して比較結果に基づく第１カラム判定信号ＣＦＬＧを出力する。
ＥＸＯＲ回路３３〜３５は、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとのそれぞれの１ビットずつの入力を受けてＥＸＯＲ論理演算結果ＣＢＯをＮＡＮＤ回路３６に出力する。
第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとは、正常である場合には互いに相補の関係にある。
したがって、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係にある場合（正常である場合）には、ＥＸＯＲ回路３３〜３５のＥＸＯＲ論理演算結果ＣＢＯは全て「Ｈ」レベルを出力する。この場合、ＮＡＮＤ回路３６は、第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。一方、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報とが相補の関係に無い場合（正常でない場合）には、ＥＸＯＲ回路３３〜３５のＥＸＯＲ論理演算結果ＣＢＯの少なくともいずれか１つは「Ｌ」レベルを出力する。この場合、ＮＡＮＤ回路３６は、第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）を出力する。
第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）により、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが相補の関係に無い（正常でない場合）ことが判定される。すなわち、カラムデコーダ１０に異常があり、正常にデコードされなかったことが判定される。
具体的には、カラムデコーダ１０の異常により、複数のカラム選択線Ｙが１つも選択されない場合の無選択異常と、複数のカラム選択線Ｙのうち複数のカラム選択線Ｙが選択される場合のマルチ選択異常が判定される。
第２カラム判定回路５Ｄは、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとを比較して比較結果に基づく第２カラム判定信号ＣＣＭＰを出力する。
ＥＸＯＲ回路３０〜３２は、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとのそれぞれの１ビットずつの入力を受けてＥＸＯＲ論理演算結果ＣＴＯをＮＯＲ回路３７に出力する。
入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとは、正常である場合には同一の関係にある。
したがって、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとが同一の関係にある場合（正常である場合）には、ＥＸＯＲ回路３０〜３２のＥＸＯＲ論理演算結果ＣＴＯは全て「Ｌ」レベルを出力する。この場合、ＮＯＲ回路３７は、第２カラム判定信号ＣＣＭＰ（「Ｈ」レベル）を出力する。一方、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとが同一の関係に無い場合（正常でない場合）には、ＥＸＯＲ回路３０〜３２のＥＸＯＲ論理演算結果ＣＴＯの少なくともいずれか１つは「Ｈ」レベルを出力する。この場合、ＮＯＲ回路３７は、第２カラム判定信号ＣＣＭＰ（「Ｌ」レベル）を出力する。
第２カラム判定信号ＣＣＭＰ（「Ｌ」レベル）により、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとが同一の関係に無い（正常でない場合）ことが判定される。すなわち、カラムデコーダ１０に異常があり、正常にデコードされなかったことが判定される。
具体的には、カラムデコーダ１０の異常により、複数のカラム選択線Ｙのうち誤ったカラム選択線Ｙが選択された誤選択異常が判定される。
合成回路５Ｅにおいて、ＮＡＮＤ回路７４は、第２ロウ判定信号ＲＣＭＰと、第２カラム判定信号ＲＣＭＰとの入力を受けてそのＮＡＮＤ論理演算結果をＯＲ回路７５に出力する。ＯＲ回路７５は、第１ロウ判定信号ＲＦＬＧと、第１カラム判定信号ＣＦＬＧと、ＮＡＮＤ回路７４の出力とを受けてＯＲ論理演算結果をフリップフロップ７６に出力する。
ＯＲ回路７５は、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と、第２ロウ判定信号ＲＣＭＰ（「Ｈ」レベル）と、第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）と、第２カラム判定信号ＣＣＭＰ（「Ｈ」レベル）であればフリップフロップ７６に「Ｌ」レベルを格納する。一方、ＯＲ回路７５は、第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）、第２ロウ判定信号ＲＣＭＰ（「Ｌ」レベル）、第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）、第２カラム判定信号ＣＣＭＰ（「Ｌ」レベル）のいずれかの状態であればフリップフロップ７６に「Ｈ」レベルを格納する。
フリップフロップ７６は、格納されたデータに基づいて異常信号ＦＬＡＧを出力する。
図７は、実施形態１に従うロウデコーダ４およびカラムデコーダ１０の異常を説明する図である。
図７に示されるように、ロウデコーダ４の異常により、複数のワード線ＷＬが１つも選択されない場合の無選択異常、あるいは複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合のマルチ選択異常が生じた場合には、第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）に従って異常信号ＦＬＡＧ（「Ｈ」レベル）に設定される。
ロウデコーダ４の異常により、複数のワード線ＷＬのうち誤ったワード線ＷＬが選択された誤選択異常が生じた場合には、第２ロウ判定信号ＲＣＭＰ（「Ｌ」レベル）に従って異常信号ＦＬＡＧ（「Ｈ」レベル）に設定される。
カラムデコーダ１０の異常により、複数のカラム選択線Ｙが１つも選択されない場合の無選択異常、あるいは複数のカラム選択線Ｙのうち複数のカラム選択線Ｙが選択される場合のマルチ選択異常が生じた場合には、第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）に従って異常信号ＦＬＡＧ（「Ｈ」レベル）に設定される。
カラムデコーダ１０の異常により、複数のカラム選択線Ｙのうち誤ったカラム選択線Ｙが選択された誤選択異常が生じた場合には、第２カラム判定信号ＣＣＭＰ（「Ｌ」レベル）に従って異常信号ＦＬＡＧ（「Ｈ」レベル）に設定される。
ロウデコーダ４およびカラムデコーダ１０がともに正常である場合には、異常信号ＦＬＡＧ（「Ｌ」レベル）に設定される。
実施形態１に従う検出回路５は、異常信号ＦＬＡＧをＣＰＵ２０に出力する。
実施形態１に従う検出回路５は、データ読出およびデータ書込の際に異常信号ＦＬＡＧを出力する。したがって、実施形態１に従う構成により、簡易な方式でアドレスデコーダ（ロウデコーダ４およびカラムデコーダ１０）の故障を早期に検出することが可能である。
図８は、実施形態１に従う半導体装置１の動作を説明するタイミングチャート図（その１）である。
本例においては、正常動作する場合について説明する。
図８に示されるように、時刻Ｔ０において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ０において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ１において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ２において、第２カラム判定回路５Ｄは、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとを比較して一致しているため第２カラム判定信号ＣＣＭＰ（「「Ｈ」レベル）を出力する。
また、時刻Ｔ２において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。
時刻Ｔ３において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成する。本例においては、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係にあるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ４において、第２ロウ判定回路５Ｂは、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとを比較して一致しているため第２ロウ判定信号ＲＣＭＰ（「Ｈ」レベル）を出力する。
時刻Ｔ５において、検出回路５は、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と、第２ロウ判定信号ＲＣＭＰ（「Ｈ」レベル）と、第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）と、第２カラム判定信号ＣＣＭＰ（「「Ｈ」レベル）とに基づいて異常信号ＦＬＡＧ（「Ｌ」レベル）を出力する。
図９は、実施形態１に従う半導体装置１の動作を説明するタイミングチャート図（その２）である。
本例においては、ワード線ＷＬの選択動作が無い場合について説明する。
図９に示されるように、時刻Ｔ６において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ７において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ７において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い、第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ８において、第２カラム判定回路５Ｄは、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとを比較して一致しているため第２カラム判定信号ＣＣＭＰ（「Ｈ」レベル）を出力する。
また、本例においては、ロウデコーダ４は、異常により入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択しない。
第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成するが、本例においては第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成されない。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係ではないため第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）を維持する。
時刻Ｔ９において、第２ロウ判定回路５Ｂは、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとを比較して一致していないため第２ロウ判定信号ＲＣＭＰ（「Ｌ」レベル）を出力する。
時刻Ｔ１０において、検出回路５は、第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）と、第２ロウ判定信号ＲＣＭＰ（「Ｌ」レベル）と、第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）と、第２カラム判定信号ＣＣＭＰ（「Ｈ」レベル）とに基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
したがって、複数のワード線ＷＬのうちの１本も選択されない無選択異常が生じた場合には、異常を検出することが可能である。
図１０は、実施形態１に従う半導体装置１の動作を説明するタイミングチャート図（その３）である。
本例においては、複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合について説明する。
図１０に示されるように、時刻Ｔ１１において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ１２において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ１２において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ１３において、第２カラム判定回路５Ｄは、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとを比較して一致しているため第２カラム判定信号ＣＣＭＰ（「Ｈ」レベル）を出力する。
また、時刻Ｔ１３において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて異常により複数のワード線ＷＬのうちの複数のワード線ＷＬを選択する。
時刻Ｔ１４において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成するが、本例においては第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成されない。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係ではないため第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）を維持する。
時刻Ｔ１５において、第２ロウ判定回路５Ｂは、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとを比較して一致していないため第２ロウ判定信号ＲＣＭＰ（「Ｌ」レベル）を出力する。本例においては、第２ロウ判定信号ＲＣＭＰ（「Ｌ」レベル）を出力する場合について説明するが、条件によっては入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとを比較した場合に一致して第２ロウ判定信号ＲＣＭＰ（「Ｈ」レベル）を出力する場合も考えられる。
時刻Ｔ１６において、検出回路５は、第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）と、第２ロウ判定信号ＲＣＭＰ（「Ｌ」レベル）と、第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）と、第２カラム判定信号ＣＣＭＰ（「Ｈ」レベル）とに基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
複数のワード線ＷＬのうち複数のワード線ＷＬが選択されるマルチ選択異常が生じた場合には、異常を検出することが可能である。
図１１は、実施形態１に従う半導体装置１の動作を説明するタイミングチャート図（その４）である。
本例においては、複数のワード線ＷＬのうち誤ったワード線ＷＬが選択される誤選択異常の場合について説明する。
図１１に示されるように、時刻Ｔ１７において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ１７において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ１８において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ１９において、第２カラム判定回路５Ｄは、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとを比較して一致しているため第２カラム判定信号ＣＣＭＰ（「Ｈ」レベル）を出力する。
また、時刻Ｔ１９において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて異常により複数のワード線ＷＬのうちの誤ったワード線ＷＬを選択する。
時刻Ｔ２０において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成するが、本例においては誤ったワード線ＷＬに従って第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係であるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ２１において、第２ロウ判定回路５Ｂは、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとを比較して一致していないため第２ロウ判定信号ＲＣＭＰ（「Ｌ」レベル）を出力する。
時刻Ｔ２２において、検出回路５は、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と、第２ロウ判定信号ＲＣＭＰ（「Ｌ」レベル）と、第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）と、第２カラム判定信号ＣＣＭＰ（「Ｈ」レベル）とに基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
複数のワード線ＷＬのうち誤ったワード線ＷＬが選択される誤選択異常が生じた場合には、異常を検出することが可能である。
図１２は、実施形態１に従う半導体装置１の動作を説明するタイミングチャート図（その５）である。
本例においては、カラム選択線Ｙの選択動作が無い場合について説明する。
図１２に示されるように、時刻Ｔ２３において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、本例においては、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択しない。
第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成するが、本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成されない。
これに伴い、第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係ではないため第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）を維持する。
時刻Ｔ２３において、第２カラム判定回路５Ｄは、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとを比較して一致しないため第２カラム判定信号ＣＣＭＰ（「Ｌ」レベル）を出力する。
また、時刻Ｔ２３において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。
時刻Ｔ２４において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成する。本例においては、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係にあるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ２５において、第２ロウ判定回路５Ｂは、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとを比較して一致しているため第２ロウ判定信号ＲＣＭＰ（「Ｈ」レベル）を出力する。
時刻Ｔ２６において、検出回路５は、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と、第２ロウ判定信号ＲＣＭＰ（「Ｈ」レベル）と、第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）と、第２カラム判定信号ＣＣＭＰ（「Ｌ」レベル）とに基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
したがって、複数のカラム選択線Ｙのうちの１本も選択されない無選択異常が生じた場合には、異常を検出することが可能である。
図１３は、実施形態１に従う半導体装置１の動作を説明するタイミングチャート図（その６）である。
本例においては、複数のカラム選択線Ｙのうちの複数のカラム選択線Ｙが選択される場合について説明する。
図１３に示されるように、時刻Ｔ２６において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ２６において、本例においては、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの複数本を選択する。
時刻Ｔ２７において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成するが、本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成されない。
これに伴い、第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係ではないため第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）を維持する。
時刻Ｔ２８において、第２カラム判定回路５Ｄは、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとを比較して一致しないため第２カラム判定信号ＣＣＭＰ（「Ｌ」レベル）を出力する。
また、時刻Ｔ２８において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。
時刻Ｔ２９において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成する。本例においては、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係にあるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ３０において、第２ロウ判定回路５Ｂは、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとを比較して一致しているため第２ロウ判定信号ＲＣＭＰ（「Ｈ」レベル）を出力する。
時刻Ｔ３１において、検出回路５は、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と、第２ロウ判定信号ＲＣＭＰ（「Ｈ」レベル）と、第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）と、第２カラム判定信号ＣＣＭＰ（「Ｌ」レベル）とに基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
したがって、複数のカラム選択線Ｙのうちの複数のカラム選択線Ｙが選択されるマルチ選択異常が生じた場合には、異常を検出することが可能である。
図１４は、実施形態１に従う半導体装置１の動作を説明するタイミングチャート図（その７）である。
本例においては、複数のカラム選択線Ｙのうち誤ったカラム選択線Ｙが選択される誤選択異常の場合について説明する。
図１４に示されるように、時刻Ｔ３２において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ３２において、本例においては、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの誤ったカラム選択線Ｙを選択する。
時刻Ｔ３３において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成するが、本例においては、誤ったカラム選択線Ｙに従って第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い、第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係ではあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ３４において、第２カラム判定回路５Ｄは、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとを比較して一致しないため第２カラム判定信号ＣＣＭＰ（「Ｌ」レベル）を出力する。
また、時刻Ｔ３４において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。
時刻Ｔ３５において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成する。本例においては、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係にあるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ３６において、第２ロウ判定回路５Ｂは、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとを比較して一致しているため第２ロウ判定信号ＲＣＭＰ（「Ｈ」レベル）を出力する。
時刻Ｔ３７において、検出回路５は、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と、第２ロウ判定信号ＲＣＭＰ（「Ｈ」レベル）と、第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）と、第２カラム判定信号ＣＣＭＰ（「Ｌ」レベル）とに基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
したがって、複数のカラム選択線Ｙのうち誤ったカラム選択線Ｙが選択される誤選択異常が生じた場合には、異常を検出することが可能である。
＜実施形態２＞
図１５は、実施形態２に従う半導体装置１＃の概要を説明する図である。
図１５を参照して、半導体装置１＃は、メモリマクロ１５＃と、ＣＰＵ２０と、比較回路１１とを含む。
ＣＰＵ２０は、メモリマクロ１５＃を制御して、メモリマクロ１５＃に格納されているデータを取得する。
メモリマクロ１５＃は、メモリマクロ１５と比較して検出回路５を検出回路５Ｐに置換した点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。
検出回路５Ｐは、ロウエンコーダ６から出力される第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢならびにカラムエンコーダ９から出力される第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢに基づく出力アドレス情報ＡＱを出力する。出力アドレス情報ＡＱは、出力ロウアドレス情報ＯＲＡＤおよび出力カラムアドレス情報ＯＣＡＤを含む。
比較回路１１は、検出回路５Ｐから出力された出力アドレス情報ＡＱと入力アドレス情報ＩＡＤとを比較して比較結果をＣＰＵ２０に出力する。
図１６は、実施形態２に従う検出回路５Ｐ、ロウエンコーダ６およびカラムエンコーダ９の回路構成を説明する図である。
図１６を参照して、図３の検出回路５と比較して、検出回路５Ｐは、第１ロウ判定回路５Ａと、第２ロウ判定回路５Ｂ＃と、第１カラム判定回路５Ｃと、第２カラム判定回路５Ｄ＃とを含む。
第１ロウ判定回路５Ａは、ＥＸＯＲ回路６４〜６７とＮＡＮＤ回路７０とを含む。
第２ロウ判定回路５Ｂ＃は、ＥＸＯＲ回路６０＃〜６３＃と、フリップフロップ（ＦＦＦ）８０〜８３とを含む。
第１カラム判定回路５Ｃは、ＥＸＯＲ回路３３〜３５と、ＮＡＮＤ回路３６とを含む。
第２カラム判定回路５Ｄ＃は、ＥＸＯＲ回路３０＃〜３２＃と、フリップフロップ（ＦＦ）７７〜７９とを含む。
第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して比較結果に基づく第１ロウ判定信号ＲＦＬＧを出力する。
実施形態１で説明したのと同様に、第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）により、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとが相補の関係に無い（正常でない場合）ことが判定される。すなわち、ロウデコーダ４に異常があり、正常にデコードされなかったことが判定される。
具体的には、ロウデコーダ４の異常により、複数のワード線ＷＬが１つも選択されない場合の無選択異常と、複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合のマルチ選択異常が判定される。
第２ロウ判定回路５Ｂ＃は、第１のロウアドレス情報ＲＴと第１カラム判定信号ＣＦＬＧとに基づいて出力ロウアドレス情報ＯＲＡＤを生成する。
ＥＸＯＲ回路６０＃〜６３＃は、第１のロウアドレス情報ＲＴの１ビットと第１カラム判定信号ＣＦＬＧの入力をそれぞれ受けてＥＸＯＲ論理演算結果ＲＴＯをフリップフロップ８０〜８３にそれぞれ出力する。
カラムデコーダ１０に異常が無い場合には第１カラム判定信号ＣＦＬＧは「Ｌ」レベルに設定される。一方、カラムデコーダ１０に異常が有る場合には第１カラム判定信号ＣＦＬＧは「Ｈ」レベルに設定される。
ＥＸＯＲ回路６０＃〜６３＃は、第１のロウアドレス情報ＲＴの１ビットと第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）の入力をそれぞれ受けてＥＸＯＲ論理演算結果ＲＴＯをフリップフロップ８０〜８３にそれぞれ出力する。
この場合、第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）に設定されているため第１のロウアドレス情報ＲＴがそのままＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ出力される。
第１のロウアドレス情報ＲＴは、フリップフロップ８０〜８３でラッチされて、出力ロウアドレス情報ＯＲＡＤとして比較回路１１に出力される。
ＥＸＯＲ回路６０＃〜６３＃は、第１のロウアドレス情報ＲＴの１ビットと第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）の入力をそれぞれ受けてＥＸＯＲ論理演算結果ＲＴＯをフリップフロップ８０〜８３にそれぞれ出力する。
この場合、第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）に設定されているため第１のロウアドレス情報ＲＴのデータが反転する。例えば、第１のロウアドレス情報ＲＴが「１１１１」の場合には、ＥＸＯＲ論理演算結果ＲＴＯは「００００」に変化する。すなわち、第１のロウアドレス情報ＲＴは第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）の入力に従って反転したアドレス情報に変更される。当該反転した第１のロウアドレス情報ＲＴは、フリップフロップ８０〜８３でラッチされて、出力ロウアドレス情報ＯＲＡＤとして比較回路１１に出力される。
したがって、比較回路１１において、出力ロウアドレス情報ＯＲＡＤが変更されているため出力アドレス情報ＡＱと入力アドレス情報ＩＡＤとを比較して比較結果は一致しない。すなわち、不一致の判定信号がＣＰＵ２０に出力される。
第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して比較結果に基づく第１カラム判定信号ＣＦＬＧを出力する。
実施形態１で説明したのと同様に、第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）により、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが相補の関係に無い（正常でない場合）ことが判定される。すなわち、カラムデコーダ１０に異常があり、正常にデコードされなかったことが判定される。
具体的には、カラムデコーダ１０の異常により、複数のカラム選択線Ｙが１つも選択されない場合の無選択異常と、複数のカラム選択線Ｙのうち複数のカラム選択線Ｙが選択される場合のマルチ選択異常が判定される。
第２カラム判定回路５Ｄ＃は、第２のカラムアドレス情報ＣＢと第１ロウ判定信号ＲＦＬＧとに基づいて出力カラムアドレス情報ＯＣＡＤを生成する。
ＥＸＯＲ回路３０＃〜３２＃は、第１のカラムアドレス情報ＣＴの１ビットと第１ロウ判定信号ＲＦＬＧの入力をそれぞれ受けてＥＸＯＲ論理演算結果ＣＴＯをフリップフロップ７７〜７９にそれぞれ出力する。
ロウデコーダ４に異常が無い場合には第１ロウ判定信号ＲＦＬＧは「Ｌ」レベルに設定される。一方、ロウデコーダ４に異常が有る場合には第１ロウ判定信号ＲＦＬＧは「Ｈ」レベルに設定される。
ＥＸＯＲ回路３０＃〜３２＃は、第１のカラムアドレス情報ＣＴの１ビットと第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）の入力をそれぞれ受けてＥＸＯＲ論理演算結果ＣＴＯをフリップフロップ７７〜７９にそれぞれ出力する。
この場合、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）に設定されているため第１のカラムアドレス情報ＣＴがそのままＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。
第１のカラムアドレス情報ＣＴは、フリップフロップ７７〜７９でラッチされて、出力カラムアドレス情報ＯＣＡＤとして比較回路１１に出力される。
ＥＸＯＲ回路３０＃〜３２＃は、第１のカラムアドレス情報ＣＴの１ビットと第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）の入力をそれぞれ受けてＥＸＯＲ論理演算結果ＣＴＯをフリップフロップ７７〜７９にそれぞれ出力する。
この場合、第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）に設定されているため第１のカラムアドレス情報ＣＴのデータが反転する。例えば、第１のカラムアドレス情報ＣＴが「１１１」の場合には、ＥＸＯＲ論理演算結果ＣＴＯは「０００」に変化する。すなわち、第１のカラムアドレス情報ＣＴは第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）の入力に従って反転したアドレス情報に変更される。当該反転した第１のカラムアドレス情報ＣＴは、フリップフロップ７７〜７９でラッチされて、出力カラムアドレス情報ＯＣＡＤとして比較回路１１に出力される。
したがって、比較回路１１において、出力カラムアドレス情報ＯＣＡＤが変更されているため出力アドレス情報ＡＱと入力アドレス情報ＩＡＤとを比較して比較結果は一致しない。すなわち、不一致の判定信号がＣＰＵ２０に出力される。
図１７は、実施形態２に従うロウデコーダ４およびカラムデコーダ１０の異常を説明する図である。
図１７（Ａ）に示されるように、ロウデコーダ４の異常により、複数のワード線ＷＬが１つも選択されない場合の無選択異常、あるいは複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合のマルチ選択異常が生じた場合には、第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）が出力される。
図１７（Ｂ）に示されるように、カラムデコーダ１０の異常により、複数のカラム選択線Ｙが１つも選択されない場合の無選択異常、あるいは複数のカラム選択線Ｙのうち複数のカラム選択線Ｙが選択される場合のマルチ選択異常が生じた場合には、第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）が出力される。
図１７（Ｃ）に示されるように、ロウデコーダ４の異常により、複数のワード線ＷＬが１つも選択されない場合の無選択異常、あるいはカラムデコーダ１０の異常により、複数のカラム選択線Ｙが１つも選択されない場合の無選択異常が生じた場合には、検出回路５Ｐから出力された出力アドレス情報ＡＱのうちの一部のロウアドレス情報あるいはカラムアドレス情報が反転している。
したがって、比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合でも入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は一致せずの判定信号（Ｆａｉｌ）がＣＰＵ２０に出力される。
複数のワード線ＷＬのうちの１本が正常に選択された場合および複数のカラム選択線Ｙのうちの１本が正常に選択された場合には、検出回路５Ｐから出力された出力アドレス情報ＡＱは正しいロウアドレス情報およびカラムアドレス情報を含む。
したがって、比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は一致する判定信号（Ｐａｓｓ）がＣＰＵ２０に出力される。
ロウデコーダ４の異常により、複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合のマルチ選択異常、あるいは、カラムデコーダ１０の異常により、複数のカラム選択線Ｙのうち複数のカラム選択線Ｙが選択される場合のマルチ選択異常が生じた場合には、検出回路５Ｐから出力された出力アドレス情報ＡＱのうちの一部のロウアドレス情報あるいはカラムアドレス情報が反転している。
したがって、比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合でも入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は一致せずの判定信号（Ｆａｉｌ）がＣＰＵ２０に出力される。
ロウデコーダ４の異常により、複数のワード線ＷＬのうち誤ったワード線ＷＬが選択された誤選択異常が生じた場合、あるいは、複数のカラム選択線Ｙのうち誤ったカラム選択線Ｙが選択された誤選択異常が生じた場合には、検出回路５Ｐから出力された出力アドレス情報ＡＱは誤ったロウアドレス情報あるいはカラムアドレス情報を含む。
したがって、比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合でも入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は一致せずの判定信号（Ｆａｉｌ）がＣＰＵ２０に出力される。
図１８は、実施形態２に従う半導体装置１＃の動作を説明するタイミングチャート図（その１）である。
本例においては、正常動作する場合について説明する。
図１８に示されるように、時刻Ｔ４０において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ４０において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ４１において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ４２において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。
時刻Ｔ４３において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成する。本例においては、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係にあるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ４４において、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）に設定されているため第１のカラムアドレス情報ＣＴがそのままＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。また、第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）に設定されているため第１のロウアドレス情報ＲＴがそのままＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ出力される。
検出回路５Ｐは、正しいロウアドレス情報およびカラムアドレス情報を含む出力アドレス情報ＡＱを出力する。
比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は一致の判定信号（Ｐａｓｓ）をＣＰＵ２０に出力する。
図１９は、実施形態２に従う半導体装置１＃の動作を説明するタイミングチャート図（その２）である。
本例においては、ワード線ＷＬの選択動作が無い場合について説明する。
図１９に示されるように、時刻Ｔ４５において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ４５において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ４６において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い、第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
本例においては、ロウデコーダ４は、異常により入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択しない。
第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成するが、本例においては第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成されない。
時刻Ｔ４７において、第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）に設定されているため第１のカラムアドレス情報ＣＴは反転されてＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。ワード線ＷＬが選択されないため第１のロウアドレス情報ＲＴ（「１１１１」）がそのままＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ出力される。
検出回路５Ｐは、誤ったロウアドレス情報および反転したカラムアドレス情報を含む出力アドレス情報ＡＱを出力する。
比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は不一致の判定信号（Ｆａｉｌ）をＣＰＵ２０に出力する。
したがって、複数のワード線ＷＬのうちの１本も選択されない無選択異常が生じた場合には、異常を検出することが可能である。
図２０は、実施形態２に従う半導体装置１＃の動作を説明するタイミングチャート図（その３）である。
本例においては、複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合について説明する。
図２０に示されるように、時刻Ｔ４９において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ４９において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ５０において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ５１において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて異常により複数のワード線ＷＬのうちの複数のワード線ＷＬを選択する。
時刻Ｔ５２において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成するが、本例においては第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成されない。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係ではないため第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）を維持する。
時刻Ｔ５３において、第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）に設定されているため第１のカラムアドレス情報ＣＴは反転されてＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。ワード線ＷＬが複数選択されるため第１のロウアドレス情報ＲＴ（不明）がＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ出力される。
検出回路５Ｐは、誤ったロウアドレス情報および反転したカラムアドレス情報を含む出力アドレス情報ＡＱを出力する。
比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は不一致の判定信号（Ｆａｉｌ）をＣＰＵ２０に出力する。
複数のワード線ＷＬのうち複数のワード線ＷＬが選択されるマルチ選択異常が生じた場合には、異常を検出することが可能である。
図２１は、実施形態２に従う半導体装置１＃の動作を説明するタイミングチャート図（その４）である。
本例においては、複数のワード線ＷＬのうち誤ったワード線ＷＬが選択される誤選択異常の場合について説明する。
図２１に示されるように、時刻Ｔ５４において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ５４において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ５５において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
また、時刻Ｔ５６において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて異常により複数のワード線ＷＬのうちの誤ったワード線ＷＬを選択する。
時刻Ｔ５７において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成するが、本例においては誤ったワード線ＷＬに従って第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係であるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ５８において、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）に設定されているため第１のカラムアドレス情報ＣＴがそのままＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。また、第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）に設定されているため第１のロウアドレス情報ＲＴがそのままＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ出力される。
検出回路５Ｐは、誤ったロウアドレス情報およびカラムアドレス情報を含む出力アドレス情報ＡＱを出力する。
比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は不一致の判定信号（Ｆａｉｌ）をＣＰＵ２０に出力する。
複数のワード線ＷＬのうち誤ったワード線ＷＬが選択される誤選択異常が生じた場合には、異常を検出することが可能である。
図２２は、実施形態２に従う半導体装置１＃の動作を説明するタイミングチャート図（その５）である。
本例においては、カラム選択線Ｙの選択動作が無い場合について説明する。
図２２に示されるように、時刻Ｔ５９において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、本例においては、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択しない。
第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成するが、本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成されない。
これに伴い、第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係ではないため第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）を維持する。
時刻Ｔ６０において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。
時刻Ｔ６１において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成する。本例においては、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係にあるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ６２において、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）に設定されているため第１のカラムアドレス情報ＣＴがそのままＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。また、第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）に設定されているため第１のロウアドレス情報ＲＴは反転されてＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ出力される。
検出回路５Ｐは、反転したロウアドレス情報および誤ったカラムアドレス情報を含む出力アドレス情報ＡＱを出力する。
比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は不一致の判定信号（Ｆａｉｌ）をＣＰＵ２０に出力する。
したがって、複数のカラム選択線Ｙのうちの１本も選択されない無選択異常が生じた場合には、異常を検出することが可能である。
図２３は、実施形態２に従う半導体装置１＃の動作を説明するタイミングチャート図（その６）である。
本例においては、複数のカラム選択線Ｙのうちの複数のカラム選択線Ｙが選択される場合について説明する。
図２３に示されるように、時刻Ｔ６４において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ６４において、本例においては、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ６５において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成するが、本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成されない。
これに伴い、第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係ではないため第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）を維持する。
時刻Ｔ６６において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。
時刻Ｔ６７において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成する。本例においては、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係にあるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ６８において、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）に設定されているため第１のカラムアドレス情報ＣＴがそのままＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。また、第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）に設定されているため第１のロウアドレス情報ＲＴは反転されてＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ出力される。
検出回路５Ｐは、反転したロウアドレス情報および誤ったカラムアドレス情報を含む出力アドレス情報ＡＱを出力する。
比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は不一致の判定信号（Ｆａｉｌ）をＣＰＵ２０に出力する。
したがって、複数のカラム選択線Ｙのうちの複数のカラム選択線Ｙが選択されるマルチ選択異常が生じた場合には、異常を検出することが可能である。
図２４は、実施形態２に従う半導体装置１＃の動作を説明するタイミングチャート図（その７）である。
本例においては、複数のカラム選択線Ｙのうち誤ったカラム選択線Ｙが選択される誤選択異常の場合について説明する。
図２４に示されるように、時刻Ｔ６９において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ６９において、本例においては、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの誤ったカラム選択線Ｙを選択する。
時刻Ｔ７０において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成するが、本例においては、誤ったカラム選択線Ｙに従って第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い、第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係ではあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
また、時刻Ｔ７１において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。
時刻Ｔ７２において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成する。本例においては、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係にあるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ７３において、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）に設定されているため第１のカラムアドレス情報ＣＴがそのままＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。また、第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）に設定されているため第１のロウアドレス情報ＲＴがそのままＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ出力される。
検出回路５Ｐは、ロウアドレス情報および誤ったカラムアドレス情報を含む出力アドレス情報ＡＱを出力する。
比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は不一致の判定信号（Ｆａｉｌ）をＣＰＵ２０に出力する。
したがって、複数のカラム選択線Ｙのうち誤ったカラム選択線Ｙが選択される誤選択異常が生じた場合には、異常を検出することが可能である。
＜実施形態３＞
図２５は、実施形態３に従う半導体装置１＃Ａの概要を説明する図である。
図２５を参照して、半導体装置１＃Ａは、メモリマクロ１５＃Ａと、ＣＰＵ２０と、比較回路１１とを含む。
ＣＰＵ２０は、メモリマクロ１５＃Ａを制御して、メモリマクロ１５＃Ａに格納されているデータを取得する。
メモリマクロ１５＃Ａは、メモリマクロ１５と比較して検出回路５を検出回路５Ｑに置換した点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。
検出回路５Ｑは、ロウエンコーダ６から出力される第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢならびにカラムエンコーダ９から出力される第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢに基づく出力アドレス情報ＡＱを出力する。出力アドレス情報ＡＱは、出力ロウアドレス情報ＯＲＡＤおよび出力カラムアドレス情報ＯＣＡＤを含む。
比較回路１１は、検出回路５Ｑから出力された出力アドレス情報ＡＱと入力アドレス情報ＩＡＤとを比較して比較結果をＣＰＵ２０に出力する。
図２６は、実施形態３に従う検出回路５Ｑ、ロウエンコーダ６およびカラムエンコーダ９の回路構成を説明する図である。
図２６を参照して、図１６の検出回路５Ｐと比較して、ＯＲ回路８４をさらに追加した点が異なる。検出回路５Ｑは、第１ロウ判定回路５Ａと、第２ロウ判定回路５Ｂ＃と、第１カラム判定回路５Ｃと、第２カラム判定回路５Ｄ＃とを含む。
第１ロウ判定回路５Ａは、ＥＸＯＲ回路６４〜６７とＮＡＮＤ回路７０とを含む。
第２ロウ判定回路５Ｂ＃は、ＥＸＯＲ回路６０＃〜６３＃と、フリップフロップ（ＦＦＦ）８０〜８３とを含む。
第１カラム判定回路５Ｃは、ＥＸＯＲ回路３３〜３５と、ＮＡＮＤ回路３６とを含む。
第２カラム判定回路５Ｄ＃は、ＥＸＯＲ回路３０＃〜３２＃と、フリップフロップ（ＦＦ）７７〜７９とを含む。
第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して比較結果に基づく第１ロウ判定信号ＲＦＬＧを出力する。
第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して比較結果に基づく第１カラム判定信号ＣＦＬＧを出力する。
ＯＲ回路８４は、第１ロウ判定信号ＲＦＬＧと、第１カラム判定信号ＣＦＬＧとのＯＲ論理演算結果ＸＦＬＧを第２ロウ判定回路５Ｂ＃および第２カラム判定回路５Ｄ＃にそれぞれ出力する。
第２ロウ判定回路５Ｂ＃は、第１のロウアドレス情報ＲＴとＯＲ論理演算結果ＸＦＬＧとに基づいて出力ロウアドレス情報ＯＲＡＤを生成する。
第２カラム判定回路５Ｄ＃は、第２のカラムアドレス情報ＣＢとＯＲ論理演算結果ＸＦＬＧとに基づいて出力カラムアドレス情報ＯＣＡＤを生成する。
実施形態２で説明したのと同様にＯＲ論理演算結果ＸＦＬＧ（「Ｌ」レベル）が入力される場合には、第２ロウ判定回路５Ｂ＃は、第１のロウアドレス情報ＲＴをそのままＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ格納する。
また、ＯＲ論理演算結果ＸＦＬＧ（「Ｌ」レベル）が入力される場合には、第２カラム判定回路５Ｄ＃は、第１のカラムアドレス情報ＣＴをそのままＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ格納する。
一方、ＯＲ論理演算結果ＸＦＬＧ（「Ｈ」レベル）が入力される場合には、第２ロウ判定回路５Ｂ＃は、第１のロウアドレス情報ＲＴを反転させてＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ格納する。
また、ＯＲ論理演算結果ＸＦＬＧ（「Ｈ」レベル）が入力される場合には、第２カラム判定回路５Ｄ＃は、第１のカラムアドレス情報ＣＴを反転させてＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ格納する。
したがって、ロウデコーダ４あるいはカラムデコーダ１０の異常があった場合には、第１ロウ判定信号ＲＦＬＧと、第１カラム判定信号ＣＦＬＧの一方が「Ｈ」レベルとなるためＯＲ論理演算結果ＸＦＬＧが「Ｈ」レベルに設定される。
したがって、ＯＲ論理演算結果ＸＦＬＧが「Ｈ」レベルの場合には、第１のロウアドレス情報ＲＴおよび第２のカラムアドレス情報ＣＴが共に反転してフリップフロップに格納される。
したがって、比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は不一致の判定信号（Ｆａｉｌ）がＣＰＵ２０に出力される。
図２７は、実施形態３に従うロウデコーダ４およびカラムデコーダ１０の異常を説明する図である。
図２７に示されるように、ロウデコーダ４の異常により、複数のワード線ＷＬが１つも選択されない場合の無選択異常、あるいはカラムデコーダ１０の異常により、複数のカラム選択線Ｙが１つも選択されない場合の無選択異常が生じた場合には、検出回路５Ｑから出力された出力アドレス情報ＡＱのうちのロウアドレス情報およびカラムアドレス情報は反転している。
したがって、比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合でも入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は一致せずの判定信号（Ｆａｉｌ）がＣＰＵ２０に出力される。
複数のワード線ＷＬのうちの１本が正常に選択された場合および複数のカラム選択線Ｙのうちの１本が正常に選択された場合には、検出回路５Ｑから出力された出力アドレス情報ＡＱは正しいロウアドレス情報およびカラムアドレス情報を含む。
したがって、比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は一致する判定信号（Ｐａｓｓ）がＣＰＵ２０に出力される。
ロウデコーダ４の異常により、複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合のマルチ選択異常、あるいは、カラムデコーダ１０の異常により、複数のカラム選択線Ｙのうち複数のカラム選択線Ｙが選択される場合のマルチ選択異常が生じた場合には、検出回路５Ｑから出力された出力アドレス情報ＡＱのうちのロウアドレス情報およびカラムアドレス情報は反転している。
したがって、比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合でも入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は一致せずの判定信号（Ｆａｉｌ）がＣＰＵ２０に出力される。
ロウデコーダ４の異常により、複数のワード線ＷＬのうち誤ったワード線ＷＬが選択された誤選択異常が生じた場合、あるいは、複数のカラム選択線Ｙのうち誤ったカラム選択線Ｙが選択された誤選択異常が生じた場合には、検出回路５Ｑから出力された出力アドレス情報ＡＱは誤ったロウアドレス情報あるいはカラムアドレス情報を含む。
したがって、比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合でも入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は一致せずの判定信号（Ｆａｉｌ）がＣＰＵ２０に出力される。
図２８は、実施形態３に従う半導体装置１＃Ａの動作を説明するタイミングチャート図（その１）である。
本例においては、正常動作する場合について説明する。
図２８に示されるように、時刻Ｔ７４において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ７４において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ７５において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ７６において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。
時刻Ｔ７７において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成する。本例においては、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係にあるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ７８において、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）とのＯＲ論理演算結果ＸＦＬＧ（「Ｌ」レベル）に設定されているため第１のカラムアドレス情報ＣＴがそのままＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。また、第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）に設定されているため第１のロウアドレス情報ＲＴがそのままＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ出力される。
検出回路５Ｑは、正しいロウアドレス情報およびカラムアドレス情報を含む出力アドレス情報ＡＱを出力する。
比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は一致の判定信号（Ｐａｓｓ）をＣＰＵ２０に出力する。
図２９は、実施形態３に従う半導体装置１＃Ａの動作を説明するタイミングチャート図（その２）である。
本例においては、ワード線ＷＬの選択動作が無い場合について説明する。
図２９に示されるように、時刻Ｔ７９において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ７９において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ８０において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い、第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
本例においては、ロウデコーダ４は、異常により入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択しない。
第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報をそれぞれ生成するが、本例においては第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＣＴとが互いに相補の関係として生成されない。
時刻Ｔ８１において、第１ロウ判定信号ＲＦＬＧ（「「Ｈ」レベル）と第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）とのＯＲ論理演算結果ＸＦＬＧ（「Ｈ」レベル）に設定されているため第１のカラムアドレス情報ＣＴは反転されてＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。第１ロウ判定信号ＲＦＬＧ（「「Ｈ」レベル）と第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）とのＯＲ論理演算結果ＸＦＬＧ（「Ｈ」レベル）に設定されているため第１のロウアドレス情報ＲＴ（「１１１１」）は反転されてＥＸＯＲ論理演算結果ＲＴＯ（「００００」）としてフリップフロップ８０〜８３にそれぞれ出力される。
検出回路５Ｑは、反転したロウアドレス情報および反転したカラムアドレス情報を含む出力アドレス情報ＡＱを出力する。
比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は不一致の判定信号（Ｆａｉｌ）をＣＰＵ２０に出力する。
したがって、複数のワード線ＷＬのうちの１本も選択されない無選択異常が生じた場合には、異常を検出することが可能である。
図３０は、実施形態３に従う半導体装置１＃Ａの動作を説明するタイミングチャート図（その３）である。
本例においては、複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合について説明する。
図３０に示されるように、時刻Ｔ８３において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ８４において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ８４において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ８５において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて異常により複数のワード線ＷＬのうちの複数のワード線ＷＬを選択する。
時刻Ｔ８６において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成するが、本例においては第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成されない。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係ではないため第１ロウ判定信号ＲＦＬＧ（「Ｈ」レベル）を維持する。
時刻Ｔ８７において、第１ロウ判定信号ＲＦＬＧ（「「Ｈ」レベル）と第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）とのＯＲ論理演算結果ＸＦＬＧ（「Ｈ」レベル）に設定されているため第１のカラムアドレス情報ＣＴは反転されてＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。第１ロウ判定信号ＲＦＬＧ（「「Ｈ」レベル）と第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）とのＯＲ論理演算結果ＸＦＬＧ（「Ｈ」レベル）に設定されているため第１のロウアドレス情報ＲＴ（不明）は反転されてＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ出力される。
検出回路５Ｑは、反転したロウアドレス情報および反転したカラムアドレス情報を含む出力アドレス情報ＡＱを出力する。
比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は不一致の判定信号（Ｆａｉｌ）をＣＰＵ２０に出力する。
複数のワード線ＷＬのうち複数のワード線ＷＬが選択されるマルチ選択異常が生じた場合には、異常を検出することが可能である。
図３１は、実施形態３に従う半導体装置１＃Ａの動作を説明するタイミングチャート図（その４）である。
本例においては、複数のワード線ＷＬのうち誤ったワード線ＷＬが選択される誤選択異常の場合について説明する。
図３１に示されるように、時刻Ｔ８８において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ８８において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ８９において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
また、時刻Ｔ９０において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて異常により複数のワード線ＷＬのうちの誤ったワード線ＷＬを選択する。
時刻Ｔ９１において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成するが、本例においては誤ったワード線ＷＬに従って第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係であるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ９２において、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）とのＯＲ論理演算結果ＸＦＬＧ（「Ｌ」レベル）に設定されているため第１のカラムアドレス情報ＣＴがそのままＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。また、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）とのＯＲ論理演算結果ＸＦＬＧ（「Ｌ」レベル）に設定されているため第１のロウアドレス情報ＲＴがそのままＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ出力される。
検出回路５Ｐは、誤ったロウアドレス情報およびカラムアドレス情報を含む出力アドレス情報ＡＱを出力する。
比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は不一致の判定信号（Ｆａｉｌ）をＣＰＵ２０に出力する。
複数のワード線ＷＬのうち誤ったワード線ＷＬが選択される誤選択異常が生じた場合には、異常を検出することが可能である。
図３２は、実施形態３に従う半導体装置１＃Ａの動作を説明するタイミングチャート図（その５）である。
本例においては、カラム選択線Ｙの選択動作が無い場合について説明する。
図３２に示されるように、時刻Ｔ９３において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、本例においては、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択しない。
第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成するが、本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成されない。
これに伴い、第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係ではないため第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）を維持する。
時刻Ｔ９４において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。
時刻Ｔ９５において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成する。本例においては、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係にあるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ９６において、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）とのＯＲ論理演算結果ＸＦＬＧ（「Ｈ」レベル）に設定されているため第１のカラムアドレス情報ＣＴは反転されてＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）とのＯＲ論理演算結果ＸＦＬＧ（「Ｈ」レベル）に設定されているため第１のロウアドレス情報ＲＴは反転されてＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ出力される。
検出回路５Ｑは、反転したロウアドレス情報および反転したカラムアドレス情報を含む出力アドレス情報ＡＱを出力する。
比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は不一致の判定信号（Ｆａｉｌ）をＣＰＵ２０に出力する。
したがって、複数のカラム選択線Ｙのうちの１本も選択されない無選択異常が生じた場合には、異常を検出することが可能である。
図３３は、実施形態３に従う半導体装置１＃Ａの動作を説明するタイミングチャート図（その６）である。
本例においては、複数のカラム選択線Ｙのうちの複数のカラム選択線Ｙが選択される場合について説明する。
図３３に示されるように、時刻Ｔ９７において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ９７において、本例においては、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ９８において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成するが、本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成されない。
これに伴い、第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係ではないため第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）を維持する。
時刻Ｔ９９において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。
時刻Ｔ１００において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成する。本例においては、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係にあるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ１０１において、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）とのＯＲ論理演算結果ＸＦＬＧ（「Ｈ」レベル）に設定されているため第１のカラムアドレス情報ＣＴは反転されてＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。また、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）とのＯＲ論理演算結果ＸＦＬＧ（「Ｈ」レベル）に設定されているため第１のロウアドレス情報ＲＴは反転されてＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ出力される。
検出回路５Ｑは、反転したロウアドレス情報および反転したカラムアドレス情報を含む出力アドレス情報ＡＱを出力する。
比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は不一致の判定信号（Ｆａｉｌ）をＣＰＵ２０に出力する。
したがって、複数のカラム選択線Ｙのうちの複数のカラム選択線Ｙが選択されるマルチ選択異常が生じた場合には、異常を検出することが可能である。
図３４は、実施形態３に従う半導体装置１＃Ａの動作を説明するタイミングチャート図（その７）である。
本例においては、複数のカラム選択線Ｙのうち誤ったカラム選択線Ｙが選択される誤選択異常の場合について説明する。
図３４に示されるように、時刻Ｔ１０２において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴いプリチャージ回路６Ｃのデータ線ＤＬ［０］〜ＤＬ［７］に対するプリチャージ動作が終了する。
また、時刻Ｔ１０２において、本例においては、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの誤ったカラム選択線Ｙを選択する。
時刻Ｔ１０３において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成するが、本例においては、誤ったカラム選択線Ｙに従って第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
これに伴い、第１カラム判定回路５Ｃは、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係ではあるため第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）を出力する。
また、時刻Ｔ１０４において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。
時刻Ｔ１０５において、第１および第２のロウエンコーダ６Ａ，６Ｂは、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢをそれぞれ生成する。本例においては、第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢとが互いに相補の関係として生成される。
これに伴い、第１ロウ判定回路５Ａは、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して互いに相補の関係にあるため第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）を出力する。
時刻Ｔ１０６において、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と第１カラム判定信号ＣＦＬＧ（「Ｈ」レベル）とのＯＲ論理演算結果ＸＦＬＧ（「Ｌ」レベル）に設定されているため第１のカラムアドレス情報ＣＴはそのままＥＸＯＲ論理演算結果ＣＴＯとしてフリップフロップ７７〜７９にそれぞれ出力される。また、第１ロウ判定信号ＲＦＬＧ（「Ｌ」レベル）と第１カラム判定信号ＣＦＬＧ（「Ｌ」レベル）とのＯＲ論理演算結果ＸＦＬＧ（「Ｌ」レベル）に設定されているため第１のロウアドレス情報ＲＴはそのままＥＸＯＲ論理演算結果ＲＴＯとしてフリップフロップ８０〜８３にそれぞれ出力される。
検出回路５Ｑは、ロウアドレス情報および誤ったカラムアドレス情報を含む出力アドレス情報ＡＱを出力する。
比較回路１１は、入力アドレス情報ＩＡＤが正しいアドレス情報であった場合に入力アドレス情報と出力アドレス情報ＡＱとを比較した場合に比較結果は不一致の判定信号（Ｆａｉｌ）をＣＰＵ２０に出力する。
したがって、複数のカラム選択線Ｙのうち誤ったカラム選択線Ｙが選択される誤選択異常が生じた場合には、異常を検出することが可能である。
＜実施形態４＞
図３５は、実施形態４に従う半導体装置１００の概要を説明する図である。
図３５を参照して、半導体装置１００は、メモリマクロ１６、ＣＰＵ２０とを含む。
ＣＰＵ２０は、メモリマクロ１６を制御して、メモリマクロ１６に格納されているデータを取得する。
メモリマクロ１６は、メモリアレイ２と、ワードドライバ３と、ロウデコーダ４と、デコーダ故障検知回路１１０と、カラム選択回路７と、プリデコーダ８と、カラムデコーダ１０と、判定回路１２０とを含む。
メモリアレイ２、ワードドライバ３、ロウデコーダ４、カラム選択回路７、プリデコーダ８、カラムデコーダ１０は、上記の実施形態で説明したのと同様であるのでその詳細な説明については繰り返さない。
デコーダ故障検知回路１１０は、ロウデコーダ４およびカラムデコーダ１０の異常を検知する。
判定回路１２０は、デコーダ故障検知回路１１０からの検知信号に基づいて異常信号をＣＰＵ２０に出力する。
本例においては、ロウデコーダ４およびカラムデコーダ１０による無選択異常およびマルチ選択異常を検出する場合について説明する。
図３６は、実施形態４に従うロウ側のデコーダ故障検知回路２００を説明する図である。
図３６を参照して、ロウ側のデコーダ故障検知回路２００は、ロウ側のデータ線ＲＤＬ０，ＲＤＬ１と、ロウ側の基準データ線ＲＤＬ０ＲＥＦ，ＲＤＬ１ＲＥＦと、ＰチャネルＭＯＳトランジスタ２０１，２０２，２０４，２０５と、ＮチャネルＭＯＳトランジスタ２０３，２０６と、ゲートトランジスタＧＴ０，ＧＴ１とを含む。
ＮチャネルＭＯＳトランジスタ２０３は、基準データ線ＲＤＬ０ＲＥＦと固定電圧ＶＳＳとの間に設けられ、そのゲートは制御信号ＡＣＴの入力を受ける。
ＰチャネルＭＯＳトランジスタ２０２は、電源電圧ＶＤＤと基準データ線ＲＤＬ０ＲＥＦとの間に設けられ、そのゲートはドレイン側のノードＮ０と接続される。ＰチャネルＭＯＳトランジスタ２０１は、電源電圧ＶＤＤとデータ線ＲＤＬ０との間に設けられ、そのゲートはノードＮ０と接続される。ＰチャネルＭＯＳトランジスタ２０１，２０２はカレントミラー回路を形成する。
ＮチャネルＭＯＳトランジスタ２０６は、基準データ線ＲＤＬ１ＲＥＦと固定電圧ＶＳＳとの間に設けられ、そのゲートは制御信号ＡＣＴの入力を受ける。
ＰチャネルＭＯＳトランジスタ２０５は、電源電圧ＶＤＤと基準データ線ＲＤＬ１ＲＥＦとの間に設けられ、そのゲートはドレイン側のノードＮ１と接続される。ＰチャネルＭＯＳトランジスタ２０４は、電源電圧ＶＤＤとデータ線ＲＤＬ１との間に設けられ、そのゲートはノードＮ１と接続される。ＰチャネルＭＯＳトランジスタ２０４，２０５はカレントミラー回路を形成する。
また、本例においては、ワード線ＷＬにそれぞれ対応してゲートトランジスタＧＴ０，ＧＴ１が設けられる。ゲートトランジスタＧＴ０，ＧＴ１は、ＮチャネルＭＯＳトランジスタである。本例においては一例として１つのワード線ＷＬに対応するゲートトランジスタＧＴ０，ＧＴ１が設けられている場合が示されている。
ゲートトランジスタＧＴ０は、データ線ＲＤＬ０と固定電圧ＶＳＳとの間に設けられ、そのゲートはワード線ＷＬと接続される。
ゲートトランジスタＧＴ１は、データ線ＲＤＬ１と固定電圧ＶＳＳとの間に設けられ、そのゲートはワード線ＷＬと接続される。
本例においては、ゲートトランジスタＧＴ０，ＧＴ１のサイズに対して、ＮチャネルＭＯＳトランジスタ２０３のサイズは、１．５倍、ＮチャネルＭＯＳトランジスタ２０１は０．５倍のサイズに設定される。
ワード線ＷＬが「Ｈ」レベルに設定された場合には、ゲートトランジスタＧＴ０，ＧＴ１が導通する。これによりゲートトランジスタＧＴ０，ＧＴ１を介して電流が流れる。
一方で、ゲートトランジスタＧＴ０，ＧＴ１のサイズに対して、ＮチャネルＭＯＳトランジスタ２０３のサイズは、１．５倍、ＮチャネルＭＯＳトランジスタ２０１は０．５倍のサイズに設定されているためデータ線ＲＤＬ０は「Ｈ」レベル、データ線ＲＤＬ１は「Ｌ」レベルに設定される。
ワード線ＷＬが選択されない場合、すなわち「Ｌ」レベルに設定された場合には、ゲートトランジスタＧＴ０，ＧＴ１は導通しない。
この場合、データ線ＲＤＬ０，ＲＤＬ１は共に「Ｈ」レベルの状態を維持する。
複数のワード線ＷＬが「Ｈ」レベルに設定された場合には、複数のゲートトランジスタＧＴ０，ＧＴ１が導通する。これによりゲートトランジスタＧＴ０，ＧＴ１を介して電流が流れる。
ゲートトランジスタＧＴ０，ＧＴ１のサイズに対して、ＮチャネルＭＯＳトランジスタ２０３のサイズは、１．５倍、ＮチャネルＭＯＳトランジスタ２０１は０．５倍のサイズに設定されているが、複数のゲートトランジスタＧＴ０，ＧＴ１が導通するためデータ線ＲＤＬ０，ＲＤＬ１は共に「Ｌ」レベルに設定される。
カラム側のデコーダ故障検知回路についても同様の構成である。
具体的には、カラム選択線Ｙにそれぞれ対応してゲートトランジスタＧＴが設けられる。カラム側のデータ線ＣＤＬ０，ＲＤＬ１と、カラム側の基準データ線ＲＤＬ０ＲＥＦ，ＲＤＬ１ＲＥＦ等が同様に設けられる。
カラム選択線Ｙが「Ｈ」レベルに設定された場合には、ゲートトランジスタＧＴが導通する。データ線ＣＤＬ０は「Ｈ」レベル、データ線ＣＤＬ１は「Ｌ」レベルに設定される。
カラム選択線Ｙが選択されない場合、すなわち「Ｌ」レベルに設定された場合には、ゲートトランジスタＧＴは導通しない。データ線ＣＤＬ０，ＣＤＬ１は共に「Ｈ」レベルの状態を維持する。
複数のカラム選択線Ｙが「Ｈ」レベルに設定された場合には、複数のゲートトランジスタＧＴが導通する。データ線ＣＤＬ０，ＣＤＬ１は共に「Ｌ」レベルに設定される。
図３７は、実施形態４に従うデコーダ故障検知回路１１０の検知結果を説明する図である。
図３７に示されるように、ロウデコーダ４の異常により、複数のワード線ＷＬが１つも選択されない場合の無選択異常の場合には、データ線ＲＤＬ０，ＲＤＬ１はともに「Ｈ」レベルに設定される。ロウデコーダ４の異常により複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合のマルチ選択異常が生じた場合には、データ線ＲＤＬ０，ＲＤＬ１はともに「Ｌ」レベルに設定される。
ロウデコーダ４が正常である場合には、データ線ＲＤＬ０，ＲＤＬ１は「Ｈ」レベル、「Ｌ」レベルにそれぞれ設定される。
カラムデコーダ１０の異常により、複数のカラム選択線Ｙが１つも選択されない場合の無選択異常の場合には、データ線ＣＤＬ０，ＣＤＬ１はともに「Ｈ」レベルに設定される。カラムデコーダ１０の異常により複数のカラム選択線Ｙのうち複数のカラム選択線Ｙが選択される場合のマルチ選択異常が生じた場合には、データ線ＣＤＬ０，ＣＤＬ１はともに「Ｌ」レベルに設定される。
カラムデコーダ１０が正常である場合には、データ線ＣＤＬ０，ＣＤＬ１は「Ｈ」レベル、「Ｌ」レベルにそれぞれ設定される。
図３８は、実施形態４に従う判定回路１２０の回路構成図である。
図３８を参照して、判定回路１２０は、第１および第２の判定ユニット３１０，３２０と、ＮＯＲ回路３３０と、インバータ３３２と、フリップフロップ（ＦＦ）３３４とを含む。
第１の判定ユニット３１０は、ＮＡＮＤ回路３１２，３１４を含む。
ＮＡＮＤ回路３１４は、データ線ＲＤＬ０およびＲＤＬ１からの信号入力を受けてそのＮＡＮＤ論理演算結果をＮＡＮＤ回路３１２に出力する。
ＮＡＮＤ回路３１２は、データ線ＲＤＬ０からの信号と、ＮＡＮＤ回路３１４からの出力とを受けてそのＮＡＮＤ論理演算結果をＮＯＲ回路３３０に出力する。
本例においては、データ線ＲＤＬ０，ＲＤＬ１がともに「Ｈ」レベルの場合、およびともに「Ｌ」レベルの場合には、ＮＡＮＤ回路３１２の出力は「Ｈ」レベルに設定される。
一方、データ線ＲＤＬ０，ＲＤＬ１が「Ｈ」レベルおよび「Ｌ」レベルの場合には、ＮＡＮＤ回路３１２の出力は「Ｌ」レベルに設定される。
第２の判定ユニット３２０は、ＮＡＮＤ回路３２２，３２４を含む。
ＮＡＮＤ回路３２４は、データ線ＣＤＬ０およびＣＤＬ１からの信号入力を受けてそのＮＡＮＤ論理演算結果をＮＡＮＤ回路３２２に出力する。
ＮＡＮＤ回路３２２は、データ線ＣＤＬ０からの信号と、ＮＡＮＤ回路３２４からの出力とを受けてそのＮＡＮＤ論理演算結果をＮＯＲ回路３３０に出力する。
本例においては、データ線ＣＤＬ０，ＣＤＬ１がともに「Ｈ」レベルの場合、およびともに「Ｌ」レベルの場合には、ＮＡＮＤ回路３２２の出力は「Ｈ」レベルに設定される。
一方、データ線ＣＤＬ０，ＣＤＬ１が「Ｈ」レベルおよび「Ｌ」レベルの場合には、ＮＡＮＤ回路３２２の出力は「Ｌ」レベルに設定される。
ＮＯＲ回路３３０は、ＮＡＮＤ回路３１２および３２２の入力を受けてそのＮＯＲ論理演算結果をインバータ３３２に出力する。
インバータ３３２は、ＮＯＲ回路３３０の信号を反転してフリップフロップ（ＦＦ）３３４に格納する。
本例においては、ＮＡＮＤ回路３１２および３２２のいずれか一方の出力が「Ｈ」レベルである場合には、フリップフロップ（ＦＦ）３３４に「Ｈ」レベルが格納されて異常信号ＦＬＡＧ（「Ｈ」レベル）が出力される。
図３９は、実施形態４に従うロウデコーダ４およびカラムデコーダ１０の異常を説明する図である。
図３９に示されるように、ロウデコーダ４の異常により、複数のワード線ＷＬが１つも選択されない場合の無選択異常、あるいは複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合のマルチ選択異常が生じた場合には、ＮＡＮＤ回路３１２の出力（「Ｈ」レベル）に従って異常信号ＦＬＡＧ（「Ｈ」レベル）に設定される。
カラムデコーダ１０の異常により、複数のカラム選択線Ｙが１つも選択されない場合の無選択異常、あるいは複数のカラム選択線Ｙのうち複数のカラム選択線Ｙが選択される場合のマルチ選択異常が生じた場合には、ＮＡＮＤ回路３２２の出力（「Ｈ」レベル）に従って異常信号ＦＬＡＧ（「Ｈ」レベル）に設定される。
ロウデコーダ４およびカラムデコーダ１０がともに正常である場合には、異常信号ＦＬＡＧ（「Ｌ」レベル）に設定される。
図４０は、実施形態４に従う半導体装置１００の動作を説明するタイミングチャート図（その１）である。
本例においては、正常動作する場合について説明する。
図４０に示されるように、時刻Ｔ１１０において、制御信号ＡＣＴが「Ｈ」レベルに設定される。これに伴いデコーダ故障検知回路１１０が動作する。
基準データ線ＲＤＬ０ＲＥＦ，ＲＤＬ１ＲＥＦは、トランジスタのサイズに従って「Ｌ」レベルに下がり始める。
時刻Ｔ１１１において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。これに伴い、ゲートトランジスタＧＴ０，ＧＴ１が導通する。
時刻Ｔ１１２において、データ線ＲＤＬ０，ＲＤＬ１はそれぞれ「Ｈ」レベル、「Ｌ」レベルに増幅される。
次に、時刻Ｔ１１３において、判定回路１２０は、データ線ＲＤＬ０（「Ｈ」レベル），ＲＤＬ１（「Ｌ」レベル）に基づいて異常信号ＦＬＡＧ（「Ｌ」レベル）を出力する。
なお、本例においては、ワード線ＷＬについて説明したが、カラム選択線Ｙについても同様である。
図４１は、実施形態４に従う半導体装置１００の動作を説明するタイミングチャート図（その２）である。
本例においては、ワード線ＷＬの選択動作が無い場合について説明する。
図４１に示されるように、時刻Ｔ１１４において、制御信号ＡＣＴが「Ｈ」レベルに定される。これに伴いデコーダ故障検知回路１１０が動作する。
基準データ線ＲＤＬ０ＲＥＦ，ＲＤＬ１ＲＥＦは、トランジスタのサイズに従って「Ｌ」レベルに下がり始める。
本例においては、ロウデコーダ４は、異常により入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択しない。この場合、ゲートトランジスタＧＴ０，ＧＴ１は導通しない。
時刻Ｔ１１５において、データ線ＲＤＬ０，ＲＤＬ１はそれぞれ「Ｈ」レベルを維持する。
次に、時刻Ｔ１１６において、判定回路１２０は、データ線ＲＤＬ０（「Ｈ」レベル），ＲＤＬ１（「Ｈ」レベル）に基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
したがって、複数のワード線ＷＬのうちの１本も選択されない無選択異常が生じた場合には、異常を検出することが可能である。
なお、本例においては、ワード線ＷＬについて説明したが、カラム選択線Ｙについても同様である。
図４２は、実施形態４に従う半導体装置１００の動作を説明するタイミングチャート図（その３）である。
本例においては、複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合について説明する。
図４２に示されるように、時刻Ｔ１１７において、制御信号ＡＣＴが「Ｈ」レベルに設定される。これに伴いデコーダ故障検知回路１１０が動作する。
基準データ線ＲＤＬ０ＲＥＦ，ＲＤＬ１ＲＥＦは、トランジスタのサイズに従って「Ｌ」レベルに下がり始める。
時刻Ｔ１１８において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの複数本を選択する。これに伴い、複数のゲートトランジスタＧＴ０，ＧＴ１が導通する。
時刻Ｔ１１９において、データ線ＲＤＬ０，ＲＤＬ１はともに「Ｌ」レベルに設定される。
次に、時刻Ｔ１２０において、判定回路１２０は、データ線ＲＤＬ０（「Ｌ」レベル），ＲＤＬ１（「Ｌ」レベル）に基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
複数のワード線ＷＬのうち複数のワード線ＷＬが選択されるマルチ選択異常が生じた場合には、異常を検出することが可能である。
なお、本例においては、ワード線ＷＬについて説明したが、カラム選択線Ｙについても同様である。
＜実施形態４の変形例＞
図４３は、実施形態４の変形例に従うデコーダ故障検知回路１１０＃および判定回路１２０＃の回路構成を説明する図である。
図４３を参照して、デコーダ故障検知回路１１０＃は、カラムエンコーダ９と、ロウ側のデコーダ故障検知回路２１０とを含む。
カラムエンコーダ９は、実施形態１で説明したのと同様である。
カラムエンコーダ９は、複数のカラム選択線Ｙと接続され、選択されたカラム選択線Ｙの立ち上がりに基づいてカラムアドレス情報をエンコードする。
ロウ側のデコーダ故障検知回路２１０は、データ線ＤＬと、基準データ線ＤＲＥＦ１，ＤＲＥＦ２と、ＮチャネルＭＯＳトランジスタＴＲＳ０〜ＴＲＳ１５と、プリチャージ回路６Ｃ＃と、ダミー回路４１０，４１２とを含む。
プリチャージ回路６Ｃ＃は、データ線ＤＬと、基準データ線ＤＲＥＦ１，ＤＲＥＦ２とにそれぞれ対応して設けられ、データ線ＤＬと、基準データ線ＤＲＥＦ１，ＤＲＥＦ２とを所定の電圧にプリチャージする複数のプリチャージトランジスタＰＴと、調整トランジスタＴＲＳＰ，ＴＲＳＱを含む。プリチャージトランジスタＰＴは、制御信号ＰＣＢに従って動作し、制御信号ＰＣＢが「Ｌ」レベルの場合にデータ線ＤＬと、基準データ線ＤＲＥＦ１，ＤＲＥＦ２を所定の電圧にプリチャージする。
調整トランジスタＴＲＳＰは、基準データ線ＤＲＥＦ１に対応して設けられる。
調整トランジスタＴＲＳＱは、基準データ線ＤＲＥＦ２に対応して設けられる。
調整トランジスタＴＲＳＰ，ＴＲＳＱは、ＮチャネルＭＯＳトランジスタであり、制御信号ＰＣＢに従って基準データ線ＤＲＥＦ１，ＤＲＥＦ２のそれぞれの電圧を調整する。
基準データ線ＤＲＥＦ１，ＤＲＥＦ２は、プリチャージされた所定の電圧から調整トランジスタＴＲＳＰ，ＴＲＳＱが導通することにより基準電圧ＶＲＥＦ１，ＶＲＥＦ２に調整される。
ＮチャネルＭＯＳトランジスタＴＲＳ０〜ＴＲＳ１５の駆動能力を１とした場合に調整トランジスタＴＲＳＰの駆動能力は１．５に設定する。また、ＮチャネルＭＯＳトランジスタＴＲＳ０〜ＴＲＳ１５の駆動能力を１とした場合に調整トランジスタＴＲＳＱの駆動能力は０．５に設定する。
ダミー回路４１０，４１２は、基準データ線ＤＲＥＦ１，ＤＲＥＦ２のそれぞれについて擬似的にデータ線ＤＬと同一の容量を付加するための回路である。具体的には、１５個のＮチャネルＭＯＳトランジスタＴＲＳが基準データ線ＤＲＥＦ１，ＤＲＥＦ２にそれぞれ接続されており、制御信号ＴＩＥＬ１，ＴＩＥＬ２の入力を受ける。
通常、ワード線ＷＬを選択した場合には、ワード線ＷＬ［０］−ＷＬ［１５］のうちの１本のワード線ＷＬが活性化されて、他のワード線ＷＬは非活性化状態である。
すなわち、データ線ＤＬと接続されている１６個のＮチャネルＭＯＳトランジスタＴＲＳ０〜ＴＲＳ１５のうちの１つのＮチャネルＭＯＳトランジスタＴＲＳが導通し、残りの１５個のＮチャネルＭＯＳトランジスタＴＲＳは導通しない。
したがって、データ線ＤＬには、残りの１５個のＮチャネルＭＯＳトランジスタＴＲＳのドレイン容量が付加された状態となる。
本例においては、ダミー回路４１０，４１２の制御信号ＴＩＥＬ１，ＴＩＥＬ２をそれぞれ「Ｌ」レベルに設定することにより、基準データ線ＤＲＥＦ１，ＤＲＥＦ２のそれぞれについてデータ線ＤＬに付加されるドレイン容量と同一のドレイン容量を設けることが可能となる。
そして、制御信号ＰＣＢが「Ｈ」レベルに設定されることに従い、調整トランジスタＴＲＳＰ，ＴＲＳＱが導通する。
この場合、ＮチャネルＭＯＳトランジスタＴＲＳ０〜ＴＲＳ１５の駆動能力を１とした場合に調整トランジスタＴＲＳＰの駆動能力は１．５に設定されており、調整トランジスタＴＲＳＱの駆動能力は０．５に設定されている。
したがって、ワード線ＷＬを選択した場合のデータ線ＤＬの電圧は、基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２との間に設定される。
判定回路１２０＃は、ＥＸＯＲ回路３３〜３５と、センスアンプ（ＳＡ）４０１，４０２と、トランスファーゲートＴＦ０〜ＴＦ４と、ＮＯＲ回路４０３と、ＮＡＮＤ回路４０４と、フリップフロップ（ＦＦ）４０５と、インバータＩＮＶとを含む。
トランスファーゲートＴＦ０〜ＴＦ４は、制御信号ＡＤＳＡＥの入力およびインバータＩＮＶを介する制御信号ＡＤＳＡＥの反転信号の入力を受けて導通する。
具体的には、トランスファーゲートＴＦ０は、センスアンプ（ＳＡ）４０１の一方の入力ノードをデータ線ＤＬと接続する。また、トランスファーゲートＴＦ１は、センスアンプ（ＳＡ）４０１の他方の入力ノードを基準データ線ＤＲＥＦ１と接続する。
また、トランスファーゲートＴＦ２は、センスアンプ（ＳＡ）４０２の一方の入力ノードを基準データ線ＤＲＥＦ２と接続する。また、トランスファーゲートＴＦ３は、センスアンプ（ＳＡ）４０２の他方の入力ノードをデータ線ＤＬと接続する。
センスアンプ（ＳＡ）４０１は、制御信号ＡＤＳＡＥの入力にしたがって活性化されてセンスアンプ（ＳＡ）４０１の一方の入力ノードと接続されたデータ線ＤＬと、他方の入力ノードと接続された基準データ線ＤＲＥＦ１との電圧を比較して増幅し、制御信号ＮＯＮＥを出力する。
センスアンプ（ＳＡ）４０２は、制御信号ＡＤＳＡＥの入力にしたがって活性化されてセンスアンプ（ＳＡ）４０２の一方の入力ノードと接続された基準データ線ＤＲＥＦ２と、他方の入力ノードと接続されたデータ線ＤＬとの電圧を比較して増幅し、制御信号ＭＵＬＴＩを出力する。
ＮＯＲ回路４０３は、制御信号ＮＯＮＥおよびＭＵＬＴＩの入力を受けてそのＮＯＲ論理演算結果をＮＡＮＤ回路４０４に出力する。
ＮＡＮＤ回路４０４は、制御信号ＮＯＮＥおよびＭＵＬＴＩがともに「Ｌ」レベルであれば「Ｈ」レベルを出力する。一方、ＮＡＮＤ回路４０４は、制御信号ＮＯＮＥおよびＭＵＬＴＩのいずれか一方が「Ｈ」レベルであれば「Ｌ」レベルを出力する。
ＥＸＯＲ回路３３〜３５は、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較してＥＸＯＲ論理演算結果ＣＢＯを出力する。
第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係にある場合（正常である場合）には、ＥＸＯＲ回路３３〜３５のＥＸＯＲ論理演算結果ＣＢＯは全て「Ｈ」レベルを出力する。一方、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報とが相補の関係に無い場合（正常でない場合）には、ＥＸＯＲ回路３３〜３５のＥＸＯＲ論理演算結果ＣＢＯの少なくともいずれか１つは「Ｌ」レベルを出力する。
したがって、カラムエンコーダ９で異常が検知されない場合には、ＥＸＯＲ論理演算結果ＣＢＯは全て「Ｈ」レベルに設定される。また、ロウ側のデコーダ故障検知回路２１０で異常が検知されない場合には、制御信号ＮＯＮＥは「Ｌ」レベルに設定され、制御信号ＭＵＬＴＩは「Ｌ」レベルに設定される。
これにより、ＮＡＮＤ回路４０４は、「Ｌ」レベルを出力し、フリップフロップ（ＦＦ）４０５は「Ｌ」レベルを格納する。そして、制御信号ＦＬＡＧ（「Ｌ」レベル）を出力する。
一方、カラムエンコーダ９で異常が検知された場合には、ＥＸＯＲ論理演算結果ＣＢＯのいずれか１つのビットは「Ｌ」レベルに設定される。また、ロウ側のデコーダ故障検知回路２１０で異常が検知された場合には、制御信号ＮＯＮＥあるいは制御信号ＭＵＬＴＩいずれか一方は「Ｈ」レベルに設定される。
これにより、ＮＡＮＤ回路４０４は、「Ｈ」レベルを出力し、フリップフロップ（ＦＦ）４０５は「Ｈ」レベルを格納する。そして、制御信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
図４４は、実施形態４の変形例に従うロウデコーダ４およびカラムデコーダ１０の異常を説明する図である。
図４４（Ａ）に示されるように、カラムデコーダ１０の異常により、複数のカラム選択線Ｙが１つも選択されない場合の無選択異常が生じた場合には、ＥＸＯＲ論理演算結果ＣＢＯは「１１１」ではなく、いずれか１つのビットは「Ｌ」レベルに設定される。
また、複数のカラム選択線Ｙのうち複数のカラム選択線Ｙが選択される場合のマルチ選択異常が生じた場合にもＥＸＯＲ論理演算結果ＣＢＯは「１１１」ではなく、いずれか１つのビットは「Ｌ」レベルに設定される。
また、複数のカラム選択線Ｙのうち１本が選択された場合には、ＥＸＯＲ論理演算結果ＣＢＯは「１１１」に設定される。
図４４（Ｂ）に示されるように、ロウデコーダ４の異常により、複数のワード線ＷＬが１つも選択されない場合の無選択異常の場合には、制御信号ＮＯＮＥ（「Ｈ」レベル）であり、制御信号ＭＵＬＴＩ（「Ｌ」レベル）に設定される。
複数のワード線ＷＬのうちの１本が正常に選択された場合には、制御信号ＮＯＮＥ（「Ｌ」レベル）であり、制御信号ＭＵＬＴＩ（「Ｌ」レベル）に設定される。
ロウデコーダ４の異常により、複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合のマルチ選択異常の場合には、制御信号ＮＯＮＥ（「Ｌ」レベル）であり、制御信号ＭＵＬＴＩ（「Ｈ」レベル）に設定される。
図４４（Ｃ）に示されるように、ロウデコーダ４の異常により、複数のワード線ＷＬが１つも選択されない場合の無選択異常、あるいは複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合のマルチ選択異常が生じた場合には、ＮＯＲ回路４０３の出力（「Ｌ」レベル）に従って異常信号ＦＬＡＧ（「Ｈ」レベル）に設定される。
カラムデコーダ１０の異常により、複数のカラム選択線Ｙが１つも選択されない場合の無選択異常、あるいは複数のカラム選択線Ｙのうち複数のカラム選択線Ｙが選択される場合のマルチ選択異常が生じた場合には、ＥＸＯＲ論理演算結果ＣＢＯのいずれか１つのビット（「Ｌ」レベル）に従って異常信号ＦＬＡＧ（「Ｈ」レベル）に設定される。
ロウデコーダ４およびカラムデコーダ１０がともに正常である場合には、異常信号ＦＬＡＧ（「Ｌ」レベル）に設定される。
図４５は、実施形態４の変形例に従う半導体装置１００の動作を説明するタイミングチャート図（その１）である。
本例においては、正常動作する場合について説明する。
図４５に示されるように、時刻Ｔ１２１において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ１２２において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるためＥＸＯＲ論理演算結果ＣＢＯ（全て「Ｈ」レベル）を出力する。
時刻Ｔ１２３において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。
また、制御信号ＰＣＢ（「Ｈ」レベル）の入力に従って基準データ線ＤＲＥＦ１，ＤＲＥＦ２は基準電圧ＶＲＥＦ１，ＶＲＥＦ２にそれぞれ設定される。
ここで、データ線ＤＬの電圧は、基準電圧ＶＲＥＦ１とＶＲＥＦ２との間に設定される。
時刻Ｔ１２４において、制御信号ＡＤＳＡＥ（「Ｈ」レベル）が活性化される。これに従いセンスアンプ（ＳＡ）４０１，４０２が活性化されて、制御信号ＮＯＮＥ（「Ｌ」レベル）およびＭＵＬＴＩ（「Ｌ」レベル）が出力される。
時刻Ｔ１２５において、判定回路１２０＃は、ＥＸＯＲ論理演算結果ＣＢＯ（全て「Ｈ」レベル）と、制御信号ＮＯＮＥ（「Ｌ」レベル）およびＭＵＬＴＩ（「Ｌ」レベル）とに基づいて異常信号ＦＬＡＧ（「Ｌ」レベル）を出力する。
図４６は、実施形態４の変形例に従う半導体装置１００の動作を説明するタイミングチャート図（その２）である。
本例においては、ワード線ＷＬの選択動作が無い場合について説明する。
図４６に示されるように、時刻Ｔ１２６において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ１２７において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるためＥＸＯＲ論理演算結果ＣＢＯ（全て「Ｈ」レベル）を出力する。
また、本例においては、ロウデコーダ４は、異常により入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択しない。したがって、データ線ＤＬは、所定のプリチャージ電圧を維持する。
また、制御信号ＰＣＢ（「Ｈ」レベル）の入力（「ＨＬ」レベル）に従って基準データ線ＤＲＥＦ１，ＤＲＥＦ２は基準電圧ＶＲＥＦ１，ＶＲＥＦ２にそれぞれ設定される。
ここで、データ線ＤＬの電圧は、基準電圧ＶＲＥＦ１，ＶＲＥＦ２よりも大きい。
時刻Ｔ１２９において、制御信号ＡＤＳＡＥ（「Ｈ」レベル）が活性化される。これに従いセンスアンプ（ＳＡ）４０１，４０２が活性化されて、制御信号ＮＯＮＥ（「Ｈ」レベル）およびＭＵＬＴＩ（「Ｌ」レベル）が出力される。
時刻Ｔ１３０において、判定回路１２０＃は、ＥＸＯＲ論理演算結果ＣＢＯ（全て「Ｈ」レベル）と、制御信号ＮＯＮＥ（「Ｈ」レベル）およびＭＵＬＴＩ（「Ｌ」レベル）とに基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
したがって、複数のワード線ＷＬのうちの１本も選択されない無選択異常が生じた場合には、異常を検出することが可能である。
図４７は、実施形態４の変形例に従う半導体装置１００の動作を説明するタイミングチャート図（その３）である。
本例においては、複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合について説明する。
図４７に示されるように、時刻Ｔ１３１において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの１本を選択する。
時刻Ｔ１３２において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成する。本例においては、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成される。
第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係にあるためＥＸＯＲ論理演算結果ＣＢＯ（全て「Ｈ」レベル）を出力する。
時刻Ｔ１３３において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて異常により複数のワード線ＷＬのうちの複数のワード線ＷＬを選択する。
また、制御信号ＰＣＢ（「Ｈ」レベル）の入力（「ＨＬ」レベル）に従って基準データ線ＤＲＥＦ１，ＤＲＥＦ２は基準電圧ＶＲＥＦ１，ＶＲＥＦ２にそれぞれ設定される。
ここで、データ線ＤＬの電圧は、基準電圧ＶＲＥＦ１，ＶＲＥＦ２よりも小さい。
時刻Ｔ１３４において、制御信号ＡＤＳＡＥ（「Ｈ」レベル）が活性化される。これに従いセンスアンプ（ＳＡ）４０１，４０２が活性化されて、制御信号ＮＯＮＥ（「Ｌ」レベル）およびＭＵＬＴＩ（「Ｈ」レベル）が出力される。
時刻Ｔ１３５において、判定回路１２０＃は、ＥＸＯＲ論理演算結果ＣＢＯ（全て「Ｈ」レベル）と、制御信号ＮＯＮＥ（「Ｌ」レベル）およびＭＵＬＴＩ（「Ｈ」レベル）とに基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
複数のワード線ＷＬのうち複数のワード線ＷＬが選択されるマルチ選択異常が生じた場合には、異常を検出することが可能である。
図４８は、実施形態４の変形例に従う半導体装置１００の動作を説明するタイミングチャート図（その４）である。
本例においては、カラム選択線Ｙの選択動作が無い場合について説明する。
図４８に示されるように、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢはそれぞれ全て「Ｌ」レベルに設定される。したがって、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係として生成されない。
第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係に無いためＥＸＯＲ論理演算結果ＣＢＯ（全て「Ｌ」レベル）を出力する。
時刻Ｔ１３６において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて異常により複数のワード線ＷＬのうちの複数のワード線ＷＬを選択する。
また、制御信号ＰＣＢ（「Ｈ」レベル）の入力（「ＨＬ」レベル）に従って基準データ線ＤＲＥＦ１，ＤＲＥＦ２は基準電圧ＶＲＥＦ１，ＶＲＥＦ２にそれぞれ設定される。
ここで、データ線ＤＬの電圧は、基準電圧ＶＲＥＦ１とＶＲＥＦ２との間に設定される。
時刻Ｔ１３７において、制御信号ＡＤＳＡＥ（「Ｈ」レベル）が活性化される。これに従いセンスアンプ（ＳＡ）４０１，４０２が活性化されて、制御信号ＮＯＮＥ（「Ｌ」レベル）およびＭＵＬＴＩ（「Ｌ」レベル）が出力される。
時刻Ｔ１３８において、判定回路１２０＃は、ＥＸＯＲ論理演算結果ＣＢＯ（全て「Ｌ」レベル）と、制御信号ＮＯＮＥ（「Ｌ」レベル）およびＭＵＬＴＩ（「Ｌ」レベル）とに基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
したがって、複数のカラム選択線Ｙのうちの１本も選択されない無選択異常が生じた場合には、異常を検出することが可能である。
図４９は、実施形態４の変形例に従う半導体装置１００の動作を説明するタイミングチャート図（その５）である。
本例においては、複数のカラム選択線Ｙのうちの複数のカラム選択線Ｙが選択される場合について説明する。
図４９に示されるように、時刻Ｔ１３９において、カラムデコーダ１０は、入力カラムアドレス情報ＣＡＤに基づいて複数のカラム選択線Ｙのうちの複数本を選択する。
時刻Ｔ１４０において、第１および第２のカラムエンコーダ９Ａ，９Ｂは、第１のカラムアドレス情報ＣＴおよび第２のカラムアドレス情報ＣＢをそれぞれ生成するが、互いに相補の関係として生成されない。
これに伴い、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して互いに相補の関係に無いためＥＸＯＲ論理演算結果ＣＢＯ（少なくとも１つの信号は「Ｌ」レベル）を出力する。
時刻Ｔ１４１において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて異常により複数のワード線ＷＬのうちの１本を選択する。
また、制御信号ＰＣＢ（「Ｈ」レベル）の入力（「ＨＬ」レベル）に従って基準データ線ＤＲＥＦ１，ＤＲＥＦ２は基準電圧ＶＲＥＦ１，ＶＲＥＦ２にそれぞれ設定される。
ここで、データ線ＤＬの電圧は、基準電圧ＶＲＥＦ１とＶＲＥＦ２との間に設定される。
時刻Ｔ１４２において、制御信号ＡＤＳＡＥ（「Ｈ」レベル）が活性化される。これに従いセンスアンプ（ＳＡ）４０１，４０２が活性化されて、制御信号ＮＯＮＥ（「Ｌ」レベル）およびＭＵＬＴＩ（「Ｌ」レベル）が出力される。
時刻Ｔ１４３において、判定回路１２０＃は、ＥＸＯＲ論理演算結果ＣＢＯ（少なくとも１つの信号は「Ｌ」レベル）と、制御信号ＮＯＮＥ（「Ｌ」レベル）およびＭＵＬＴＩ（「Ｌ」レベル）とに基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
したがって、複数のカラム選択線Ｙのうちの複数のカラム選択線Ｙが選択されるマルチ選択異常が生じた場合には、異常を検出することが可能である。
＜実施形態５＞
図５０は、実施形態５に従う半導体装置１Ｐの概要を説明する図である。
図５０を参照して、半導体装置１Ｐは、メモリマクロ１５Ｐと、ＣＰＵ２０とを含む。
ＣＰＵ２０は、メモリマクロ１５Ｐを制御して、メモリマクロ１５Ｐに格納されているデータを取得する。
メモリマクロ１５Ｐは、メモリマクロ１５と比較してロウエンコーダ６およびカラムエンコーダ９の代わりにサブデコーダ１３０と、検出回路５の代わりに検出回路１３２とを設けた点で異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。
サブデコーダ１３０は、ロウデコーダ４およびカラムデコーダ１０と同様にサブロウデコーダ４＃およびサブカラムデコーダ１０＃を含む。
検出回路１３２は、ロウデコーダ４およびカラムデコーダ１０の故障を検出する。
図５１は、実施形態５に従うメモリアレイ２およびその周辺回路を説明する図である。
図５１を参照して、図２の構成と比較して、サブロウデコーダ４＃およびサブカラムデコーダ１０＃が設けられている点が異なる。
サブロウデコーダ４＃は、入力ロウアドレス情報ＲＡＤに基づいて複数のダミーのロウ選択線ＤＲＷＬに対してロウ選択信号を出力する。サブカラムデコーダ１０＃は、入力カラムアドレス情報ＣＡＤに基づいて複数のダミーのカラム選択線ＤＹに対してカラム選択信号を出力する。本例においては、ダミーのロウ選択線ＤＲＷＬ［０］〜ＤＲＷＬ［１５］が設けられている場合が示されている。また、ダミーのカラム選択線ＤＹ［０］〜ＤＹ［７］が設けられている場合が示されている。
図５２は、実施形態５に従う検出回路１３２の検出ユニット１４０について説明する図である。
図５２を参照して、検出回路１３２は、メモリセル行にそれぞれ対応してロウ側のロウデコーダ４の異常を検出するための複数の検出ユニット１４０と、データ線１４５，１４６と、ＰチャネルＭＯＳトランジスタ１４１，１４２と、インバータ１４３，１４４とを含む。ＰチャネルＭＯＳトランジスタ１４１，１４２は、データ線１４５，１４６をプリチャージするプリチャージトランジスタである。
ＰチャネルＭＯＳトランジスタ１４１，１４２は、データ線１４５，１４６と接続され、制御信号ＰＣＢ（「Ｌ」レベル）に従って導通する。データ線１４５，１４６を「Ｈ」レベルに設定する。
データ線１４５，１４６は、複数の検出ユニット１４０に対して共通に設けられる。
具体的には、制御信号ＰＣＢ（「Ｌ」レベル）に従ってデータ線１４５，１４６をプリチャージして所定電圧に設定する。
インバータ１４３は、データ線１４５の電圧信号を反転させた制御信号ＰＤＬ０を出力する。
インバータ１４４は、データ線１４６の電圧信号を反転させた制御信号ＰＤＬ１を出力する。
本例においては、１つの検出ユニット１４０が示されている。
検出ユニット１４０は、ゲートトランジスタＧＴ０〜ＧＴ３と、インバータＩＮＶとを含む。
ゲートトランジスタＧＴ０，ＧＴ２は、データ線１４５と固定電圧ＶＳＳとの間に直列に接続され、そのゲートは、ワード線ＷＬの信号および対応するダミーのロウ選択線ＤＲＷＬの信号をそれぞれ受ける。
ゲートトランジスタＧＴ１，ＧＴ３は、データ線１４６と固定電圧ＶＳＳとの間に直列に接続され、そのゲートは、ワード線ＷＬの信号および対応するダミーのロウ選択線ＤＲＷＬのインバータＩＮＶを介する反転信号の入力をそれぞれ受ける。
例えば、ロウデコーダ４およびサブロウデコーダ４＃が正常に動作している場合には、ワード線ＷＬが「Ｈ」レベルに設定された場合、対応するダミーのロウ選択線ＤＲＷＬも「Ｈ」レベルに設定される。
これにより、ゲートトランジスタＧＴ０，ＧＴ２がともに導通し、データ線１４５は固定電圧ＶＳＳと接続される。すなわち、データ線１４５は「Ｌ」レベルに設定される。
一方、ゲートトランジスタＧＴ３は、インバータＩＮＶを介するダミーのロウ選択線ＤＲＷＬの反転信号が入力されるため導通しない。すなわち、データ線１４６は「Ｈ」レベルに設定される。
制御信号ＰＤＬ０は、「Ｈ」レベルに設定され、制御信号ＰＤＬ１は、「Ｌ」レベルに設定される。
図５３は、実施形態５に従う検出回路１３２の検知結果を説明する図である。
図５３に示されるように、例えば、ロウデコーダ４およびサブロウデコーダ４＃が正常に動作せずワード線ＷＬが選択されない場合には、ゲートトランジスタＧＴ０，ＧＴ１は導通しない。すなわち、データ線１４５，１４６はともに「Ｈ」レベルを維持する。
制御信号ＰＤＬ０，ＰＤＬ１は、共に「Ｌ」レベルに設定される。
例えば、ロウデコーダ４およびサブロウデコーダ４＃が正常に動作して、ワード線ＷＬが１本選択される場合には、ゲートトランジスタＧＴ０，ＧＴ２はともに導通する。データ線１４５は、固定電圧ＶＳＳと接続される。すなわち、データ線１４５は「Ｌ」レベルに設定される。データ線１４６は、固定電圧ＶＳＳと接続されない。すなわち、データ線１４５は「Ｈ」レベルに設定される。
制御信号ＰＤＬ０は「Ｈ」レベル、制御信号ＰＤＬ１は「Ｌ」レベルに設定される。
例えば、ロウデコーダ４およびサブロウデコーダ４＃が正常に動作せずワード線ＷＬが複数本選択される場合には、検出ユニット１４０のゲートトランジスタＧＴ０，ＧＴ２はともに導通する。データ線１４５は、固定電圧ＶＳＳと接続される。すなわち、データ線１４５は「Ｌ」レベルに設定される。また、別の検出ユニット１４０のゲートトランジスタＧＴ１，ＧＴ３も導通する。データ線１４６は、固定電圧ＶＳＳと接続される。すなわち、データ線１４５は「Ｌ」レベルに設定される。
制御信号ＰＤＬ０，ＰＤＬ１は、共に「Ｈ」レベルに設定される。
例えば、ロウデコーダ４およびサブロウデコーダ４＃が正常に動作せずワード線ＷＬが誤ったワード線を選択する場合には、ゲートトランジスタＧＴ０，ＧＴ２はともに導通しない。また、ゲートトランジスタＧＴ１，ＧＴ３はともに導通しない。すなわち、データ線１４５，１４６はともに「Ｈ」レベルを維持する。
制御信号ＰＤＬ０，ＰＤＬ１は、共に「Ｌ」レベルに設定される。
なお、本例においては、ロウデコーダ４およびサブロウデコーダ４＃について以上を検出する検出ユニット１４０について説明したが、カラムデコーダ１０およびサブカラムデコーダ１０＃についても同様にカラム側の検出ユニットが設けられている。
具体的には、カラム側の検出ユニットは、ロウ側の検出ユニットと同様にワード線ＷＬの代わりにカラム選択線ＹがゲートトランジスタＧＴ０，ＧＴ１のゲートと接続される。また、ダミーのロウ選択線ＤＲＷＬの代わりにダミーのカラム選択線ＤＹとゲートトランジスタＧＴ２およびインバータＩＮＶを介してゲートトランジスタＧＴ３とが接続される。
そして、例えば、カラムデコーダ１０およびダミーカラムデコーダ１０＃が正常に動作している場合には、カラム選択線Ｙが「Ｈ」レベルに設定された場合、対応するダミーのカラム選択線ＤＹも「Ｈ」レベルに設定される。
これにより、ゲートトランジスタＧＴ０，ＧＴ２がともに導通し、データ線１４５は固定電圧ＶＳＳと接続される。すなわち、データ線１４５は「Ｌ」レベルに設定される。
一方、ゲートトランジスタＧＴ３は、インバータＩＮＶを介するダミーのカラム選択線ＤＹの反転信号が入力されるため導通しない。すなわち、データ線１４６は「Ｈ」レベルに設定される。
制御信号ＱＤＬ０は、「Ｈ」レベルに設定され、制御信号ＱＤＬ１は、「Ｌ」レベルに設定される。
例えば、カラムデコーダ１０およびサブカラムデコーダ１０＃が正常に動作せずカラム選択線Ｙが選択されない場合には、ゲートトランジスタＧＴ０，ＧＴ１は導通しない。すなわち、データ線１４５，１４６はともに「Ｈ」レベルを維持する。
制御信号ＱＤＬ０，ＱＤＬ１は、ともに「Ｌ」レベルに設定される。
例えば、カラムデコーダ１０およびサブカラムデコーダ１０＃が正常に動作せずカラム選択線Ｙが複数本選択される場合には、ゲートトランジスタＧＴ０，ＧＴ２はともに導通する。データ線１４５は、固定電圧ＶＳＳと接続される。すなわち、データ線１４５は「Ｌ」レベルに設定される。データ線１４６は、固定電圧ＶＳＳと接続される。すなわち、データ線１４５は「Ｌ」レベルに設定される。
制御信号ＱＤＬ０，ＱＤＬ１は、ともに「Ｈ」レベルに設定される。
例えば、カラムデコーダ１０およびサブカラムデコーダ１０＃が正常に動作せず誤ったカラム選択線Ｙを選択する場合には、ゲートトランジスタＧＴ０，ＧＴ２はともに導通しない。また、ゲートトランジスタＧＴ１，ＧＴ３はともに導通しない。すなわち、データ線１４５，１４６はともに「Ｈ」レベルを維持する。
制御信号ＱＤＬ０，ＱＤＬ１は、ともに「Ｌ」レベルに設定される。
図５４は、実施形態５に従う検出回路１３２の合成回路１３４について説明する図である。
図５４を参照して、合成回路１３４は、合成ユニット３４０，３５０と、ＮＯＲ回路３６０と、インバータ３６２と、フリップフロップ（ＦＦ）３６４とを含む。
合成ユニット３４０は、ＮＡＮＤ回路３４２，３４４とを含む。
合成ユニット３５０は、ＮＡＮＤ回路３５２，３５４とを含む。
ＮＡＮＤ回路３４４は、制御信号ＰＤＬ０およびＰＤＬ１からの信号入力を受けてそのＮＡＮＤ論理演算結果をＮＡＮＤ回路３４２に出力する。
ＮＡＮＤ回路３４２は、制御信号ＰＤＬ０と、ＮＡＮＤ回路３４４からの出力とを受けてそのＮＡＮＤ論理演算結果をＮＯＲ回路３６０に出力する。
制御信号ＰＤＬ０，ＰＤＬ１がともに「Ｈ」レベルの場合、およびともに「Ｌ」レベルの場合には、ＮＡＮＤ回路３４２の出力は「Ｈ」レベルに設定される。
一方、制御信号ＰＤＬ０，ＰＤＬ１が「Ｈ」レベルおよび「Ｌ」レベルの場合には、ＮＡＮＤ回路３４２の出力は「Ｌ」レベルに設定される。
ＮＡＮＤ回路３５４は、制御信号ＱＤＬ０およびＱＤＬ１からの信号入力を受けてそのＮＡＮＤ論理演算結果をＮＡＮＤ回路３５２に出力する。
ＮＡＮＤ回路３５２は、制御信号ＱＤＬ０と、ＮＡＮＤ回路３５４からの出力とを受けてそのＮＡＮＤ論理演算結果をＮＯＲ回路３６０に出力する。
制御信号ＱＤＬ０，ＱＤＬ１がともに「Ｈ」レベルの場合、およびともに「Ｌ」レベルの場合には、ＮＡＮＤ回路３５２の出力は「Ｈ」レベルに設定される。
一方、制御信号ＱＤＬ０，ＱＤＬ１が「Ｈ」レベルおよび「Ｌ」レベルの場合には、ＮＡＮＤ回路３５２の出力は「Ｌ」レベルに設定される。
ＮＯＲ回路３６０は、ＮＡＮＤ回路３４２および３５２の入力を受けてそのＮＯＲ論理演算結果をインバータ３６２に出力する。
インバータ３６２は、ＮＯＲ回路３６０の信号を反転してフリップフロップ（ＦＦ）３６４に格納する。
本例においては、ＮＡＮＤ回路３４２および３５２のいずれか一方の出力が「Ｈ」レベルである場合には、フリップフロップ（ＦＦ）３６４に「Ｈ」レベルが格納されて異常信号ＦＬＡＧ（「Ｈ」レベル）が出力される。
図５５は、実施形態５に従うロウデコーダ４およびカラムデコーダ１０の異常を説明する図である。
図５５に示されるように、ロウデコーダ４の異常により、複数のワード線ＷＬが１つも選択されない場合の無選択異常、あるいは複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合のマルチ選択異常、あるいは複数のワード線ＷＬのうち誤ったワード線ＷＬが選択される誤選択異常が生じる。当該異常が生じた場合には、ＮＡＮＤ回路３４２の出力（「Ｈ」レベル）に従って異常信号ＦＬＡＧ（「Ｈ」レベル）に設定される。
カラムデコーダ１０の異常により、複数のカラム選択線Ｙが１つも選択されない場合の無選択異常、あるいは複数のカラム選択線Ｙのうち複数のカラム選択線Ｙが選択される場合のマルチ選択異常、あるいは複数のカラム選択線Ｙのうち誤ったカラム選択線Ｙが選択される誤選択異常が生じる。当該異常が生じた場合には、ＮＡＮＤ回路３５２の出力（「Ｈ」レベル）に従って異常信号ＦＬＡＧ（「Ｈ」レベル）に設定される。
ロウデコーダ４およびカラムデコーダ１０がともに正常である場合には、異常信号ＦＬＡＧ（「Ｌ」レベル）に設定される。
図５６は、実施形態５に従う半導体装置１００の動作を説明するタイミングチャート図（その１）である。
本例においては、正常動作する場合について説明する。
図５６に示されるように、時刻Ｔ１５０において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴い検出回路１３２が動作する。これに伴いプリチャージトランジスタが非導通に設定され、データ線１４５，１４６に対するプリチャージ動作が終了する。
時刻Ｔ１５１において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの１本を選択する。サブロウデコーダ４＃は、入力ロウアドレス情報ＲＡＤに基づいて複数のダミーのワード線ＤＷＬのうちの１本を選択する。これに伴い、ゲートトランジスタＧＴ０，ＧＴ２が導通する。
したがって、データ線１４５，１４６は、それぞれ「Ｌ」レベル、「Ｈ」レベルに設定される。
時刻Ｔ１５２において、制御信号ＰＤＬ０，ＰＤＬ１はそれぞれ「Ｈ」レベル、「Ｌ」レベルに増幅される。
次に、時刻Ｔ１５３において、検出回路１３２は、制御信号ＰＤＬ０（「Ｈ」レベル），ＰＤＬ１（「Ｌ」レベル）に基づいて異常信号ＦＬＡＧ（「Ｌ」レベル）を出力する。
なお、本例においては、ワード線ＷＬについて説明したが、カラム選択線Ｙについても同様である。
図５７は、実施形態５に従う半導体装置１００の動作を説明するタイミングチャート図（その２）である。
本例においては、ワード線ＷＬの選択動作が無い場合について説明する。
図５７に示されるように、時刻Ｔ１５４において、制御信号ＰＣＢが「Ｈ」レベルに定される。これに伴い検出回路１３２が動作する。これに伴いプリチャージトランジスタが非導通に設定され、データ線１４５，１４６に対するプリチャージ動作が終了する。
本例においては、ロウデコーダ４およびサブロウデコーダ４＃は、異常により入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬおよびダミーの複数のワード線ＤＷＬのうちの１本を選択しない。この場合、ゲートトランジスタＧＴ０，ＧＴ２は導通しない。また、ゲートトランジスタＧＴ１，ＧＴ３は導通しない。
データ線１４５，１４６はともに「Ｈ」レベルを維持する。
次に、時刻Ｔ１５５において、判定回路１３２は、制御信号ＰＤＬ０（「Ｌ」レベル），ＰＤＬ１（「Ｌ」レベル）に基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
したがって、複数のワード線ＷＬのうちの１本も選択されない無選択異常が生じた場合には、異常を検出することが可能である。
なお、本例においては、ワード線ＷＬについて説明したが、カラム選択線Ｙについても同様である。
図５８は、実施形態５に従う半導体装置１００の動作を説明するタイミングチャート図（その３）である。
本例においては、複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合について説明する。
図５８に示されるように、時刻Ｔ１５６において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴い検出回路１３２が動作する。これに伴いプリチャージトランジスタが非導通に設定され、データ線１４５，１４６に対するプリチャージ動作が終了する。
時刻Ｔ１５７において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの複数本を選択する。サブロウデコーダ４＃は、入力ロウアドレス情報ＲＡＤに基づいて複数のダミーのワード線ＤＷＬのうちの複数本を選択する。これに伴い、検出ユニット１４０のゲートトランジスタＧＴ０，ＧＴ２が導通する。また、別の検出ユニット１４０のゲートトランジスタＧＴ１，ＧＴ３が導通する。
これに伴いデータ線１４５，１４６はともに「Ｌ」レベルに設定される。
次に、時刻Ｔ１５８において、制御信号ＰＤＬ０，ＰＤＬ１は共に「Ｈ」レベルに増幅される。
次に、時刻Ｔ１５９において、判定回路１３２は、制御信号ＰＤＬ０（「Ｈ」レベル），ＰＤＬ１（「Ｈ」レベル）に基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
複数のワード線ＷＬのうち複数のワード線ＷＬが選択されるマルチ選択異常が生じた場合には、異常を検出することが可能である。
なお、本例においては、ワード線ＷＬについて説明したが、カラム選択線Ｙについても同様である。
図５９は、実施形態５に従う半導体装置１００の動作を説明するタイミングチャート図（その４）である。
本例においては、複数のワード線ＷＬのうち誤ったワード線ＷＬが選択される場合について説明する。
図５９に示されるように、時刻Ｔ１６０において、制御信号ＰＣＢが「Ｈ」レベルに設定される。これに伴い検出回路１３２が動作する。これに伴いプリチャージトランジスタが非導通に設定され、データ線１４５，１４６に対するプリチャージ動作が終了する。
時刻Ｔ１６１において、ロウデコーダ４は、入力ロウアドレス情報ＲＡＤに基づいて複数のワード線ＷＬのうちの誤ったワード線を選択する。サブロウデコーダ４＃は、入力ロウアドレス情報ＲＡＤに基づいて複数のダミーのワード線ＤＷＬのうちの誤ったダミーのワード線を選択する。これに伴い、検出ユニット１４０のゲートトランジスタＧＴ０，ＧＴ２が導通しない。また、別の検出ユニット１４０のゲートトランジスタＧＴ１，ＧＴ３も導通しない。
これに伴いデータ線１４５，１４６はともに「Ｈ」レベルを維持する。
次に、時刻Ｔ１６２において、判定回路１３２は、制御信号ＰＤＬ０（「Ｈ」レベル），ＰＤＬ１（「Ｈ」レベル）に基づいて異常信号ＦＬＡＧ（「Ｈ」レベル）を出力する。
複数のワード線ＷＬのうち誤ったワード線ＷＬが選択される誤選択異常が生じた場合には、異常を検出することが可能である。
なお、本例においては、ワード線ＷＬについて説明したが、カラム選択線Ｙについても同様である。
＜実施形態６＞
図６０は、実施形態６に従う検出回路５Ｑの回路構成を説明する図である。
図６０を参照して、検出回路５Ｑは、実施形態１の検出回路５と置換可能な構成を説明する図である。
検出回路５Ｑは、第１ロウ判定回路５Ａ＃と、第２ロウ判定回路５Ｂ＃と、第１カラム判定回路５Ｃ＃と、第２カラム判定回路５Ｄ＃と、合成回路５Ｅ＃とを含む。
第１ロウ判定回路５Ａ＃は、ＥＸＮＯＲ回路６４＃〜６７＃とを含む。
第２ロウ判定回路５Ｂ＃は、ＥＸＯＲ回路６０〜６３とを含む。
第１カラム判定回路５Ｃ＃は、ＥＸＮＯＲ回路３３＃〜３５＃とを含む。
第２カラム判定回路５Ｄ＃は、ＥＸＯＲ回路３０〜３２とを含む。
合成回路５Ｅ＃は、ＮチャネルＭＯＳトランジスタ８５〜９８と、プリチャージトランジスタ９９Ａ，９９Ｂと、インバータ９９Ｃと、フリップフロップ（ＦＦ）７６と、データ線ＬＮ０，ＬＮ１とを含む。プリチャージトランジスタ９９Ａは、ＰチャネルＭＯＳトランジスタである。プリチャージトランジスタ９９Ｂは、ＮチャネルＭＯＳトランジスタである。
ＮチャネルＭＯＳトランジスタ８５〜９８は、データ線ＬＮ０とＬＮ１との間に並列に接続される。プリチャージトランジスタ９９Ａは、電源電圧ＶＤＤとデータ線ＬＮ０との間に設けられ、そのゲートは制御信号ＰＣＢ２の入力を受ける。プリチャージトランジスタ９９Ｂは、固定電圧ＶＳＳとデータ線ＬＮ１との間に設けられ、そのゲートは制御信号ＰＣＢ２の入力を受ける。
制御信号ＰＣＢ２は、検出動作前は「Ｌ」レベルに設定され、検出動作時には「Ｈ」レベルに設定される。これに伴い、データ線ＬＮ０は「Ｈ」レベルにプリチャージされる。また、検出動作時には、データ線ＬＮ１は「Ｌ」レベルに設定される。
インバータ９９Ｃは、データ線ＬＮ０の信号を反転させてフリップフロップ（ＦＦ）にデータを格納する。
ＥＸＮＯＲ回路６４＃〜６７＃の出力は、ＮチャネルＭＯＳトランジスタ９５〜９８のゲートとそれぞれ接続される。
ＥＸＯＲ回路６０〜６３の出力は、ＮチャネルＭＯＳトランジスタ９１〜９４のゲートとそれぞれ接続される。
ＥＸＮＯＲ回路３３＃〜３５＃の出力は、ＮチャネルＭＯＳトランジスタ８８〜９０のゲートとそれぞれ接続される。
ＥＸＯＲ回路３０〜３２は、ＮチャネルＭＯＳトランジスタ８５〜８７のゲートとそれぞれ接続される。
第１ロウ判定回路５Ａ＃は、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとを比較して比較結果に基づきＮチャネルＭＯＳトランジスタ９５〜９８を導通させる。
ＥＸＮＯＲ回路６４＃〜６７＃は、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとのそれぞれの１ビットずつの入力を受けてＥＸＮＯＲ論理演算結果ＲＢＯを出力する。
第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとは、正常である場合には互いに相補の関係にある。
したがって、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとが互いに相補の関係にある場合（正常である場合）には、ＥＸＮＯＲ回路６４＃〜６７＃のＥＸＮＯＲ論理演算結果ＲＢＯは全て「Ｌ」レベルを出力する。この場合、ＮチャネルＭＯＳトランジスタ９５〜９８はすべて導通しない。したがってデータ線ＬＮ０は「Ｈ」レベルを維持する。
一方、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとが相補の関係に無い場合（正常でない場合）には、ＥＸＮＯＲ回路６４＃〜６７＃のＥＸＮＯＲ論理演算結果ＲＢＯの少なくともいずれか１つは「Ｈ」レベルを出力する。この場合、ＮチャネルＭＯＳトランジスタ９５〜９８のいずれか１つは導通する。したがって、データ線ＬＮ０は、データ線ＬＮ１と接続されて「Ｌ」レベルに設定される。
データ線ＬＮ０が「Ｌ」レベルに設定されることにより、第１のロウアドレス情報ＲＴと第２のロウアドレス情報ＲＢとが相補の関係に無い（正常でない場合）ことが判定される。すなわち、ロウデコーダ４に異常があり、正常にデコードされなかったことが判定される。
具体的には、ロウデコーダ４の異常により、複数のワード線ＷＬが１つも選択されない場合の無選択異常と、複数のワード線ＷＬのうち複数のワード線ＷＬが選択される場合のマルチ選択異常が判定される。
第２ロウ判定回路５Ｂ＃は、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとを比較して比較結果に基づきＮチャネルＭＯＳトランジスタ９１〜９４を導通させる。
ＥＸＯＲ回路６０〜６３は、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとのそれぞれの１ビットずつの入力を受けてＥＸＯＲ論理演算結果ＲＴＯを出力する。
入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとは、正常である場合には同一の関係にある。
したがって、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとが同一の関係にある場合（正常である場合）には、ＥＸＯＲ回路６０〜６３のＥＸＯＲ論理演算結果ＲＴＯは全て「Ｌ」レベルを出力する。この場合、ＮチャネルＭＯＳトランジスタ９１〜９４はすべて導通しない。したがって、データ線ＬＮ０は「Ｈ」レベルを維持する。
一方、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとが同一の関係に無い場合（正常でない場合）には、ＥＸＯＲ回路６０〜６３のＥＸＯＲ論理演算結果ＲＴＯの少なくともいずれか１つは「Ｈ」レベルを出力する。この場合、ＮチャネルＭＯＳトランジスタ９１〜９４の少なくともいずれか１つは導通する。したがって、データ線ＬＮ０は、データ線ＬＮ１と接続されて「Ｌ」レベルに設定される。
データ線ＬＮ０が「Ｌ」レベルに設定されることにより、入力ロウアドレス情報ＲＡＤと第１のロウアドレス情報ＲＴとが同一の関係に無い（正常でない場合）ことが判定される。すなわち、ロウデコーダ４に異常があり、正常にデコードされなかったことが判定される。
具体的には、ロウデコーダ４の異常により、複数のワード線ＷＬのうち誤ったワード線ＷＬが選択された誤選択異常が判定される。
第１カラム判定回路５Ｃ＃は、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとを比較して比較結果に基づきＮチャネルＭＯＳトランジスタ８８〜９０を導通させる。
ＥＸＮＯＲ回路３３＃〜３５＃は、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとのそれぞれの１ビットずつの入力を受けてＥＸＮＯＲ論理演算結果ＣＢＯを出力する。
第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとは、正常である場合には互いに相補の関係にある。
したがって、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが互いに相補の関係にある場合（正常である場合）には、ＥＸＮＯＲ回路３３＃〜３５＃のＥＸＮＯＲ論理演算結果ＣＢＯは全て「Ｌ」レベルを出力する。この場合、ＮチャネルＭＯＳトランジスタ８８〜９０はすべて導通しない。したがって、データ線ＬＮ０は「Ｈ」レベルを維持する。
一方、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報とが相補の関係に無い場合（正常でない場合）には、ＥＸＮＯＲ回路３３＃〜３５＃のＥＸＮＯＲ論理演算結果ＣＢＯの少なくともいずれか１つは「Ｈ」レベルを出力する。この場合、ＮチャネルＭＯＳトランジスタ８８〜９０のいずれか１つは導通する。したがって、データ線ＬＮ０は、データ線ＬＮ１と接続されて「Ｌ」レベルに設定される。
データ線ＬＮ０が「Ｌ」レベルに設定されることにより、第１のカラムアドレス情報ＣＴと第２のカラムアドレス情報ＣＢとが相補の関係に無い（正常でない場合）ことが判定される。すなわち、カラムデコーダ１０に異常があり、正常にデコードされなかったことが判定される。
具体的には、カラムデコーダ１０の異常により、複数のカラム選択線Ｙが１つも選択されない場合の無選択異常と、複数のカラム選択線Ｙのうち複数のカラム選択線Ｙが選択される場合のマルチ選択異常が判定される。
第２カラム判定回路５Ｄ＃は、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとを比較して比較結果に基づきＮチャネルＭＯＳトランジスタ８５〜８７を導通させる。
ＥＸＯＲ回路３０〜３２は、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとのそれぞれの１ビットずつの入力を受けてＥＸＯＲ論理演算結果ＣＴＯを出力する。
入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとは、正常である場合には同一の関係にある。
したがって、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとが同一の関係にある場合（正常である場合）には、ＥＸＯＲ回路３０〜３２のＥＸＯＲ論理演算結果ＣＴＯは全て「Ｌ」レベルを出力する。この場合、ＮチャネルＭＯＳトランジスタ８５〜８７はすべて導通しない。したがって、データ線ＬＮ０は「Ｈ」レベルを維持する。
一方、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとが同一の関係に無い場合（正常でない場合）には、ＥＸＯＲ回路３０〜３２のＥＸＯＲ論理演算結果ＣＴＯの少なくともいずれか１つは「Ｈ」レベルを出力する。この場合、ＮチャネルＭＯＳトランジスタ８５〜８７のいずれか１つは導通する。したがって、データ線ＬＮ０は、データ線ＬＮ１と接続されて「Ｌ」レベルに設定される。
データ線ＬＮ０が「Ｌ」レベルに設定されることにより、入力カラムアドレス情報ＣＡＤと第１のカラムアドレス情報ＣＴとが同一の関係に無い（正常でない場合）ことが判定される。すなわち、カラムデコーダ１０に異常があり、正常にデコードされなかったことが判定される。
具体的には、カラムデコーダ１０の異常により、複数のカラム選択線Ｙのうち誤ったカラム選択線Ｙが選択された誤選択異常が判定される。
合成回路５Ｅ＃において、データ線ＬＮ０が「Ｌ」レベルの場合には、フリップフロップ７６に「Ｈ」レベルを格納する。データ線ＬＮ０が「Ｈ」レベルの場合には、フリップフロップ７６に「Ｌ」レベルを格納する。
フリップフロップ７６は、格納されたデータに基づいて異常信号ＦＬＡＧを出力する。
当該構成により、実施形態１の構成と比較して論理回路の部品点数を削減することが可能である。すなわち、ＮチャネルＭＯＳトランジスタ等の個数を削減することにより簡易な方式で実施形態１で説明した検出回路５と同様の検出回路５Ｑを実現することが可能である。これによりレイアウト面積も縮小することが可能である。
＜実施形態７＞
実施形態７においては、半導体装置のテスト回路の構成について説明する。
図６１は、実施形態７に従う検出回路５Ｘの構成について説明する図である。
図６１を参照して、検出回路５Ｘは、図３で検出した検出回路５と比較してＤＦＴ（Design For Test）回路１４０，１４２をさらに追加した点が異なる。
その他の構成については同様であるのでその詳細な説明については繰り返さない。
ＤＦＴ回路１４２は、制御信号ＰＴＮ、制御信号ＳＥＬＸＯＲおよび入力ロウアドレス情報ＲＡＤに基づいて第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢを設定する。
ＤＦＴ回路１４０は、制御信号ＰＴＮ、制御信号ＳＥＬＸＯＲおよび入力カラムアドレス情報ＣＡＤに基づいて第１のカラムアドレス情報ＣＴおよび第のカラムアドレス情報ＲＢを設定する。
したがって、ロウデコーダ４およびカラムデコーダ１０を動作させることなく検出回路５についてテスト動作を実行することが可能となる。
図６２は、実施形態７に従うＤＦＴ回路１４０，１４２のテストパターンを説明する図である。
図６２に示されるように、ＤＦＴ回路１４０，１４２は、制御信号ＰＴＮ、制御信号ＳＥＬＸＯＲ、入力ロウアドレス情報ＲＡＤおよび入力カラムアドレス情報ＣＡＤに基づいて種々のテストパターンを出力するように設定されている。
一例として、制御信号ＰＴＮに応じて第２のロウアドレス情報ＲＢおよび第２のカラムアドレス情報を設定する。
例えば、ＤＦＴ回路１４０，１４２は、制御信号ＰＴＮ（「Ｌ」レベル）に従って、第２のロウアドレス情報ＲＢ［０］〜ＲＢ［３］および第２のカラムアドレス情報ＣＢ［０］〜ＣＢ［２］をすべて「Ｈ」レベルに設定する。
また、ＤＦＴ回路１４０，１４２は、制御信号ＰＴＮ（「Ｈ」レベル）に従って、第２のロウアドレス情報ＲＢ［０］〜ＲＢ［３］および第２のカラムアドレス情報ＣＢ［０］〜ＣＢ［２］はすべて「Ｌ」レベルに設定する。
また、ＤＦＴ回路１４２は、制御信号ＳＥＬＸＯＲおよび入力ロウアドレス情報ＲＡＤの組み合わせに基づいて第１のロウアドレス情報ＲＴ［０］〜ＲＴ［３］を設定する。
また、ＤＦＴ回路１４０は、制御信号ＳＥＬＸＯＲおよび入力カラムアドレス情報ＣＡＤの組み合わせに基づいて第１のカラムアドレス情報ＣＴ［０］〜ＣＴ［２］を設定する。
また、本例においては、第２のロウアドレス情報ＲＢおよび第２のカラムアドレス情報ＣＢならびに第１のロウアドレス情報ＲＴおよび第１のカラムアドレス情報ＣＴの設定に基づくＥＸＯＲ回路の出力ならびに制御信号ＦＬＡＧの設定結果が示されている。
テストパターンに基づいて第２のロウアドレス情報ＲＢおよび第２のカラムアドレス情報ＣＢならびに第１のロウアドレス情報ＲＴおよび第１のカラムアドレス情報ＣＴを設定し、当該設定に基づくＥＸＯＲ回路の出力ならびに制御信号ＦＬＡＧが予想結果と異なる場合には、対象となるＥＸＯＲ回路の異常を判定することが可能となる。
本方式の如くＤＦＴ回路１４０，１４２を設けることにより、検出回路５に設けられているＥＸＯＲ回路３０〜３５および６０〜６７を１つずつテストすることが可能となり、当該ＥＸＯＲ回路が正常に動作するか否かを確認することが可能となる。
＜実施形態７の変形例１＞
図６３は、実施形態７の変形例１に従う検出回路５Ｙの構成について説明する図である。
図６３を参照して、検出回路５Ｙは、図６０で検出した検出回路５ＱにＤＦＴ（Design For Test）回路１４０，１４２をさらに追加した点が異なる。
その他の構成については同様であるのでその詳細な説明については繰り返さない。
ＤＦＴ回路１４２は、制御信号ＰＴＮ、制御信号ＳＥＬＸＯＲおよび入力ロウアドレス情報ＲＡＤに基づいて第１のロウアドレス情報ＲＴおよび第２のロウアドレス情報ＲＢを設定する。
ＤＦＴ回路１４０は、制御信号ＰＴＮ、制御信号ＳＥＬＸＯＲおよび入力カラムアドレス情報ＣＡＤに基づいて第１のカラムアドレス情報ＣＴおよび第のカラムアドレス情報ＲＢを設定する。
したがって、ロウデコーダ４およびカラムデコーダ１０を動作させることなく検出回路５についてテスト動作を実行することが可能となる。
図６４は、実施形態７の変形例１に従うＤＦＴ回路１４０，１４２のテストパターンを説明する図である。
図６４に示されるように、ＤＦＴ回路１４０，１４２は、制御信号ＰＴＮ、制御信号ＳＥＬＸＯＲ、入力ロウアドレス情報ＲＡＤおよび入力カラムアドレス情報ＣＡＤに基づいて種々のテストパターンを出力するように設定されている。
一例として、制御信号ＰＴＮに応じて第２のロウアドレス情報ＲＢおよび第２のカラムアドレス情報を設定する。
例えば、ＤＦＴ回路１４０，１４２は、制御信号ＰＴＮ（「Ｌ」レベル）に従って、第２のロウアドレス情報ＲＢ［０］〜ＲＢ［３］および第２のカラムアドレス情報ＣＢ［０］〜ＣＢ［２］をすべて「Ｈ」レベルに設定する。
また、ＤＦＴ回路１４０，１４２は、制御信号ＰＴＮ（「Ｈ」レベル）に従って、第２のロウアドレス情報ＲＢ［０］〜ＲＢ［３］および第２のカラムアドレス情報ＣＢ［０］〜ＣＢ［２］はすべて「Ｌ」レベルに設定する。
また、ＤＦＴ回路１４２は、制御信号ＳＥＬＸＯＲおよび入力ロウアドレス情報ＲＡＤの組み合わせに基づいて第１のロウアドレス情報ＲＴ［０］〜ＲＴ［３］を設定する。
また、ＤＦＴ回路１４０は、制御信号ＳＥＬＸＯＲおよび入力カラムアドレス情報ＣＡＤの組み合わせに基づいて第１のカラムアドレス情報ＣＴ［０］〜ＣＴ［２］を設定する。
また、本例においては、第２のロウアドレス情報ＲＢおよび第２のカラムアドレス情報ＣＢならびに第１のロウアドレス情報ＲＴおよび第１のカラムアドレス情報ＣＴの設定に基づくＥＸＯＲ回路の出力ならびに制御信号ＦＬＡＧの設定結果が示されている。
テストパターンに基づいて第２のロウアドレス情報ＲＢおよび第２のカラムアドレス情報ＣＢならびに第１のロウアドレス情報ＲＴおよび第１のカラムアドレス情報ＣＴを設定し、当該設定に基づくＥＸＯＲ回路およびＥＸＮＯＲ回路の出力ならびに制御信号ＦＬＡＧが予想結果と異なる場合には、対象となるＥＸＯＲ回路およびＥＸＮＯＲ回路２の異常を判定することが可能となる。
本方式の如くＤＦＴ回路１４０，１４２を設けることにより、検出回路５に設けられているＥＸＯＲ回路３０〜３２，６０〜６３ならびにＥＸＮＯＲ回路３３＃〜３５＃，６４＃〜６７＃を１つずつテストすることが可能となり、当該ＥＸＯＲ回路およびＥＸＮＯＲ回路が正常に動作するか否かを確認することが可能となる。
＜実施形態７の変形例２＞
図６５は、実施形態７の変形例２に従うロウ側のデコーダ故障検知回路２１０を説明する図である。本例においては、デコーダ故障検知回路にテスト回路を設ける場合について説明する。
図６５を参照して、図３６のロウ側のデコーダ故障検知回路２００と比較して、テスト用のワード線ＴＷＬと、テスト用のゲートトランジスタＴＧＴ０，ＴＧＴ１をさらに追加した点が異なる。
テスト用のゲートトランジスタＴＧＴ０は、データ線ＲＤＬ０と固定電圧ＶＳＳとの間に設けられ、そのゲートはテスト用のワード線ＴＷＬと接続される。
テスト用のゲートトランジスタＴＧＴ１は、データ線ＲＤＬ１と固定電圧ＶＳＳとの間に設けられ、そのゲートはテスト用のワード線ＴＷＬと接続される。
当該構成により、ロウデコーダ４を駆動させることなく、テスト用のワード線ＴＷＬを駆動することによりテスト動作を実行して、テスト用のゲートトランジスタＴＧＴ０，ＴＧＴ１を動作させてデータ線ＲＤＬ０，ＲＤＬ１を設定することが可能となる。
これにより、ロウ側のデコーダ故障検知回路２１０の動作が正常に動作するか否かを確認することが可能となる。
なお、ロウ側に限られず、カラム側のデコーダ故障検知回路にもテスト回路を設けて、当該カラム側のデコーダ故障検知回路の動作が正常に動作するか否かについても確認することが可能である。
＜実施形態７の変形例３＞
図６６は、実施形態７の変形例３に従うデコーダ故障検知回路１１０＃Ｘおよび判定回路１２０＃Ｘの回路構成を説明する図である。本例においては、デコーダ故障検知回路１１０＃Ｘおよび判定回路１２０＃Ｘにテスト回路を設ける場合について説明する。
図６６を参照して、図４３で説明した構成と比較して、判定回路１２０＃ＸにＤＦＴ回路１４０を設けた点と、デコーダ故障検知回路１１０＃にテスト用のワード線ＴＷＬと、テスト用のゲートトランジスタＴＲＳＴをさらに追加した点が異なる。
テスト用のゲートトランジスタＴＲＳＴは、データ線ＤＬと固定電圧ＶＳＳとの間に設けられ、そのゲートはテスト用のワード線ＴＷＬと接続される。
ＤＦＴ回路１４０は、上記で説明したのと同様であるのでその詳細な説明については繰り返さない。
また、テスト用のワード線ＴＷＬを駆動することによりゲートトランジスタＴＲＳＴを動作させてデータ線ＤＬを設定することが可能となる。
当該構成により、ロウデコーダ４およびカラムデコーダ１０を駆動させることなく、テスト用のワード線ＴＷＬおよびＤＦＴ回路１４０を用いることによりテスト動作を実行して、デコーダ故障検知回路１１０＃Ｘおよび判定回路１２０＃Ｘの動作が正常に動作するか否かを確認することが可能となる。
＜実施形態７の変形例４＞
図６７は、実施形態７の変形例４に従う検出回路１３２の検出ユニット１４０＃について説明する図である。
図６７を参照して、検出ユニット１４０＃は、検出ユニット１４０と比較して、インバータＩＮＶの代わりにＮＡＮＤ回路１４５を設けた点が異なる。
ＮＡＮＤ回路１４５は、ダミーのロウ選択戦ＤＲＷＬの信号および制御信号ＤＦＴＮの入力を受けて、そのＮＡＮＤ論理演算結果をゲートトランジスタＧＴ３に出力する。
制御信号ＤＦＴＮが「Ｈ」レベルに設定される場合には、ＮＡＮＤ回路１４５は、インバータとして機能する。すなわち、図５２で説明した検出ユニット１４０と同様の構成になる。
また、制御信号ＤＦＴＮが「Ｌ」レベルに設定される場合には、ゲートトランジスタＧＴ３は導通する。したがって、ワード線ＷＬを「Ｈ」レベルに設定することにより、意図的にデータ線１４５，１４６の任意の組み合わせの電圧信号に設定することが可能となる。
当該構成により、検出回路１３２のテスト動作を実行して、検出回路１３２が正常に動作するか否かを確認することが可能となる。
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ 半導体装置、２ メモリアレイ、３ ワードドライバ、４ ロウデコーダ、５，５Ｐ，５Ｑ 検出回路、６ ロウエンコーダ、７ カラム選択回路、８ プリデコーダ、９ カラムエンコーダ、１０ カラムデコーダ、１１ 比較回路、１２ 読出／書込回路、１５ メモリマクロ。

Claims (19)

  1. 行列状に配置されたメモリアレイと、
    メモリセル行にそれぞれ対応して設けられた複数のワード線と、
    前記複数のワード線のうちの１本のワード線を駆動するためのワードドライバと、
    前記ワードドライバと接続される複数のロウ選択線と、
    入力ロウアドレス情報に基づいて前記複数のロウ選択線に対してロウ選択信号を出力するロウデコーダと、
    前記複数のワード線と接続され、前記複数のワード線の信号レベルに基づいて第１のロウアドレス情報を生成する第１ロウエンコーダと、
    前記複数のワード線と接続され、前記複数のワード線の信号レベルに基づいて前記第１のロウアドレス情報と相補の関係にある第２のロウアドレス情報を生成する第２ロウエンコーダと、
    前記第１のロウアドレス情報と前記第２のロウアドレス情報とを比較して比較結果に基づく第１ロウ判定信号を出力する第１ロウ判定回路とを備える、半導体装置。
  2. メモリセル列にそれぞれ対応して設けられた複数のビット線と、
    前記複数のビット線のうちの１本のビット線を選択するためのカラム選択回路と、
    前記カラム選択回路と接続される複数のカラム選択線と、
    入力カラムアドレス情報に基づいて前記複数のカラム選択線に対してカラム選択信号を出力するカラムデコーダと、
    前記複数のカラム選択線と接続され、前記複数のカラム選択線の信号レベルに基づいて第１のカラムアドレス情報を生成する第１カラムエンコーダと、
    前記複数のカラム選択線と接続され、前記複数のカラム選択線の信号レベルに基づいて前記第１のカラムアドレス情報と相補の関係にある第２のカラムアドレス情報を生成する第２のカラムエンコーダと、
    前記第１のカラムアドレス情報と前記第２のカラムアドレス情報とを比較して比較結果に基づく第１カラム判定信号を出力する第１カラム判定回路とをさらに備える、請求項１記載の半導体装置。
  3. 前記入力ロウアドレス情報と前記第１のロウアドレス情報とを比較して比較結果に基づく第２ロウ判定信号を出力する第２ロウ判定回路と、
    前記入力カラムアドレス情報と前記第１のカラムアドレス情報とを比較して比較結果に基づく第２カラム判定信号を出力する第２カラム判定回路をさらに備える、請求項２記載の半導体装置。
  4. 前記第１カラム判定信号と、前記第１のロウアドレス情報とに基づいて出力ロウアドレス情報を生成する出力ロウアドレス情報生成回路と、
    前記第１ロウ判定信号と、前記第１のカラムアドレス情報とに基づいて出力カラムアドレス情報を生成する出力カラムアドレス情報生成回路とをさらに備える、請求項２記載のっ半導体装置。
  5. 前記第１ロウ判定信号と前記第１カラム判定信号とに基づいて比較結果信号を生成する比較結果判定回路と、
    前記比較結果信号と、前記第１のロウアドレス情報とに基づいて出力ロウアドレス情報を生成する出力ロウアドレス情報生成回路と、
    前記比較結果信号と、前記第１のカラムアドレス情報とに基づいて出力カラムアドレス情報を生成する出力カラムアドレス情報生成回路とをさらに備える、請求項２記載の半導体装置。
  6. 入力アドレス情報と出力アドレス情報とを比較するアドレス比較回路をさらに備え、
    前記入力アドレス情報は、前記入力ロウアドレス情報と前記入力カラムアドレス情報とを含み、
    前記出力アドレス情報は、前記出力ロウアドレス情報と前記出力カラムアドレス情報とを含む、請求項４あるいは５記載の半導体装置。
  7. テスト時に前記第１ロウエンコーダおよび前記第２ロウエンコーダに対してテスト用の第１テストパターン信号を出力する第１テスト回路をさらに備える、請求項１記載の半導体装置。
  8. テスト時に前記第１カラムエンコーダおよび前記第２カラムエンコーダに対してテスト用の第２テストパターン信号を出力する第２テスト回路をさらに備える、請求項２記載の半導体装置。
  9. 行列状に配置されたメモリアレイと、
    メモリセル行にそれぞれ対応して設けられた複数のワード線と、
    前記複数のワード線のうちの１本のワード線を駆動するためのワードドライバと、
    前記ワードドライバと接続される複数のロウ選択線と、
    入力ロウアドレス情報に基づいて前記複数のロウ選択線に対してロウ選択信号を出力するロウデコーダと、
    第１および第２のデータ線と、
    前記複数のワード線にそれぞれ対応して設けられ、前記第１のデータ線と固定電圧との間に設けられた複数の第１のトランジスタと、
    前記複数のワード線にそれぞれ対応して設けられ、前記第２のデータ線と前記固定電圧との間に設けられた複数の第２のトランジスタと、
    前記第１のデータ線を第１の電流量で駆動する第１カレントミラー回路と、
    前記第２のデータ線を第２の電流量で駆動する第２カレントミラー回路と、
    前記第１および第２のデータ線の信号に基づいて第１の判定信号を出力する第１の判定回路とを備え、
    前記複数の第１および第２のトランジスタは、前記複数のワード線の信号レベルに従って導通する、半導体装置。
  10. メモリセル列にそれぞれ対応して設けられた複数のビット線と、
    前記複数のビット線のうちの１本のビット線を選択するためのカラム選択回路と、
    前記カラム選択回路と接続される複数のカラム選択線と、
    入力カラムアドレス情報に基づいて前記複数のカラム選択線に対してカラム選択信号を出力するカラムデコーダと、
    第３および第４のデータ線と、
    前記複数のカラム選択線にそれぞれ対応して設けられ、前記第３のデータ線と前記固定電圧との間に設けられた複数の第３のトランジスタと、
    前記複数のカラム選択線にそれぞれ対応して設けられ、前記第４のデータ線と前記固定電圧との間に設けられた複数の第４のトランジスタと、
    前記第３のデータ線を前記第１の電流量で駆動する第３カレントミラー回路と、
    前記第４のデータ線を前記第２の電流量で駆動する第４カレントミラー回路と、
    前記第３および第４のデータ線の信号に基づいて第２の判定信号を出力する第２の判定回路とを備え、
    前記複数の第３および第４のトランジスタは、前記複数のカラム選択線の信号レベルに従って導通する、請求項９記載の半導体装置。
  11. 前記第１および第２の判定回路の前記第１および第２の判定信号に基づく判定結果を出力する合成回路をさらに備える、請求項１０記載の半導体装置。
  12. ダミーワード線と、
    前記ダミーワード線に対応して設けられ、前記第１のデータ線と固定電圧との間に設けられた第１のダミートランジスタと、
    前記ダミーワード線にそれぞれ対応して設けられ、前記第２のデータ線と前記固定電圧との間に設けられた第２のダミートランジスタとをさらに備え、
    前記第１および第２のダミートランジスタは、テスト時に前記ダミーワード線の信号レベルに従って導通する、請求項１０記載の半導体装置。
  13. ダミーカラム選択線と、
    前記ダミーカラム選択線に対応して設けられ、前記第３のデータ線と固定電圧との間に設けられた第３のダミートランジスタと、
    前記ダミーカラム選択線に対応して設けられ、前記第４のデータ線と前記固定電圧との間に設けられた第４のダミートランジスタとをさらに備え、
    前記第３および第４のダミートランジスタは、テスト時に前記ダミーカラム選択線の信号レベルに従って導通する、請求項１１記載の半導体装置。
  14. 行列状に配置されたメモリアレイと、
    メモリセル行にそれぞれ対応して設けられた複数のワード線と、
    前記複数のワード線のうちの１本のワード線を駆動するためのワードドライバと、
    前記ワードドライバと接続される複数のロウ選択線と、
    入力ロウアドレス情報に基づいて前記複数のロウ選択線に対してロウ選択信号を出力するロウデコーダと、
    第１の基準電圧を生成する第１基準電圧生成回路と、
    第２の基準電圧を生成する第２基準電圧生成回路と、
    第１のデータ線と、
    前記複数のワード線にそれぞれ対応して設けられ、前記第１のデータ線と固定電圧との間に設けられた複数の第１のトランジスタと、
    前記第１のデータ線の電圧と前記第１の基準電圧とを比較した第１比較信号を出力する第１センスアンプと、
    前記第１のデータ線の電圧と前記第２の基準電圧とを比較する第２比較信号を出力する第２センスアンプと、
    前記第１比較信号および第２比較信号に基づいて第１の判定結果を出力する第１の判定回路とを備え、
    前記複数の第１のトランジスタは、前記複数のワード線の信号レベルに従って導通する、半導体装置。
  15. メモリセル列にそれぞれ対応して設けられた複数のビット線と、
    前記複数のビット線のうちの１本のビット線を選択するためのカラム選択回路と、
    前記カラム選択回路と接続される複数のカラム選択線と、
    入力カラムアドレス情報に基づいて前記複数のカラム選択線に対してカラム選択信号を出力するカラムデコーダと、
    第３の基準電圧を生成する第３基準電圧生成回路と、
    第４の基準電圧を生成する第４基準電圧生成回路と、
    第２のデータ線と、
    前記複数のビット線にそれぞれ対応して設けられ、前記第２のデータ線と固定電圧との間に設けられた複数の第２のトランジスタと、
    前記第２のデータ線の電圧と前記第３の基準電圧とを比較した第３比較信号を出力する第３センスアンプと、
    前記第２のデータ線の電圧と前記第４の基準電圧とを比較する第４比較信号を出力する第４センスアンプと、
    前記第３比較信号および第４比較信号に基づいて第２の判定結果を出力する第２の判定回路とをさらに備え、
    前記複数の第２のトランジスタは、前記複数のカラム選択線の信号レベルに従って導通する、請求項１４記載の半導体装置。
  16. 前記第１および第２の判定回路の前記第１および第２判定結果に基づく判定信号を出力する合成回路をさらに備える、請求項１５記載の半導体装置。
  17. 行列状に配置されたメモリアレイと、
    前記複数のワード線のうちの１本のワード線を駆動するためのワードドライバと、
    前記ワードドライバと接続される複数のロウ選択線と、
    入力ロウアドレス情報に基づいて前記複数のロウ選択線に対してロウ選択信号を出力するロウデコーダと、
    複数のサブロウ選択線と、
    前記入力ロウアドレス情報に基づいて前記複数のサブロウ選択線に対してサブデコード信号を出力するサブロウデコーダと、
    所定電圧にプリチャージされた第１および第２のデータ線と、
    前記複数のワード線にそれぞれ対応して設けられ、前記第１のデータ線と固定電圧との間に設けられた複数の第１のトランジスタと、
    前記複数のサブロウ選択線にそれぞれ対応して設けられ、前記第１のデータ線と前記固定電圧との間に前記対応する第１のトランジスタと直列に設けられた複数の第２のトランジスタと、
    前記複数のワード線にそれぞれ対応して設けられ、前記第２のデータ線と前記固定電圧との間に設けられた複数の第３のトランジスタと、
    前記複数のサブロウ選択線にそれぞれ対応して設けられ、前記第２のデータ線と前記固定電圧との間に前記対応する第１のトランジスタと直列に設けられた複数の第４のトランジスタと、
    前記第１および第２のデータ線の信号に基づいて第１の判定結果を出力する第１の判定回路とを備え、
    前記複数の第１および第３のトランジスタは、前記複数のワード線の信号レベルに従って導通し、
    前記複数の第２のトランジスタは、前記複数のサブロウ選択線の信号レベルに従って導通し、
    前記複数の第４のトランジスタは、前記複数のサブロウ選択線の反転信号レベルに従って導通する、半導体装置。
  18. メモリセル列にそれぞれ対応して設けられた複数のビット線と、
    前記複数のビット線のうちの１本のビット線を選択するためのカラム選択回路と、
    前記カラム選択回路と接続される複数のカラム選択線と、
    入力カラムアドレス情報に基づいて前記複数のカラム選択線に対してカラム選択信号を出力するカラムデコーダと、
    複数のサブカラム選択線と、
    前記入力ロウアドレス情報に基づいて前記複数のサブカラム選択線に対してサブデコード信号を出力するサブカラムデコーダと、
    所定電圧にプリチャージされた第３および第４のデータ線と、
    前記複数のカラム選択線にそれぞれ対応して設けられ、前記第３のデータ線と前記固定電圧との間に設けられた複数の第５のトランジスタと、
    前記複数のサブカラム選択線にそれぞれ対応して設けられ、前記第３のデータ線と前記固定電圧との間に前記対応する第５のトランジスタと直列に設けられた複数の第６のトランジスタと、
    前記複数のカラム選択線にそれぞれ対応して設けられ、前記第４のデータ線と前記固定電圧との間に設けられた複数の第７のトランジスタと、
    前記複数のサブロウ選択線にそれぞれ対応して設けられ、前記第４のデータ線と前記固定電圧との間に前記対応する第７のトランジスタと直列に設けられた複数の第８のトランジスタと、
    前記第３および第４のデータ線の信号に基づいて第２の判定結果を出力する第２の判定回路とを備え、
    前記複数の第５および第７のトランジスタは、前記複数のカラム選択線の信号レベルに従って導通し、
    前記複数の第６のトランジスタは、前記複数のサブカラム選択線の信号レベルに従って導通し、
    前記複数の第８のトランジスタは、前記複数のサブカラム選択線の反転信号レベルに従って導通する、請求項１７記載の半導体装置。
  19. 前記第１および第２の判定回路の前記第１および第２の判定結果に基づく判定信号を出力する合成回路をさらに備える、請求項１８記載の半導体装置。
JP2020016356A 2020-02-03 2020-02-03 半導体装置 Pending JP2021125276A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020016356A JP2021125276A (ja) 2020-02-03 2020-02-03 半導体装置
US17/158,301 US11568908B2 (en) 2020-02-03 2021-01-26 Semiconductor device for detecting failure in address decoder
EP21154726.0A EP3907738A1 (en) 2020-02-03 2021-02-02 Semiconductor device
CN202110144294.5A CN113284546A (zh) 2020-02-03 2021-02-02 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020016356A JP2021125276A (ja) 2020-02-03 2020-02-03 半導体装置

Publications (2)

Publication Number Publication Date
JP2021125276A true JP2021125276A (ja) 2021-08-30
JP2021125276A5 JP2021125276A5 (ja) 2022-07-28

Family

ID=74505068

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020016356A Pending JP2021125276A (ja) 2020-02-03 2020-02-03 半導体装置

Country Status (4)

Country Link
US (1) US11568908B2 (ja)
EP (1) EP3907738A1 (ja)
JP (1) JP2021125276A (ja)
CN (1) CN113284546A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230077016A (ko) * 2021-11-24 2023-06-01 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 데이터 보상 방법
CN116206664A (zh) * 2021-11-30 2023-06-02 硅存储技术股份有限公司 存储器***中执行地址故障检测的分层rom编码器***

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04341998A (ja) * 1991-05-16 1992-11-27 Nec Corp メモリ回路
JPH06201792A (ja) * 1993-01-06 1994-07-22 Nec Corp テスト回路
US20070002616A1 (en) * 2005-06-15 2007-01-04 Stmicroelectronics S.A. Memory protected against attacks by error injection in memory cells selection signals
US20100107006A1 (en) * 2006-12-07 2010-04-29 Wolfgang Fey Method and Semiconductor Memory With A Device For Detecting Addressing Errors
US20160027529A1 (en) * 2014-07-23 2016-01-28 Freescale Semiconductor, Inc. Address Fault Detection Circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4912710A (en) * 1988-02-29 1990-03-27 Harris Corporation Self-checking random access memory
KR100915812B1 (ko) 2007-08-14 2009-09-07 주식회사 하이닉스반도체 멀티 칼럼 디코더 스트레스 테스트 회로
JP2016184189A (ja) 2015-03-25 2016-10-20 ルネサスエレクトロニクス株式会社 診断プログラム、診断方法および半導体装置
US9824732B2 (en) * 2015-08-03 2017-11-21 Atmel Corporation Memory system with encoding
US10141059B2 (en) * 2016-11-30 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Failure detection circuitry for address decoder for a data storage device
US10553300B2 (en) * 2017-06-09 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of detecting address decoding error and address decoder error detection system

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04341998A (ja) * 1991-05-16 1992-11-27 Nec Corp メモリ回路
JPH06201792A (ja) * 1993-01-06 1994-07-22 Nec Corp テスト回路
US20070002616A1 (en) * 2005-06-15 2007-01-04 Stmicroelectronics S.A. Memory protected against attacks by error injection in memory cells selection signals
US20100107006A1 (en) * 2006-12-07 2010-04-29 Wolfgang Fey Method and Semiconductor Memory With A Device For Detecting Addressing Errors
US20160027529A1 (en) * 2014-07-23 2016-01-28 Freescale Semiconductor, Inc. Address Fault Detection Circuit

Also Published As

Publication number Publication date
US11568908B2 (en) 2023-01-31
US20210241808A1 (en) 2021-08-05
EP3907738A1 (en) 2021-11-10
CN113284546A (zh) 2021-08-20

Similar Documents

Publication Publication Date Title
CN107799155B (zh) 包括列冗余的存储装置
JP5678151B1 (ja) 不揮発性半導体記憶装置とその制御方法
CN102403039B (zh) 半导体存储器件及其操作方法
JP5158755B2 (ja) ナンドフラッシュメモリ装置とそのセル特性改善方法
US8923056B2 (en) Non-volatile memory device for reducing operating time and method of operating the same
US20100195401A1 (en) Method of programming nonvolatile memory device
CN110875067B (zh) 基于鳍式场效应晶体管的存储器中执行解码的方法和***
EP3907738A1 (en) Semiconductor device
US20070014163A1 (en) NAND Flash Memory Devices and Methods of LSB/MSB Programming the Same
US7710791B2 (en) Input circuit of a non-volatile semiconductor memory device
TWI704561B (zh) 針對資料儲存裝置位址解碼器的失效偵測電路及方法
JP2002140899A (ja) 半導体記憶装置
JP5013395B2 (ja) 半導体メモリ装置およびそのリダンダンシ駆動方法
US10008246B2 (en) Memory and reference circuit calibration method thereof
US20130286746A1 (en) Semiconductor memory device and operating method thereof
US8751885B2 (en) Repair control circuit and semiconductor integrated circuit using the same
JP2020009509A (ja) 半導体記憶装置
CN114388034A (zh) 存储器装置及其操作方法
US7123528B2 (en) Flash memory device having column predecoder capable of selecting all column selection transistors and stress test method thereof
CN112445643A (zh) 使用ecc电路***掩盖针对操作模式的写入操作的设备及方法
CN107818811B (zh) 包括冗余列和冗余***逻辑电路的存储器器件
US20190096486A1 (en) Semiconductor memory device
US8325546B2 (en) Method and system for processing a repair address in a semiconductor memory apparatus
CN1227388A (zh) 半导体存储器
KR102290032B1 (ko) 컬럼 리던던시를 포함하는 메모리 장치

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220720

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220720

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230606

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20231128