JP3886679B2

JP3886679B2 - 半導体記憶装置およびその制御方法

Info

Publication number: JP3886679B2
Application number: JP27345099A
Authority: JP
Inventors: 塚伸朗大
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-09-27
Filing date: 1999-09-27
Publication date: 2007-02-28
Anticipated expiration: 2019-09-27
Also published as: JP2001101899A

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイ内の全メモリセルを選択可能な半導体記憶装置に関し、特に、全メモリセルを選択した状態で全メモリセルに所望のストレスを印加するバーンインテストを行うことが可能な半導体記憶装置を対象とする。
【０００２】
【従来の技術】
半導体メモリをスクーリング（検査）する手法の一つに、バーンインテストと呼ばれるものがある。バーンインテストは、温度や電源電圧を上げて条件を厳しく加速した状態で、メモリセルにある動作状態、例えば書き込み状態のストレスをかけるなどして、メモリセルの破壊状況などを検査するものである。
【０００３】
バーンインテストでは、通常のメモリアクセスよりもはるかに長い時間、ストレスを印加する必要があるため、アドレスをインクリメントしながらアドレスごとにテストしていたのでは、膨大なテスト時間がかかり、実際上不可能である。このため、全メモリセルを同時に選択した状態で、各メモリセルに同時にストレスを印加するのが一般的である。
【０００４】
図６は半導体メモリ内の全メモリセルを選択する従来の選択制御回路の概略回路図である。アドレスバッファ３１は、外部から入力されたアドレス信号を入力初段回路３２でバッファリングした後、NANDゲートＧ１，Ｇ２にて正負２種類の信号Ａi，／Ａiを生成する。これら２種類の信号はデコード回路３３に入力されてデコードされる。
【０００５】
また、NANDゲートＧ１，Ｇ２には、バーンインテスト時にローレベルになる全セルテスト信号が入力される。この信号がローレベルになると、NANDゲートＧ１，Ｇ２の出力はいずれもハイレベルになり、全メモリセルが選択される。
【０００６】
図７はSRAM内のメモリセルアレイの概略構成を示す図である。各メモリセルは、ワード線とビット線対との間に接続されており、ビット線対にはカラム・トランスファゲート３４が接続されている。カラム・トランスファゲート３４はカラムデコーダ３５によりオン・オフ制御される。
【０００７】
SRAMの通常書き込み時は、いずれか一本のワード線と一組のカラムトランスファゲート３４のみが選択されて、データ線対Ｄin，／Ｄinのデータが特定のメモリセルのみに書き込まれる。一方、バーンインテスト時は、全ワード線と全カラムトランスファゲート３４が選択されて、データ線対Ｄin，／Ｄinのデータがすべてのメモリセルに書き込まれる。
【０００８】
ところで、最近の半導体メモリは、歩留まり向上のため、不良セルと置き換え可能なスペアセルを予め備えているものが多くなってきた。この種のメモリでは、短絡不良などの不良が起こった不良セルを、ロウ単位あるいはカラム単位で、スペアセルに置き換える。
【０００９】
不良個所を示すアドレスは、ヒューズ素子の切断によりチップ内に記憶される。メモリの通常動作時に、外部からアドレスが入力されると、このアドレスとチップ内に記憶された不良個所のアドレスとが比較され、両者が一致すれば、スペアセルへの置き換えが行われる。
【００１０】
【発明が解決しようとする課題】
しかしながら、不良セルを有するメモリに対してバーンインテストを行うと、上述した図６の回路により強制的に全メモリセルが選択されるため、不良セルも選択されてしまう。このため、例えば、ビット線の短絡（ショート）不良が起こった場合には、図８の太線経路で示すように、データ線Ｄinからビット線を介して接地端子にリーク電流が流れ、データ線Ｄinのハイレベル電圧が低下してしまう。データ線Ｄinのハイレベル電圧が低下すると、それに伴って、他の正常なセルに供給されるストレスレベルも低下するため、正常なスクリーニングが行えなくなってしまう。
【００１１】
このような問題は、接地レベルへの短絡不良が起こった場合だけでなく、電源電圧レベルへの短絡不良が起こった場合にも起こりうる。この場合、ローレベル電圧が上昇して、ローレベル側のストレスレベルが不十分になってしまう。
【００１２】
また、これらの問題は、メモリセル自身の不良だけでなく、カラム系の不良やロウ系の不良が起こった場合にも同様に起こりうる。
【００１３】
本発明は、このような点に鑑みてなされたものであり、その目的は、全セル選択時に各メモリセルに印加されるストレスレベルが不良セルの影響を受けないようにした半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様は、メモリセルアレイ内の全メモリセルを選択可能な半導体記憶装置において、外部から入力されたアドレス信号を、複数のアドレスビットを単位としてプリデコードする第１のプリデコード手段と、不良セルに対応するアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶する不良情報記憶手段と、前記第１のプリデコード手段のプリデコード結果と、前記不良情報記憶手段のプリデコード結果とのいずれかを選択して出力する第１の選択手段と、前記第１の選択手段の出力に基づいて、アドレスデコードを行う第２のプリデコード手段と、前記第２のプリデコード手段の出力信号を反転出力する反転手段と、前記第２のプリデコード手段の出力信号と、前記反転手段の出力信号とのいずれかを選択して出力する第２の選択手段と、を備え、全メモリセルの選択を指示する全メモリセル選択信号が入力されると、前記第１の選択手段は前記不良情報記憶手段のプリデコード結果を選択するとともに、前記第２の選択手段は前記反転手段の出力信号を選択し、通常のセルアクセス時には、前記第１の選択手段は前記第１のプリデコード手段のプリデコード結果を選択するとともに、前記第２の選択手段は前記第２のプリデコード手段のデコード結果を選択することを特徴とする半導体記憶装置が提供される。
【００１６】
本発明の一態様では、不良セルに対応するアドレスを、複数のアドレスビットを単位としてプリデコードした結果を不良情報として記憶しておくため、不良セルのアドレスだけでなく、不良個所がないという情報も記憶しておくことができる。したがって、この不良情報を利用すれば、不良セルを除いて他のすべてのメモリセルを選択することも容易にできるようになる。
【００１７】
本発明の一態様では、不良セルをカラム単位あるいはロウ単位で置き換えることができ、また、不良セルを含むカラムあるいはロウを、バーンインテストから除外することができる。
【００１８】
また、メモリセルがブロック単位で構成されていて、ブロック単位で不良セルを置き換える場合も、不良セルの影響で他の正常なメモリセルに所望のストレスが印加されないという不具合を解消できる。
【００１９】
本発明の一態様では、メモリセルアレイ内の全メモリセルを選択することが可能な半導体記憶装置の制御方法において、外部から入力されたアドレス信号を、複数のアドレスビットを単位としてプリデコードする第１ステップと、不良セルを置き換えるためのアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶する第２ステップと、前記第１および第２ステップのプリデコード結果のいずれかを選択して出力する第３ステップと、前記第３ステップの出力に基づいて、最終的なアドレスデコードを行う第４ステップと、前記第４ステップのデコード結果と、このデコード結果の反転信号とのいずれかを選択して出力する第５ステップと、を備え、全メモリセルの選択を指示する全メモリセル選択信号が入力されると、前記第３ステップは前記第２ステップのプリデコード結果を選択するとともに、前記第５ステップは前記第４ステップのデコード結果の反転信号を選択し、通常のセルアクセス時には、前記第３ステップは前記第１ステップのプリデコード結果を選択するとともに、前記第５ステップは前記第４ステップのデコード結果を選択する。
【００２０】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置について、図面を参照しながら具体的に説明する。以下では、全メモリセルを選択状態にした状態で全メモリセルに同時にストレスを印加してバーンインテストを行うことが可能な半導体記憶装置について説明する。
【００２１】
図１は本発明に係る半導体記憶装置の一実施形態のブロック図である。図１ではアドレスデコードを行う部分を主に示しており、それ以外の部分は省略している。
【００２２】
図１の半導体記憶装置は、アドレスバッファ１と、第１のプリデコーダ（第１のプリデコード手段）２と、レジスタ回路３と、ヒューズデータ記憶部（不良情報記憶手段）４と、第１のマルチプレクサ（第１の選択手段）５と、第２のプリデコーダ（第２のプリデコード手段）６と、インバータ（反転手段）７と、第２のマルチプレクサ（選択手段、第２の選択手段）８と、メモリセルアレイ９と、を備えている。
【００２３】
アドレスバッファ１は、図６と同様に構成され、外部から入力されたアドレス信号をバッファリングした後、正負２種類のアドレス信号をそれぞれ出力する。第１のプリデコーダ２は、アドレス信号Ａ０〜Ａｎをｍ（ｍ＜ｎ）ビット単位でプリデコードする。図２はアドレス信号を３ビット単位でプリデコードした例を示している。３ビット単位でデコードすると、それぞれ８ビットの出力Ｂ０〜Ｂ７が得られる。これら８ビットのうち、いずれか一つのビットのみが「１」になる。
【００２４】
第１のプリデコーダ２のデコード結果は、レジスタ回路３により共通のタイミングでラッチされる。これにより、第１のプリデコーダ２のプリデコード結果をクロックに同期化することができる。
【００２５】
一方、ヒューズデータ記憶部４は、不良箇所に対応するアドレスをヒューズ素子を用いて記憶する。具体的には、第１のプリデコーダ２と同様に、不良個所に対応するアドレスをｍビット単位でプリデコードした結果を記憶する。ヒューズデータ記憶部４は、全部で２^mビットのデータを記憶する。
【００２６】
また、不良個所が存在する場合には、不良個所に対応するビットを「１」に設定する。したがって、不良個所がまったく存在しなければ、ヒューズデータ記憶部４はオール「０」のデータを記憶する。
【００２７】
従来は、不良個所のアドレスの各ビットごとにヒューズ素子を設けていたため、不良個所が存在しない状態をヒューズ素子で表現することはできなかった。例えば、ヒューズ素子のいずれも切断しない場合は、オール「０」のアドレスか、あるいはオール「１」のアドレスと一致するとみなされていた。
【００２８】
これに対して、本実施形態は、アドレス信号をプリデコードした結果に対してヒューズ素子を割り当てているため、不良個所が存在しない状態をオール「０」として表現することができる。
【００２９】
本実施形態のようにすると、従来よりもヒューズ素子の本数が増えるが、通常、アドレス信号は、複数段に分けてデコードされるため、初段のプリデコード結果に対応させてヒューズ素子を設ければ、ヒューズ素子の本数を従来の２〜３倍程度に抑えることができ、回路構成が複雑になるおそれもない。
【００３０】
また、最近の高速同期型メモリは、アドレスをプリデコードした結果を予めレジスタに格納しておき、メモリアクセス時の時間短縮を図るのが一般的であり、アドレスのプリデコードに合わせて、ヒューズデータもプリデコードした結果を格納しておく方が自然であり、システムとして統一がとれる。
【００３１】
図１の第１のマルチプレクサ５は、全メモリセル選択信号testの論理に応じて、ヒューズデータ記憶部４の出力と第１のプリデコーダ２の出力とのいずれか一方を選択する。具体的には、メモリの通常動作時（testがローレベルのとき）には、第１のプリデコーダ２の出力を選択し、バーンインテスト時（testがハイレベルのとき）には、ヒューズデータ記憶部４の出力を選択する。
【００３２】
第２のプリデコーダ６は、第１のプリデコーダ２の出力、あるいはヒューズデータ記憶部４の出力に基づいてデコードを行い、最終的なデコード信号を出力する。
【００３３】
第２のマルチプレクサ８は、全メモリセル選択信号testの論理に応じて、第２のプリデコーダ６の出力と、その反転出力とのいずれかを選択する。具体的には、メモリの通常動作時（testがローレベルのとき）には、第２のプリデコーダ６の出力を選択し、バーンインテスト時（testがハイレベルのとき）には、第２のプリデコーダ６の反転出力を選択する。
【００３４】
第２のマルチプレクサ８の出力は、メモリセルアレイ９内のカラム・トランスファーゲートに供給される。これにより、いずれか一つのカラム・トランスファーゲートがオンし、そのゲートに接続されているビット線対にデータ線対Ｄin，／Ｄinのデータが供給される。
【００３５】
なお、図１では省略しているが、ロウ側についても図１と同様の回路が設けられる。ロウ側については、第２のマルチプレクサ８の出力により、いずれか一つのワード線が駆動される。
【００３６】
図３は第２のマルチプレクサ８の内部構成を示す回路図である。第２のマルチプレクサ８は、トランスファーゲート１１，１２とインバータ１３〜１５とで構成される。トランスファーゲート１２には第２のプリデコーダ６の出力が入力され、トランスファーゲート１１には第２のプリデコーダ６の出力を図１のインバータ７で反転した信号が入力される。
【００３７】
全メモリセル選択信号testがハイレベルであれば、トランスファーゲート１１がオンしてインバータ７の出力が選択され、全メモリセル選択信号testがローレベルであれば、トランスファーゲート１２がオンして第２のプリデコーダ６の出力が選択される。
【００３８】
次に、バーンインテストを行う場合の図１の半導体記憶装置の動作を説明する。バーンインテストを行う場合は、メモリセルアレイ９内のすべてのメモリセルが選択され、全メモリセル選択信号testはハイレベルになる。したがって、図１の第１のマルチプレクサ５は、ヒューズデータ記憶部４の出力信号を選択する。ヒューズデータ記憶部４には、上述したように、不良個所のアドレスがプリデコードされて格納されている。
【００３９】
より詳細には、ヒューズデータ記憶部４は、不良個所のアドレスに対応するビットのみ「１」を記憶する。また、不良個所が存在しなければ、ヒューズデータ記憶部４はオール「０」を記憶する。
【００４０】
ヒューズデータ記憶部４の出力は、第１のマルチプレクサ５を介して第２のプリデコーダ６に入力され、最終的なアドレス・デコードが行われる。その結果、不良個所に対応するアドレスのみが選択される。また、仮に、不良個所がどこにも存在しなければ、第２のプリデコーダ６の出力はすべてのアドレスを非選択とする。
【００４１】
また、第２のマルチプレクサ８は、全メモリセル選択信号testがハイレベルであるため、インバータ７の出力を選択する。すなわち、第２のマルチプレクサ８は、第２のプリデコーダ６が選択したアドレスを非選択とし、選択しなかったアドレスを選択する。
【００４２】
これにより、不良個所に対応するアドレスのみが非選択となり、それ以外のアドレスはすべて選択される。したがって、不良の起こったカラムを除いて、他のすべてのカラムに対して、所望のストレスを与えることができる。
【００４３】
この状態でバーンインテストを行えば、従来のように、短絡不良等の起こったカラムやワード線の影響により正常なメモリセルに対して所望のストレスを印加できないという問題が発生しなくなる。
【００４４】
図４はメモリの通常動作時のメモリアクセスを示す図であり、図４（ａ）は不良セルに対してアクセスしようとしたため、スペアセルへの置き換えが行われた例を示し、図４（ｂ）はアクセス先のメモリセルが良品である例を示している。また、図５はバーンインテスト時のメモリアクセスを示す図であり、図５（ａ）は不良セルを除く全セルが選択される例を示し、図５（ｂ）は不良セルが存在しない例を示している。
【００４５】
このように、本実施形態は、外部から入力されたアドレス信号をプリデコードした結果に対応させて、不良個所のアドレスをプリデコードした結果をヒューズデータとして記憶しておくため、不良個所をスペアセルに置き換えることができるだけでなく、不良が存在しないという状態もヒューズデータにより設定することができる。したがって、ヒューズデータを利用することにより、バーンインテスト時には、不良個所を除く全メモリセルに所望のストレスを印加することができる。
【００４６】
また、本実施形態では、全セル選択信号testで第１および第２のマルチプレクサ８の選択を制御するため、これらマルチプレクサの選択を行う信号を別途設ける必要がなくなる。
【００４７】
さらに、図１では、第２のプリデコーダ６の出力が最終的なデコード結果となる例を示したが、３段以上のプリデコーダを用いてアドレスのデコードを行ってもよい。この場合、３段以上のプリデコーダのうち、最終段以外のいずれかのプリデコーダに対応させて図１のヒューズデータ記憶部４を設け、その後段のプリデコーダの出力に図１のインバータ７を接続すればよい。
【００４８】
ところで、最近の大容量メモリは、メモリセルアレイ９が複数のアレイブロックに分割されていることが多い。この場合、各アレイブロックごとにスペアセル（スペアカラムやスペアロウ）とヒューズ素子が設けられるので、各ブロックごとに図１のヒューズデータ記憶部４を設ければよい。
【００４９】
【発明の効果】
以上詳細に説明したように、本発明によれば、全メモリセル選択信号が入力されると、不良セルを含む所定範囲のメモリセルを除く他のメモリセルすべてを選択するようにしたため、不良セルを除いてバーンインテスト等のスクリーニングを行うことができる。これにより、不良セルの影響を受けて他の正常なメモリセルに所望のストレスが印加されないという不具合が起きなくなり、スクリーニングの信頼性が向上する。
【００５０】
また、不良セルに対応するアドレスを、複数のアドレスビットを単位としてプリデコードした結果を不良情報として記憶しておくため、不良セルのアドレスだけでなく、不良個所が存在しないという情報も記憶しておくことができる。したがって、この不良情報を利用すれば、不良セルを除いて他のすべてのメモリセルを選択することも容易にできるようになる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の一実施形態のブロック図。
【図２】アドレス信号を３ビット単位でプリデコードした例を示す図。
【図３】第２のマルチプレクサ８の内部構成を示す回路図。
【図４】メモリの通常動作時のメモリアクセスを示す図。
【図５】（ａ），（ｂ）はバーンインテスト時のメモリアクセスを示す図。
【図６】半導体メモリ内の全メモリセルを選択する従来の選択制御回路の概略回路図。
【図７】 SRAM内のメモリセルアレイの概略構成を示す図。
【図８】リークパスの一例を示す図。
【符号の説明】
１アドレスバッファ
２第１のプリデコーダ
３レジスタ回路
４ヒューズデータ記憶部
５第１のマルチプレクサ
６第２のプリデコーダ
７インバータ
８第２のマルチプレクサ
９メモリセルアレイ

Claims

メモリセルアレイ内の全メモリセルを選択可能な半導体記憶装置において、
外部から入力されたアドレス信号を、複数のアドレスビットを単位としてプリデコードする第１のプリデコード手段と、
不良セルに対応するアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶する不良情報記憶手段と、
前記第１のプリデコード手段のプリデコード結果と、前記不良情報記憶手段のプリデコード結果とのいずれかを選択して出力する第１の選択手段と、
前記第１の選択手段の出力に基づいて、アドレスデコードを行う第２のプリデコード手段と、
前記第２のプリデコード手段の出力信号を反転出力する反転手段と、
前記第２のプリデコード手段の出力信号と、前記反転手段の出力信号とのいずれかを選択して出力する第２の選択手段と、を備え、
全メモリセルの選択を指示する全メモリセル選択信号が入力されると、前記第１の選択手段は前記不良情報記憶手段のプリデコード結果を選択するとともに、前記第２の選択手段は前記反転手段の出力信号を選択し、通常のセルアクセス時には、前記第１の選択手段は前記第１のプリデコード手段のプリデコード結果を選択するとともに、前記第２の選択手段は前記第２のプリデコード手段のデコード結果を選択することを特徴とする半導体記憶装置。
前記不良情報記憶手段は、不良セルをカラム単位で置き換えるためのアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶することを特徴とする請求項１に記載の半導体記憶装置。
前記不良情報記憶手段は、不良セルをロウ単位で置き換えるためのアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶することを特徴とする請求項１に記載の半導体記憶装置。
複数のブロックに分割されたメモリセルアレイを備え、
前記不良情報記憶手段は、各ブロックごとに、不良セルを置き換えるためのアドレスを記憶することを特徴とする請求項１〜３のいずれかに記載の半導体記憶装置。
メモリセルアレイ内の全メモリセルを選択することが可能な半導体記憶装置の制御方法において、
外部から入力されたアドレス信号を、複数のアドレスビットを単位としてプリデコードする第１ステップと、
不良セルを置き換えるためのアドレスを、前記複数のアドレスビットを単位としてプリデコードして記憶する第２ステップと、
前記第１および第２ステップのプリデコード結果のいずれかを選択して出力する第３ステップと、
前記第３ステップの出力に基づいて、最終的なアドレスデコードを行う第４ステップと、
前記第４ステップのデコード結果と、このデコード結果の反転信号とのいずれかを選択して出力する第５ステップと、を備え、
全メモリセルの選択を指示する全メモリセル選択信号が入力されると、前記第３ステップは前記第２ステップのプリデコード結果を選択するとともに、前記第５ステップは前記第４ステップのデコード結果の反転信号を選択し、通常のセルアクセス時には、前記第３ステップは前記第１ステップのプリデコード結果を選択するとともに、前記第５ステップは前記第４ステップのデコード結果を選択することを特徴とする半導体記憶装置の制御方法。