KR100604850B1 - 균일하지 않은 채널 유전막 두께를 갖는 이이피롬 셀 구조및 그 제조방법 - Google Patents

균일하지 않은 채널 유전막 두께를 갖는 이이피롬 셀 구조및 그 제조방법 Download PDF

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Abstract

다양한 게이트 유전막 두께를 갖는 이이피롬 셀 구조를 제공한다. 본 발명은 반도체 기판과, 반도체 기판 상에 위치하는, 메모리 트랜지스터와 선택 트랜지스터와, 상기 트랜지스터들 사이의 기판에 형성되고, 상기 메모리 트랜지스터 아래에 부분적으로 확장되어 형성된 플로팅 접합과, 횡 방향을 따라 메모리 트랜지스터에 위치하고, Ttunnel 두께를 갖고 상기 플로팅 접합의 일정 부분 위에 위치하는 터널 영역과, Ttunnel 보다 큰 두께 Tnear(즉, Tnear > Ttunnel )를 갖고 상기 선택 트랜지스터의 반대쪽의 터널 영역의 일측면에 위치하는 근채널 영역과, Tnear보다 큰 두께 Tfar(즉, Tfar>Tnear)를 갖고 상기 터널 영역의 반대쪽의 근채널 영역의 일측면에 위치하는 원채널 영역으로 배열된 게이트 유전막을 포함하여 이루어진다. 그러한 이이피롬 셀 구조를 만드는 관련 방법은 대응되는 제조 단계를 가진다.
이이피롬 셀, 비균일한 채널 유전막

Description

균일하지 않은 채널 유전막 두께를 갖는 이이피롬 셀 구조 및 그 제조방법{EEPROM cell structures having non-uniform channel dielectric thickness and methods of making the same}
도 1은 배경 기술에 의한 이이피롬 셀 구조의 단면도이다.
도 2는 본 발명의 일 실시예에 의한 이이피롬 셀 구조의 단면도이다.
도 3은 도 2에 추가적인 회로 표현을 보여주는 단순 도면이다.
도 4는 도 2에 선택된 구성 요소의 두께 및 길이를 나타낸 도면이다.
도 5a-5h는 본 발명의 실시예에 따라 이이피롬 셀 구조의 제조의 다양한 단계의 단면도들이다.
본 발명은 비휘발성 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 이이피롬 셀 구조 및 그 제조방법에 관한 것이다.
이이피롬(electrically erasable programmable read-only memories, EEPROMs)이 알려져 있다. 도 1은 배경 기술(background art)에 따라, 기판(101) 상에 메모리 트랜지스터(memory transistor, MTR, 140) 및 이에 대응되는 선택 트랜 지스터(select transistor, 142)를 포함하는 전형적인 이이피롬 셀 구조(100)의 단면도이다. 메모리 트랜지스터(MTR, 140)는 게이트 유전막 구조(156)를 포함하는데, 이는 두께(T104a)보다 큰 두께(T104z)를 갖는 게이트 유전막 부분(104a, 104z)을 포함한다. 도 1에서, 참조번호 118a는 층간 절연막을 나타낸다.
메모리 트랜지스터(MTR, 140)의 플로팅 게이트(116a, 폴리실리콘막(poly1)으로 구성)를 챠징/디스챠징(charging/discharging)하는 것은 각각 명목값(nominal value)과 비교하여 메모리 트랜지스터(MTR, 140)의 임계 전압(Vth, threshold voltage)을 증가/감소시킨다. 이이피롬 셀 구조(100)에서, 로직 0/1값은 각각 증가된/감소된 임계전압(Vth increased, Vth decreased) 또는 그 반대에 의하여 표현된다. 메모리 트랜지스터(MTR, 140)에 저장된 로직값은 소정의 읽기 전압(Vr, read voltage)이 메모리 트랜지스터(MTR, 140)를 턴온(turn-on)하기에 충분한 크기인지 아닌지에 결정된다.
다른 집적회로와 마찬가지로, 앞으로의 디자인 목적은 셀 구조의 크기를 감소시킴으로써 이이피롬을 좀더 고집적화시키는 것이다. 채널 길이(channel length, L)이 작아짐에 따라, 메모리 트랜지스터(MTR, 140)가 원하지 않는 숏 채널 효과(short channel effect)를 나타낸다. 배경 기술에 의하면 쇼 채널 효과는 펀치 스루우 방지 영역 (punch-through-prevention(PTP) region 149)을 형성함으로써 보상하는데, 상기 펀치 스루우 방지(PTP) 영역(149)은 기판(101)의 낮은 도펀트 농도(P-)에 비하여 높은 도펀트(예컨대 P형) 농도(P+)를 갖는다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 이이피롬 셀 구조를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 이이피롬 셀 구조를 적합하게 제조할 수 있는 제조 방법을 제공하는 데 있다.
본 발명의 일 실시예는 다양한 게이트 유전막 두께를 갖는 이이피롬 셀 구조를 제공한다. 그러한 이이피롬 셀 구조는 반도체 기판; 상기 기판 상에 위치하는, 메모리 트랜지스터 및 선택 트랜지스터; 상기 트랜지스터들 사이에 형성되고 부분적으로 메모리 트랜지스터 아래에 확장되어 있는 플로팅 접합; 횡 방향을 따라 메모리 트랜지스터에 위치하고, Ttunnel 두께를 갖고 상기 플로팅 접합의 일정 부분 위에 위치하는 터널 영역(tunnel region)과, Ttunnel 보다 큰 두께 Tnear(즉, T near > Ttunnel)를 갖고 상기 선택 트랜지스터의 반대쪽의 터널 영역의 일측면에 위치하는 근채널 영역(near-channel region)과, Tnear보다 큰 두께 Tfar(즉, Tfar >Tnear)를 갖고 상기 터널 영역의 반대쪽의 근채널 영역의 일측면에 위치하는 원채널 영역(far-channel region)으로 배열된 게이트 유전막을 포함할 수 있다.
본 발명의 다른 실시예는 다양한 게이트 유전막 두께를 갖는 이이피롬 셀 구조를 제조하는 방법을 제공하는 데 있다. 그러한 방법은 터널, 원채널, 근채널 영역에 각각 해당하는 제1, 제2 및 제3 영역을 갖고 제1 및 제3 영역은 제2 영역에 의하여 분리되는 반도체 기판 상에 게이트 유전막용 제1층을 형성하고; 제1 및 제3 영역 상의 제1층의 소정 부분을 선택적으로 제거하고; 상기 제1층 및 반도체 기판의 노출된 부분 상에 게이트 유전막용 제2층을 형성하여, 제1, 제2 및 제3 영역 상에 각각 Ttunnel, Tnear 및 Tfar의 게이트 유전막 물질의 두께를 형성하되, Tnear는 Ttunnel보다 크고(즉 Tnear > Ttunnel), Tnear는 Tfar보다 크게(즉, Tnear>Tfar) 형성하고; 계속하여, 트랜지스터의 구성요소에 해당하는 추가적인 막질들을 제2층 상에 형성하고; 및 제1, 제2층 및 추가적인 막질들을 선택적으로 제거하여 제1, 제2 및 제3 영역이 메모리 트랜지스터에 위치하도록 메모리 트랜지스터 및 선택 트랜지스터를 한정하는 것을 포함할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다
도 2는 본 발명의 일 실시예에 따라 이이피롬 셀 구조(200)의 단면도이다. 이이피롬 셀 구조(200)는 반도체 기판(201) 상에 메모리 트랜지스터(240, MTR) 및 이에 대응하는 선택 트랜지스터(242, STR)를 포함한다. 메모리 트랜지스터(MTR, 240) 및 선택 트랜지스터(242, STR)는 MOSFET와 같은 FET이다. 하나의 예가 이하에 서 설명되며, 기판(201)은 P형 도펀트로 도핑될 수 있고, 또는 N형 도펀트가 사용될 수 도 있다.
기판(201)은 기판(201) 내에 다음의 영역들을 구비한다. 즉, 기판(201)은 필드 영역(202), 선택 트랜지스터(242)와 관련된 드레인/소오스(D/S) 영역(246), 메모리 트랜지스터(MTR, 240)와 관련된 드레인/소오스(D/S) 영역(248), 저농도(P-)의 P형 도펀트의 기판에 비하여 고농도(예컨대, 본 실시예에서는 P+)의 P형 도펀트의 펀치 스루어 방지(PTP) 영역(249), 메모리 트랜지스터(MTR, 240)와 선택 트랜지스터(STR, 242)의 사이에 위치하고 부분적으로 메모리 트랜지스터(MTR, 240) 아래에 확장되어 있는 플로팅 접합(244)을 포함한다. 플로팅 접합(244)은 N형 도펀트의 고농도(N+)의 존(206)과 N형 도펀트의 저농도(예컨대, 본 실시예에서는 N-)의 존(228)으로 이루어진 이중 도프트 드레인(double-doped drain, DDD)이다. 존(206)은 메모리 트랜지스터(MTR, 240) 아래에 확장된 플로팅 접합(244)의 일부인 반면에, 존(228)은 메모리 트랜지스터(MTR, 240)와 선택 트랜지스터(STR, 242) 사이의 영역에 일반적으로 놓여진다. 드레인/소오스(D/S) 영역(246, 248)은 LDD(lightly-doped-drain) 형태를 가지며, 상기 드레인/소오스(D/S) 영역(246, 248) 각각은 메모리 트랜지스터(MTR, 240) 및 선택 트랜지스터(STR, 242)에 인접하여 위치한 저농도(예컨대, 본 실시예에서는 N-)의 존(231, 227)과, 상기 필드 영역(202)에 인접하여 위치한 고농도(예컨대, 본 실시예에서는 N+)의 존(230, 226)을 포함한다.
또한, 기판(201)은 선택적으로 보상 영역(250)을 가질 수 있고, 상기 보상 영역(250)은 드레인/소오스 영역(248)의 존(227)에 인접한 메모리 트랜지스터(MTR, 240)의 채널 영역의 일부분을 차지한다. 상기 보상 영역(250)의 존재 또는 부존재는 본 발명에 의한 다른 실시예로 표현될 수 있다. 보상 영역(250)은 드레인/소오스(D/S) 영역(248)의 존(227)보다 저농도(예컨대, 본 실시예에서는 N--)이다.
메모리 트랜지스터(MTR, 240) 및 선택 트랜지스터(STR, 242) 각각은 이중 게이트(즉, 플로팅 게이트 및 컨트롤 게이트) 구조를 갖는다. 메모리 트랜지스터(MTR, 240)는 부분 204a, 204b, 204c, 204d를 갖고 실리콘 산화막으로 구성된 게이트 유전막 구조(256)와, 예컨대 폴리실리콘막으로 형성된 플로팅 게이트막(216a)과, 예컨대 산화막-질화막-산화막(ONO)구조인 유전 구조(218a)와, 예컨대 폴리실리콘으로 형성된 컨트롤 게이트막(220a)을 포함한다. 게이트 유전막 부분(204b, 204c)은 배경 기술의 유전막 부분(104z)에 대응된다. 아울러서, 게이트 유전막 부분(204b, 204c)은 게이트 유전 물질의 비균일 두께를 나타내며, 반면에 배경 기술의 게이트 유전막 부분(104z)의 두께(T204z)는 균일하다.
게이트 유전막 부분(204a)은 플로팅 접합(244)의 존(206) 상에 위치하고, 파울러 노드하임 터널링(Fowler-Nordheim(F-N) tunneling)를 통하여 차징/디스챠징이 1차적으로 일어나는 메모리 트랜지스터(MTR, 240)의 터널 영역에 해당한다. F-N 터널링은 임계전압을 증가/감소시키기 위해 플로팅 게이트가 챠지되거나/디스차지되는 주요한 메카니즘이다. 게이트 유전막 부분(204b, 204c)은 기판(201)에서 채널 영역 상에 위치한다. 또한, 게이트 유전막 부분(204b, 204c)은 각각 근채널 부분(near-channel part) 및 원채널 부분(far-channel part)으로 설명될 수 있다. 이는 상기 게이트 유전막 부분(204b, 204c)이 상대적으로 터널 영역과 게이트 유전막 부분(204a)으로부터 가깝게 및 멀게 있기 때문이다. 게이트 유전막 부분(204d)은 존(206) 상에 위치하고, 게이트 유전막 부분(204b)과 반대쪽의 게이트 유전막 부분(204a)의 측면에 위치하고, 게이트 유전막 부분(204a)과 선택 트랜지스터(242)의 사이에 위치한다.
게이트 유전막 부분(204b, 204d)의 개개 두께 Tnear 및 Tedge는 터널링이 일어나는 영역을 한정하기 위해 터널 영역 두께 Ttunnel보다 충분히 두껍다. 즉, Tnear > Ttunnel이고, Tedge>Ttunnel이다. 또한, 두께 Tfar은 Tnear보다 충분히 작아야만 한다. 즉, Tfar<Tnear이다. 게이트 유전막 부분(204a)의 두께, Ttunnel은 게이트 유전막 부분(204c)의 두께 Tfar과 대략적으로 같다. 즉, Ttunnel
Figure 112006015164490-pat00001
Tfar이다. 게이트 유전막 부분(204d)의 두께 Tedge와 선택 트랜지스터의 게이트 유전막 부분(204e)의 두께 Tstr 각각은 제조 효율을 위해 Tnear과 같다. 즉, Tedge = Tnear이고, Tstr = Tnear이다. 더하여, 두께의 비율(Tnear/Ttunnel)은 1<Tnear/Ttunnel<4 범위에 있을 수 있다. 그리고, 두께의 비율(Tnear/Tfar)은 1<Tnear/Tfar<4 범위에 있을 수 있다. 근채널 영역의 횡방향 디멘젼 Lnear은 게이트 유전막 부분(204a)에 해당하는 영역에 터널링을 한정하기 위해 Lnear≥0.1㎛가 되어야만 한다. 이와 같은 사항은 게이트 유전막 부분(204d)에 해당하는 엣지 영역의 길이에도 반영된다.
선택 트랜지스터(STR, 242)는 게이트 유전막 부분(204e)과, 예컨대 폴리실리콘막으로 형성된 플로팅 게이트막(216b)과, 예컨대 산화막-질화막-산화막(ONO)구조인 유전 구조(218b)와, 예컨대 폴리실리콘으로 형성된 컨트롤 게이트막(220b)을 포함한다. 게이트 유전막 구조(256 및 204e)에 대하여, 참조번호 216a/b, 218a/218b, 220a/b가 FET에서 전형적인 다른 구성 요소로 설명될 수 있다. 참조번호 216a/b, 218a/218b, 및 220a/b가 편의상 추가적인 막질(222a, 222b)로 구룹핑 될 수 있다.
셀 구조(200)는 존(231, 227) 상에 위치하는 측벽 스페이서(252)와, 형성과정 중에 합쳐지게 된 측벽 스페이서(254)를 포함한다. 본 발명을 구현하는 데 있어서, 배경기술에서 다음의 문제가 인식되었고, 그에 관한 물리적 이론이 결정되었다. PTP 영역(149)을 이용하기 전에, 1.8V의 읽기 전압(Vr)이 이이피롬 셀 구조(100)에 전형적으로 인가되었다. 배경 기술에 의하면, PTP 영역(149)의 사용함으로서 감소된 임계전압(Vth decreased) 및 증가된 임계전압(Vth increased ) 모두를 ΔVPTP 만큼 증가(업 쉬프트)시킨다. 결과적으로, 전형적인 분포 {(Vth decreased + ΔV PTP)i}값이 Vr보다 큰 값인 상부 범위 {Vth(i) decreased(+)}를 포함한다. {Vth decreased(+)}를 갖는 메모리 트랜지스터(MTR, 140)의 경우는 항상 {Vth decreased(+)} > Vr이기 때문에 실제적으로 저장된 로직값에도 불구하고 동일한 로직값을 갖는다. 이러한 문제에 대한 단 순한 해결책은 ΔVPTP 만큼 대응되는 증가된(업쉬프트된) Vr을 보상하여 Vr simplistic = Vr + ΔVPTP로 하는 것이다. 그러나, 이러한 단순 보상은 파워 소모를 증가시키는 문제점이 있다. 이이피롬 셀 구조(100)가 낮은 전력 소모 소자, 예컨대 스마트 카드와 같이 작고 배터리에 의해 작동되는 소자에 이용되는 경우에, Vr simplistic은 특별히 바람직하지 않다. 대신에, 기술은 Vth PTP=Vth pre-PTP + ΔVPTP이 PTP에 따른 임계 전압 증가에 대한 보상으로써 감소되는 것이 필요하다. 다른 것들 중에서, 본 발명의 실시예들은 Vth에 있어서 다음을 만족하는 +ΔV non-uni channel dielec
Figure 112004019777740-pat00006
-ΔVPTP가 되게 균일한 다운 시프트/증가를 보여준다.
Vth PTP=Vth pre-PTP + ΔVPTP
= (Vth pre-PTP + ΔV halo) -(Δhalo)
Vth comp = Vth pre-PTP
여기서, ΔV non-uni channel dielec은 메모리 트랜지스터의 채널 영역 상의 게이트 유전막 물질의 불균일한 두께로 인하여 균일한 다운시프트/감소 임계 전압을 나타낸다. 이에 대해서는 아래에서 자세하게 설명한다.
본 발명의 일측면에 따른 감소 또는 보상 Vth, 즉 Vth comp는 다음과 같이 설명된다. 메모리 트랜지스터(MTR, 240)의 게이트 유전막 구조(256)는 게이트 유전막 부분(204b, 204c)이 채널 상에서 불균일한 두께의 게이트 유전막 물질이 나타나도록 형성된다. 비균일도는 균일 두께막의 제조와 관련하여 제조시 나타날 수 있는 허용 한계값(tolerance)보다 크다. 게이트 유전막 부분(204b, 204c)에 의해 표현되는 채널 상의 비균일 두께의 게이트 유전막 물질은 ΔV non-uni channel-dielec=ΔV PTP 만큼 Vth에 있어서 다운 시프트(감소)를 얻게 된다.
보다 상세하게, 메모리 트랜지스터(MTR, 240)는 다음 회로도 1에 의해 표현된다.
(회로도 1)
Figure 112004019777740-pat00009
이 회로도 1은 직렬로 연결된 커패시터 C1 = C218a 및 C2= C256(0V에 연결된 C2)를 갖는다. 차징중에는 V1은 고전압(VH), 즉 V1=VH이 컨트롤 게이트막(220a)에 인가되고, V3은 0V, 즉 V3 = 0V이고, V3은 플로팅 접합(244)에 인가된다. 반대로, 디스차징중에는 V1=0V가 컨트롤 게이트막(220)에 인가되고, 반면에 V3=VH가 플로팅 접합(244)에 인가된다. 전압 V1은 커패시터 C1, C2를 거쳐 나뉘어져 다음의 V2가 된다.
V2 = V1(Cdielec-nearest-VH/(C218a + C256))
여기서, Cdielec-nearest-VH/(C218a + C256)은 커플링비이고, Cdielec-nearest-VH 은 VH가 인 가되는 노드와 인접한 커패시터의 커패시턴스이다. V2는 메모리 트랜지스터가 얼마나 크게 차지/디스차지되는가에 직접적으로 비례하게 됨을 알 수 있다.
또한, C256= C204c + C204b + C204a + C204d임을 알 수 있다. 대응되게 회로도 1은 다음과 같이 표현될 수 있다.
(회로도 2)
Figure 112004019777740-pat00010
여기서, 커패시터 C204c, C204b, C204a 및 C204d는 서로 병렬 연결되고, 커패시터 C218a와는 직렬 연결된다. 수학식 2에서 C256a를 대신해서 다음과 같이 된다. 전압 V2 는 커패시터 C1, C2를 거쳐 나뉘어져 다음의 V2가 된다.
V2=V1(Cdielec_adjacent_VH/(C218a + C204c + C204b + C204a + C204d))
게이트 유전막 부분(204b, 204d)의 커패시턴스 C204b 및 C204d는 각각 게이트 유전막 부분(204a, 204c)의 커패시턴스 C204a 및 C204c보다 상당히 작다. 그래서, 회로도 2는 다음과 같이 그려진다.
(회로도 3)
Figure 112004019777740-pat00011
도 3은 메모리 트랜지스터(MTR, 240)에 부여된 회로도 3을 보여주는 도 2의 단순도이다. 수학식 3의 관점에서, 커패시턴스 C204b 및 C204d는 무시할 수 있어 수식에서 제외하면 아래와 같다.
V2 = V1(Cdielec_adjacent_VH/(C218a + C204c + C204a))
수학식 5는 본 발명의 실시예에 따라 임계전압, 예컨대 Vth PTP에 대한 보상으로서 균일한 다운시프트/감소의 설명을 용이하게 해준다. 다시 말해, 차징 동안에, V1=VH이고, V1이 컨트롤 게이트막(220a)에 인가되는 반면, V3=0V이고, V3이 플로팅 접합(244)에 인가된다. 그러면, Cdielec-adjacent-VH = C218a가 된다. 수학식 4를 대신하여 다음식이 주어진다.
V2charge = VH(C218a/(C218a+ C204c+C204a))
다시, 디스차징동안에, V1=0V가 컨트롤 게이트막(220)에 인가되고, 반면에 V3=VH가 플로팅 접합(244)에 인가되어 Cdielec_adjacent_VH = C204a가 된다. 수학식 4를 대신하여 다음식이 주어진다.
V2charge = VH(C204a/(C218a+ C204c+C204a))
수학식 5 및 6을 검토해 보면, V2 charge ∝ 1/(C218a + C204c + C 204a ) 및 V2 discharge ∝ 1/(C218a + C204c + C204a )과 같이 되고, 다음의 V2 MTR_240 ∝ 1/(C218a + C204c + C204a)로 일반화된다.
이와 비교하여, 배경 기술의 메모리 트랜지스터(MTR, 140)에 의하면 V2에 대한 비례값은 다음의 수학식 7과 같다.
V2 MTR_140 ∝ 1/(C118a + + C104a)
본 발명의 실시예에 따라, 게이트 유전막 부분(204c, 204b)에 의해 표현되는 비균일도는 V2 비례값의 분모에 추가 항목, 즉 C204c를 도입한다. 다시 말해, 본 발명의 실시예에 의하면, 비례값은 다음 수학식 8과 같이 존재한다.
V2 MTR_240 ∝ 1/C204c
이는 배경 기술과 대비되며, 배경기술은 V2 MTR_240 비례값에서 C204c에 해당하는 항목이 없다. 이에 따라, 게이트 유전막 부분(204c)은 다운 시프트/감소 Vth에 이용된다.
다시 말해, 커패시턴스는 다음의 수학식 9와 같이 두께에 반비례한다.
C ∝ 1/두께
커패시턴스 C204C는 Tfar이 Ttunnel보다 작게, 즉 Tfar<T tunnel이 되게 함으로써 증가된다. C204c를 증가시키는 것은 배경기술에 비하여 V2 MTR_240을 감소시킨다.
게이트 유전막 부분(204b, 204c)으로 표현되는 비균일 두께의 게이트 유전막 물질은 배경 기술에 비하여 보다 적은 V2값을 야기한다. 즉, V2 MTR_240 < V2 MTR_140이고, 이는 MTR(240)이 배경 기술 MTR(140)에 비하여 적게 차징되게 한다. 그러한 약한 챠징은 상대적으로 Vth를 감소시킨다. 또한, 게이트 유전막 부분(204b, 204c)으로 표현되는 비균일 두께의 게이트 유전막 물질은 배경기술 MTR(140)에 비해 MTR(240)이 보다 강하게 디스챠징하게 한다. 그러한 강한 디스챠징은 상대적으로 Vth를 감소시킨다. 그러므로, 게이트 유전막 부분(204b, 204c)으로 표현되는 비균일의 순수(net) 효과는 ΔV non-uni gate-dielec = -ΔV PTP 만큼 Vth PTP에 있어서 균일한 다운 시프트(감소)를 얻게 된다. 다시 말해, PTP 영역의 사용으로 인한 Vth의 원하지 않는 감소는 게이트 유전막 부분(204b, 204c)으로 표현되는 비균일의 순수 효과에 의하여 보상된다.
위에서 도입된 샘플은 다음 테이블에 보여지는 바와 같이 이이피롬 셀 구조(200)의 파라미터들에 대해서는 대략값으로 확장될 수 있다. 도 4는 아래의 확장 샘플의 두 께 및 길이를 보여주는 도 2의 변형도이다. 길이 LMTR은 MTR(240)의 길이이며, 게이트 유전막 부분(204a-204d)의 길이는 각각 La, Lb, Lc 및 Ld 이다.
Figure 112004019777740-pat00013
다시 말해, 상기 테이블 1의 길이 및 두께의 특정값은 단순한 예이며, 한정되어지는 것은 아니다.
본 발명의 실시예를 제조하는 방법의 일예가 앞서의 예의 관점에서 논의될 것이다. 도 5a-5h는 본 발명의 실시예에 따라 이이피롬 셀 구조(200)의 제조에 있어서 다양한 단계의 단면이다. 도 5a에서, P형 도전형의 기판(201)이 준비된다. PTP 영역(249)이 50KeV 및 1.5 X1012/cm2이나 700KeV 및 2.0 X 1013/cm 2의 조건으로 보론을 이온주입하여 형성된다. 다음에, 필드 영역(202)이 형성된다. 게이트 유전막용 제1층(204a)이 약 240∼280Å의 두께로 형성된다. 다음에, 인을 50-70KeV와 7.0 X 1013∼1.0 X 1014/cm2 의 조건 또는 비소를 60-120KeV 및 7.0 X 10 13∼1.5 X 1014/cm2 의 조건으로 이온주입을 수행하여 N형 불순물의 존(206)이 만들어진다.
도 5b에서, 제1층(204)은 패턴되고, 후에 터널 영역, 원채널 영역에 각각 해당되는 영역(208, 210) 상에 위치하는 부분들은 제거된다.
도 5c에서, 예컨대 비소를 25-45KeV와 2.0 X 1011∼5.0 X 1011/cm2 의 조건을 이용하여, 이온주입이 선택적으로 수행되어 보상 영역(250)을 만든다. 보상 영역(250)이 만들어지면 존(206)에 N형 불순물의 농도가 증가한다. 도 5d에서, 게이트 유전막용 제2층(204)이 약 70∼80Å의 두께로 형성되어 게이트 유전막 부분(204c, 204b, 204a, 204y)을 형성한다.
도 5e에서, 플로팅 게이트막(216)이 예컨대 약 1000∼2000Å의 두께의 폴리실리콘으로 형성된다. 도 5f에서, 유전구조(218)가 예컨대 50Å의 두께의 하부 산화막, 80Å의 두께의 질화막 및 60Å의 두께의 상부 산화막을 갖는 ONO 구조로 형성된다. 다음에, 조절 게이트막(220)이 예컨대 1000∼2000Å의 두께의 폴리실리콘 으로 형성되어 중간 구조(502)가 마련된다.
도 5g에서, 중간 구조(502)가 패턴되어, 선택적으로 일정 부분이 제거되어 MTR(240)과 STR(242)이 정의된다. 그 결과, 게이트 유전막 부분(204y)이 MTR(240)의 게이트 유전막 부분(204d) 및 STR(242)의 게이트 유전막 부분(204e)이 된다. 이어서, N형 불순물, 예컨대 비소를 이용하여 25KeV와 2.0 X 1014/cm2 의 조건으로 이온주입이 수행되어 낮은 농도(N-)를 갖는 존(227, 228, 231)이 만들어진다. 다음에, N형 불순물, 예컨대 비소를 이용하여 50KeV와 2.0 X 1015/cm2 의 조건으로 이온주입이 수행되어 높은 농도(N+)를 갖는 존(226, 230)이 만들어진다. 마지막으로, N형 불순물 예컨대 인을 이용하여 90KeV와 8.0 X 1012/cm2 의 조건으로 이온주입이 수행되어 존(228)을 낮은 농도(N-)로 변경시킨다. 계속하여, 도 5h에서, MTR과 STR의 측벽에 측벽 스페이서(252, 254)를 형성한다.
지금까지 본 발명이 설명되었으나, 본 발명은 다양한 방법으로 변경될 수 있다. 그러한 변경은 본 발명의 사상이나 범위로부터 벗어나는 것은 아니고, 그러한 변경은 본 발명의 범위 내에 포함되는 것이다.
상술한 바와 같이 본 발명은 게이트 유전막 부분(204b, 204c)으로 표현되는 비균일 두께의 게이트 유전막으로 인하여 임계 전압을 감소시켜 이이피롬 셀의 동작 전압을 낮출 수 있다.

Claims (27)

  1. 반도체 기판;
    반도체 기판 상에 위치하는, 메모리 트랜지스터와 선택 트랜지스터;
    상기 트랜지스터들 사이의 기판에 형성되고, 상기 메모리 트랜지스터 아래에 부분적으로 확장되어 형성된 플로팅 접합;
    횡 방향을 따라 메모리 트랜지스터에 위치하고,
    Ttunnel 두께를 갖고 상기 플로팅 접합의 일정 부분 위에 위치하는 터널 영역과, 상기 Ttunnel 보다 큰 두께 Tnear(즉, Tnear>Ttunnel )을 갖고 상기 선택 트랜지스터의 반대쪽의 터널 영역의 일측면에 위치하는 근채널 영역과, 상기 Tnear보다 큰 두께 Tfar(즉, Tfar>Tnear)을 갖고 상기 터널 영역의 반대쪽의 근채널 영역의 일측면에 위치하는 원채널 영역으로 배열된 게이트 유전막을 포함하여 이루어지는 것을 특징으로 하는 비균일 채널 유전막 두께를 갖는 이이피롬 셀 구조.
  2. 제1항에 있어서, 상기 Ttunnel은 Tfar와 동일한 두께인 것을 특징으로 이이피롬 셀 구조.
  3. 제1항에 있어서, 다음의 수학식 1<Tnear/Ttunnel<4 및 1<Tnear/Tfar<4중 적어도 어느 하나가 적용되는 것을 특징으로 하는 이이피롬 셀 구조.
  4. 제1항에 있어서, 상기 Tnear은 상기 선택 트랜지스터의 게이트 유전막의 두께와 동일한 것을 특징으로 하는 이이피롬 셀 구조.
  5. 제1항에 있어서, 상기 근채널 영역의 횡 단위(길이, Lnear)는 Lnear≥ 0.1㎛인 것을 특징으로 하는 이이피롬 셀 구조.
  6. 제1항에 있어서, 상기 메모리 트랜지스터에서 게이트 유전막은 Tnear와 동일의 Tedge 두께를 갖고 상기 근채널 영역 반대쪽의 터널 영역의 측면에 위치하는 에지 영역을 포함하여 배열되는 것을 특징으로 하는 이이피롬 셀 구조.
  7. 제1항에 있어서, 상기 기판은 제1 도전형이고, 제2 도전형의 얕게 도핑된 보상 영역이 상기 게이트 유전막의 원채널 영역 아래의 반도체 기판에 형성되어 있는 것을 특징으로 하는 이이피롬 셀 구조.
  8. 제7항에 있어서, 상기 보상 영역(region)은 셀프 얼라인 방식에 의해 게이트 유전막의 원채널 영역(region)에 해당되는 것을 특징으로 하는 이이피롬 셀 구조.
  9. 제7항에 있어서, 상기 보상 영역은 깊이(dcomp)를 갖고, dsource>dcomp 인 깊이(dsource)를 갖는 소오스 영역이 상기 보상 영역과 인접한 기판에 형성되는 것을 특징으로 하는 이이피롬 셀 구조.
  10. 제7항에 있어서, 상기 보상 영역의 도전형은 N형인 것을 특징으로 하는 이이피롬 셀 구조.
  11. 제7항에 있어서, 상기 게이트 유전막은 산화막인 것을 특징으로 하는 이이피롬 셀 구조.
  12. 제7항에 있어서, 상기 선택 트랜지스터는 게이트 유전막을 포함하고,
    상기 트랜지스터들의 각각은 상기 게이트 유전막 상에 위치하는 폴리실리콘 플로팅 게이트막과, 상기 플로팅 게이트막 상에 위치하는 다른 유전막과, 상기 다른 유전막 상에 위치하는 폴리실리콘 컨트롤 게이트막을 포함하는 것을 특징으로 하는 이이피롬 셀 구조.
  13. 제12항에 있어서, 상기 다른 유전막은 ONO막인 것을 특징으로 하는 이이피롬 셀 구조.
  14. 터널, 원채널 및 근채널 영역에 각각 해당하는 제1, 제2, 제3 영역을 갖고, 상기 제1 영역 및 제3 영역은 제2 영역에 의해 분리되는 반도체 기판 상에 게이트 유전막용 제1층을 형성하는 단계;
    상기 제1 및 제3 영역 상의 제1층의 소정 부분을 선택적으로 식각하는 단계;
    상기 제1층 및 기판의 노출된 부분 상에 게이트 유전막용 제2층을 형성하되, 제1, 제2, 및 제3 영역 상에 각각 Ttunnel, Tnear 및 Tfar의 게이트 유전 물질의 두께를 갖고, Tnear는 Ttunnel보다 크고(즉 Tnear > Ttunnel), T near는 Tfar보다 크게(즉, Tnear>Tfar) 형성하는 단계;
    계속하여 상기 제2층 상에 트랜지스터의 구성요소에 해당하는 추가 막질을 형성하는 단계;
    계속하여 상기 제1층, 제2층 및 추가 막질의 일정 부분을 선택적으로 제거하여 상기 제1, 제2 및 제3 영역이 메모리 트랜지스터에 위치하도록 메모리 트랜지스터 및 선택 트랜지스터를 한정하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다양한 채널 유전막 두께를 갖는 이이피롬 셀 구조의 제조방법.
  15. 제14항에 있어서, 상기 Ttunnel은 Tfar와 동일한 두께인 것을 특징으로 이이피롬 셀 구조의 제조방법.
  16. 제14항에 있어서, 다음의 수학식 1<Tnear/Ttunnel<4 및 1<Tnear/Tfar<4중 적어도 어느 하나가 적용되는 것을 특징으로 하는 이이피롬 셀 구조의 제조방법.
  17. 제14항에 있어서, 상기 Tnear은 상기 선택 트랜지스터의 게이트 유전막의 두께와 동일한 것을 특징으로 하는 이이피롬 셀 구조의 제조방법.
  18. 제14항에 있어서, 상기 근채널 영역의 횡 단위(길이, Lnear)는 Lnear≥ 0.1㎛인 것을 특징으로 하는 이이피롬 셀 구조의 제조방법.
  19. 제14항에 있어서, 상기 게이트 유전막용 제1층의 일정 부분을 선택적으로 제거하는 단계에 의해 상기 제2 영역 반대쪽의 제1 영역의 측면에 위치하고 에지 영역에 해당하는 제4 영역 상에 위치하는 게이트 유전막의 두께 Tedge가 Tnear와 동일의 Tedge 두께를 갖는 것을 특징으로 하는 이이피롬 셀 구조의 제조방법.
  20. 제14항에 있어서, 상기 기판은 제1 도전형이고, 상기 기판의 제3 영역에 제2 도전형의 얕게 도핑된 보상 영역을 더 형성하는 것을 특징으로 하는 이이피롬 셀 구조의 제조방법.
  21. 제20항에 있어서, 깊이(dcomp)보다 더 낮은 깊이로 보상 영역을 확장하는 단계와, 기판에 dsource>dcomp인 깊이보다 낮게 소오스 영역을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 이이피롬 셀 구조의 제조방법.
  22. 제20항에 있어서, 상기 보상 영역의 도전형을 N형으로 하는 것을 특징으로 하는 이이피롬 셀 구조의 제조방법.
  23. 제14항에 있어서, 상기 제1층 및 제2층에 대한 물질로 산화막을 이용하는 것을 특징으로 하는 이이피롬 셀 구조의 제조방법.
  24. 반도체 기판;
    상기 반도체 기판 상에 메모리 트랜지스터와 대응되는 선택 트랜지스터;
    상기 트랜지스터들 사이의 기판에 형성되고, 상기 메모리 트랜지스터 아래에 부분적으로 확장되어 형성된 플로팅 접합;
    메모리 트랜지스터의 채널 영역 상에 위치하고, 균일 두께막 제조와 관련된 제조 한계보다 더 큰 비균일의 두께를 갖는 게이트 유전막을 포함하여 이루어지는 것을 특징으로 하는 이이피롬 셀 구조.
  25. 제24항에 있어서, 상기 채널 영역 위와 대응되는 선택 트랜지스터로부터 더 떨어진데 위치하는 게이트 유전막의 두께(Tfurther)는 상기 채널 영역 위와 대응되는 선택트랜지스터와 가까지 위치하는 게이트 유전막의 두께(Tcloser)보다 작은 것, 즉 Tfurther<Tcloser인 것을 특징으로 하는 이이피롬 셀 구조.
  26. 반도체 기판 상에 게이트 유전막용 제1층을 형성하는 단계;
    상기 기판의 일정 영역 상의 제1층의 일정 부분을 선택적으로 제거하는 단계;
    상기 제1층 및 기판의 노출된 부분 상에 게이트 유전막용 제2층을 형성하는 단계;
    계속하여 상기 제2층 상에 트랜지스터의 구성요소에 해당하는 추가 막질을 형성하는 단계;
    상기 제1층, 제2층 및 추가 막질의 일정 부분을 선택적으로 제거하여 메모리 트랜지스터 및 선택 트랜지스터를 한정하되,
    상기 메모리 트랜지스터에 있어서 채널 영역 상에 위치하는 게이트 유전막 물질의 두께는 균일 두께막 제조와 관련된 제조 한계보다 보다 큰 정도의 비균일인 것을 특징으로 하는 다양한 채널 유전막 두께를 갖는 이이피롬 셀 구조의 제조방법.
  27. 제26항에 있어서, 상기 채널 영역 위와 대응되는 선택 트랜지스터로부터 더 떨어진데 위치하는 게이트 유전막의 두께(Tfurther)는 상기 채널 영역 위와 대응되는 선택트랜지스터와 가까이 위치하는 게이트 유전막의 두께(Tcloser)보다 작은 것, 즉 Tfurther<Tcloser가 되도록 상기 제1층의 일정 부분을 제거하는 것을 특징으로 하는 이이피롬 셀 구조의 제조방법.
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