JPH05275707A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH05275707A JPH05275707A JP7202792A JP7202792A JPH05275707A JP H05275707 A JPH05275707 A JP H05275707A JP 7202792 A JP7202792 A JP 7202792A JP 7202792 A JP7202792 A JP 7202792A JP H05275707 A JPH05275707 A JP H05275707A
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- insulating film
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Abstract
(57)【要約】 （修正有）
【目的】 選択トランジスタのゲート電極を構成する第
１層多結晶シリコン膜と第２層多結晶シリコン膜を短絡
することにより生じる実質的なセルサイズの増大をなく
すことを目的とする。 【構成】 選択トランジスタＳＴのゲート電極を、メモ
リトランジスタＭＴの制御ゲートと同時に第２層導体膜
３６を形成することによりＥＥＰＲＯＭを得る製造方
法。 【効果】 本発明によれば、選択トランジスタのゲート
電極に第２層多結晶シリコン膜を用いることによって、
無駄なスペースをなくし、段差をなくすことにより、コ
ンタクト部の微細化を可能とし、高集積化を図ったＥＥ
ＰＲＯＭが得られる。
１層多結晶シリコン膜と第２層多結晶シリコン膜を短絡
することにより生じる実質的なセルサイズの増大をなく
すことを目的とする。 【構成】 選択トランジスタＳＴのゲート電極を、メモ
リトランジスタＭＴの制御ゲートと同時に第２層導体膜
３６を形成することによりＥＥＰＲＯＭを得る製造方
法。 【効果】 本発明によれば、選択トランジスタのゲート
電極に第２層多結晶シリコン膜を用いることによって、
無駄なスペースをなくし、段差をなくすことにより、コ
ンタクト部の微細化を可能とし、高集積化を図ったＥＥ
ＰＲＯＭが得られる。
Description
【０００１】
【産業上の利用分野】本発明は浮遊ゲートと制御ゲート
を有する書替え可能なメモリトランジスタを用いた不揮
発性半導体記憶装置の製造方法に関する。
を有する書替え可能なメモリトランジスタを用いた不揮
発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】浮遊ゲートと制御ゲートを積層した構造
のメモリトランジスタと番地選択用の選択トランジスタ
を直列接続してメモリセルを構成した電気的書き替え可
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が知られ
ている。
のメモリトランジスタと番地選択用の選択トランジスタ
を直列接続してメモリセルを構成した電気的書き替え可
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が知られ
ている。
【０００３】図７（ａ）、（ｂ）および図８（ａ）、
（ｂ）は、それぞれＥＥＰＲＯＭの一例のメモリセル構
造を示す平面図（図７（ａ））とそのＡ−Ａ´断面図
（図７（ｂ））と、Ｂ−Ｂ´断面図（図８（ａ））とＣ
−Ｃ´断面図（図８（ｂ））である。Ｐ型Ｓｉ基板上に
素子分離領域50を形成した後に第１層多結晶シリコン膜
による浮遊ゲート34と層間絶縁膜35と第２層多結晶シリ
コン膜による制御ゲート36を積層したメモリトランジス
タＭＴと選択トランジスタＳＴとが直列接続された形で
メモリセルが構成されている。選択トランジスタＳＴの
ゲート構成は、メモリトランジスタＭＴと基本的に同様
の第１層多結晶シリコン膜によるゲート電極34と層間絶
縁膜35と第２層多結晶シリコン膜によるゲート電極36の
積層構造となっている。これは、第１層多結晶シリコン
膜を堆積した後、層間絶縁膜35を形成してこの上に第２
層多結晶シリコン膜を堆積し、その後これらの積層膜を
順次選択エッチングして、メモリトランジスタＭＴ及び
選択トランジスタＳＴのゲート部を形成するからであ
る。但し、ゲート絶縁膜は、図７（ｂ）に明らかなよう
に、メモリトランジスタＭＴ領域には第１のゲート絶縁
膜33が形成され、選択トランジスタＳＴ領域には第２ゲ
ート絶縁膜32が形成されている。ただし、第１のゲート
絶縁膜33は、基板全面に第２のゲート絶縁膜32を形成し
た後に、レジストパターンをマスクにメモリセル部のみ
の第２のゲート絶縁膜32を選択的にエッチング除去した
後に、そのエッチング部を再び酸化することによって形
成する。各部のゲート電極形成後、これをマスクとして
イオン注入を行なってソース、ドレインとなるｎ+ 型層
37が形成され、その後全面をＣＶＤ絶縁膜38で覆ってＡ
ｌ膜によるビット線40が配設されている。図８（ｂ）に
はビット線と直交する方向に隣接する２メモリセルを示
したが、各メモリトランジスタＭＴの浮遊ゲート34はそ
れぞれ独立であり、制御ゲート36はこの方向には共通に
配設されている。また、図８（ａ）に示すように、選択
トランジスタＳＴのゲート電極34、36も同様にこの方向
には共通に配設されている。そして選択トランジスタＳ
Ｔの積層されたゲート電極34、36はセル領域の外でコン
タクト孔41と短絡導体膜42により両者を短絡させてい
る。
（ｂ）は、それぞれＥＥＰＲＯＭの一例のメモリセル構
造を示す平面図（図７（ａ））とそのＡ−Ａ´断面図
（図７（ｂ））と、Ｂ−Ｂ´断面図（図８（ａ））とＣ
−Ｃ´断面図（図８（ｂ））である。Ｐ型Ｓｉ基板上に
素子分離領域50を形成した後に第１層多結晶シリコン膜
による浮遊ゲート34と層間絶縁膜35と第２層多結晶シリ
コン膜による制御ゲート36を積層したメモリトランジス
タＭＴと選択トランジスタＳＴとが直列接続された形で
メモリセルが構成されている。選択トランジスタＳＴの
ゲート構成は、メモリトランジスタＭＴと基本的に同様
の第１層多結晶シリコン膜によるゲート電極34と層間絶
縁膜35と第２層多結晶シリコン膜によるゲート電極36の
積層構造となっている。これは、第１層多結晶シリコン
膜を堆積した後、層間絶縁膜35を形成してこの上に第２
層多結晶シリコン膜を堆積し、その後これらの積層膜を
順次選択エッチングして、メモリトランジスタＭＴ及び
選択トランジスタＳＴのゲート部を形成するからであ
る。但し、ゲート絶縁膜は、図７（ｂ）に明らかなよう
に、メモリトランジスタＭＴ領域には第１のゲート絶縁
膜33が形成され、選択トランジスタＳＴ領域には第２ゲ
ート絶縁膜32が形成されている。ただし、第１のゲート
絶縁膜33は、基板全面に第２のゲート絶縁膜32を形成し
た後に、レジストパターンをマスクにメモリセル部のみ
の第２のゲート絶縁膜32を選択的にエッチング除去した
後に、そのエッチング部を再び酸化することによって形
成する。各部のゲート電極形成後、これをマスクとして
イオン注入を行なってソース、ドレインとなるｎ+ 型層
37が形成され、その後全面をＣＶＤ絶縁膜38で覆ってＡ
ｌ膜によるビット線40が配設されている。図８（ｂ）に
はビット線と直交する方向に隣接する２メモリセルを示
したが、各メモリトランジスタＭＴの浮遊ゲート34はそ
れぞれ独立であり、制御ゲート36はこの方向には共通に
配設されている。また、図８（ａ）に示すように、選択
トランジスタＳＴのゲート電極34、36も同様にこの方向
には共通に配設されている。そして選択トランジスタＳ
Ｔの積層されたゲート電極34、36はセル領域の外でコン
タクト孔41と短絡導体膜42により両者を短絡させてい
る。
【０００４】このＥＥＰＲＯＭセルの動作は、次の通り
である。書込み時は、選択トランジスタＳＴのゲートに
正の高電圧、ドレインに接地電位を与え、メモリトラン
ジスタＭＴの制御ゲートに正の高電圧を与える。ソース
は５Ｖ程度またはオープンとする。このとき、メモリト
ランジスタＭＴでは第１ゲート絶縁膜33に高電界がかか
り、電子が基板側から浮遊ゲート34にトンネル電流によ
り注入される。この結果、メモリトランジスタＭＴはし
きい値が正方向に移動する。消去時は、選択トランジス
タＳＴのゲートおよびドレインに正の高電圧を与え、メ
モリトランジスタＭＴの制御ゲート36を接地電位とし、
ソースは５Ｖ程度またはオープンとする。このとき、選
択トランジスタＳＴを介して正の高電圧がメモリトラン
ジスタＭＴのドレインに伝わり、書込み時とは逆の高電
界が第１ゲート絶縁膜33にかかる。これにより、浮遊ゲ
ート34の電子が放出され、しきい値が負方向に移動す
る。読出しは、選択トランジスタＳＴをＯＮとし、メモ
リトランジスタＭＴの制御ゲート０Ｖのまま、そのコン
ダクタンスを読むことにより行われる。
である。書込み時は、選択トランジスタＳＴのゲートに
正の高電圧、ドレインに接地電位を与え、メモリトラン
ジスタＭＴの制御ゲートに正の高電圧を与える。ソース
は５Ｖ程度またはオープンとする。このとき、メモリト
ランジスタＭＴでは第１ゲート絶縁膜33に高電界がかか
り、電子が基板側から浮遊ゲート34にトンネル電流によ
り注入される。この結果、メモリトランジスタＭＴはし
きい値が正方向に移動する。消去時は、選択トランジス
タＳＴのゲートおよびドレインに正の高電圧を与え、メ
モリトランジスタＭＴの制御ゲート36を接地電位とし、
ソースは５Ｖ程度またはオープンとする。このとき、選
択トランジスタＳＴを介して正の高電圧がメモリトラン
ジスタＭＴのドレインに伝わり、書込み時とは逆の高電
界が第１ゲート絶縁膜33にかかる。これにより、浮遊ゲ
ート34の電子が放出され、しきい値が負方向に移動す
る。読出しは、選択トランジスタＳＴをＯＮとし、メモ
リトランジスタＭＴの制御ゲート０Ｖのまま、そのコン
ダクタンスを読むことにより行われる。
【０００５】この様なＥＥＰＲＯＭにおいて、選択トラ
ンジスタＳＴのゲート電極としてメモリトランジスタ用
の二層の多結晶シリコン膜の積層構造を用いている。し
かし、選択トランジスタＳＴを通常のトランジスタとし
て動作させるために、前記第１層多結晶シリコン膜の電
位を第２層多結晶シリコン膜の電位と同じに固定するた
めに、第１層多結晶シリコン膜と第２層多結晶シリコン
膜を電気的に接続している。
ンジスタＳＴのゲート電極としてメモリトランジスタ用
の二層の多結晶シリコン膜の積層構造を用いている。し
かし、選択トランジスタＳＴを通常のトランジスタとし
て動作させるために、前記第１層多結晶シリコン膜の電
位を第２層多結晶シリコン膜の電位と同じに固定するた
めに、第１層多結晶シリコン膜と第２層多結晶シリコン
膜を電気的に接続している。
【０００６】ところでビット線40は、前述のようにＡｌ
膜で形成される。また、選択トランジスタの第１層ゲー
ト電極34と第２層ゲート電極36を短絡するのに短絡導体
膜42を用いているが、これにビット線40と同じＡｌ膜を
用いるとすると、隣接するビット線40の間隔として、短
絡導体42を形成するに必要な領域幅とＡｌパターンを切
離すに必要な最小加工寸法幅が必要である。これは、メ
モリセルの高集積化を妨げる大きい要因になっている。
更に、選択トランジスタのゲート電極を第１層多結晶シ
リコン膜を第２層多結晶シリコン膜の積層構造にする
と、ビット線用のコンタクト部の段差も大きくなってお
り、微細なコンタクトの形成を困難にしている。
膜で形成される。また、選択トランジスタの第１層ゲー
ト電極34と第２層ゲート電極36を短絡するのに短絡導体
膜42を用いているが、これにビット線40と同じＡｌ膜を
用いるとすると、隣接するビット線40の間隔として、短
絡導体42を形成するに必要な領域幅とＡｌパターンを切
離すに必要な最小加工寸法幅が必要である。これは、メ
モリセルの高集積化を妨げる大きい要因になっている。
更に、選択トランジスタのゲート電極を第１層多結晶シ
リコン膜を第２層多結晶シリコン膜の積層構造にする
と、ビット線用のコンタクト部の段差も大きくなってお
り、微細なコンタクトの形成を困難にしている。
【０００７】
【発明が解決しようとする課題】以上のように従来のＥ
ＥＰＲＯＭセルでは、選択トランジスタのゲート電極を
構成する第１層多結晶シリコン膜と第２層多結晶シリコ
ン膜を短絡することにより生じる実質的なセルサイズの
増大が問題であった。本発明は、この様な問題を解決し
たＥＥＰＲＯＭの製造方法を提供することを目的とす
る。
ＥＰＲＯＭセルでは、選択トランジスタのゲート電極を
構成する第１層多結晶シリコン膜と第２層多結晶シリコ
ン膜を短絡することにより生じる実質的なセルサイズの
増大が問題であった。本発明は、この様な問題を解決し
たＥＥＰＲＯＭの製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明にかかるＥＥＰＲ
ＯＭは選択トランジスタのゲート電極を、メモリトラン
ジスタの制御ゲートと同時に形成される第２層導体膜に
より構成したことを特徴とする。
ＯＭは選択トランジスタのゲート電極を、メモリトラン
ジスタの制御ゲートと同時に形成される第２層導体膜に
より構成したことを特徴とする。
【０００９】本発明はまたこの様なＥＥＰＲＯＭを製造
するに際し、半導体基板上に必要な第１のゲート絶縁膜
を介して第１層導体膜を形成し、この上に層間絶縁膜を
形成してその選択トランジスタのゲート領域の層間絶縁
膜及び第１層導体膜を選択的に取り除き、上記エッチン
グ領域に第２のゲート絶縁膜を形成し、その後に、第２
層導体膜を形成し、その後、これら第２層導体膜を選択
エッチングした後に第２のゲート絶縁膜を形成する時
に、第１層導体膜の側壁にできた絶縁膜を剥離する工程
を行ない、次に、層間絶縁膜及び第１層導体膜を順次選
択エッチングして、メモリトランジスタの浮遊ゲートと
制御ゲート及び選択トランジスタのゲート電極を分離形
成することを特徴とする。
するに際し、半導体基板上に必要な第１のゲート絶縁膜
を介して第１層導体膜を形成し、この上に層間絶縁膜を
形成してその選択トランジスタのゲート領域の層間絶縁
膜及び第１層導体膜を選択的に取り除き、上記エッチン
グ領域に第２のゲート絶縁膜を形成し、その後に、第２
層導体膜を形成し、その後、これら第２層導体膜を選択
エッチングした後に第２のゲート絶縁膜を形成する時
に、第１層導体膜の側壁にできた絶縁膜を剥離する工程
を行ない、次に、層間絶縁膜及び第１層導体膜を順次選
択エッチングして、メモリトランジスタの浮遊ゲートと
制御ゲート及び選択トランジスタのゲート電極を分離形
成することを特徴とする。
【００１０】
【作用】本発明によれば、選択トランジスタのゲート電
極を第２層導体膜で構成することによって、従来のよう
にＡｌ膜を利用して第１層導体膜と第２層導体膜を短絡
する構造、方法に比べて、セル間隔が小さくなる。ま
た、ビット線コンタクト部の段差が減るため、コンタク
ト部の微細化がはかれる。以上よりＥＥＰＲＯＭの高集
積化を図ることができる。
極を第２層導体膜で構成することによって、従来のよう
にＡｌ膜を利用して第１層導体膜と第２層導体膜を短絡
する構造、方法に比べて、セル間隔が小さくなる。ま
た、ビット線コンタクト部の段差が減るため、コンタク
ト部の微細化がはかれる。以上よりＥＥＰＲＯＭの高集
積化を図ることができる。
【００１１】
【実施例】以下、本発明の実施例を説明する。
【００１２】図１（ａ）（ｂ）は、一実施例のメモリセ
ル構造を示す平面図とそのＡ−Ａ´断面図である。これ
を図２（ａ）〜（ｅ）に示す製造工程断面図（図１
（ｂ）に対応する）を参照して、製造工程に従って説明
する。Ｐ型Ｓｉ基板31を用い、素子分離領域を形成した
後に（図には明記していない）、まず、熱酸化により全
面に薄い第１ゲート絶縁膜33を形成し、その後全面にリ
ンドープの第１層多結晶シリコン膜34を堆積する。第１
層多結晶シリコン膜34はこの後、浮遊ゲートを分離する
ため、ビット線と平行な方向にメモリ素子間素子分離領
域のパターニングを行なう。この素子分離の構造は、従
来技術の説明で、図８の素子分離領域50として示してあ
る。その後、第１層多結晶シリコン膜34の表面には、例
えば熱酸化により層間絶縁膜35を形成し、この上に再度
光露光技術により、選択トランジスタのゲート領域及び
ビット線コンタクト領域に開口を持つレジストパターン
60を形成する（図２（ｂ））。（ただし、この開口部も
選択トランジスタゲート領域を形成する場合は、図４
（ａ）に示すようになる。この場合、メモリセル部のト
ランジスタは、後に述べる工程と同様な工程により、図
４（ｂ）に示すように形成される。）このレジストパタ
ーン60を用いて層間絶縁膜35及び第１層多結晶シリコン
膜34を選択エッチングし、選択トランジスタのゲート領
域に開口52を開ける。その後に、熱酸化により第２ゲー
ト絶縁膜32を形成する。リンドープの第２層多結晶シリ
コン膜36を堆積する。その後、この第２層多結晶シリコ
ン膜36上にメモリトランジスタのゲート部と選択トラン
ジスタゲートを形成するためのレジストパターン60を再
度光露光技術によって形成する（図２（ｄ））。（ただ
し、このレジストパターン60は、図３（ｃ）に示すよう
に、第２層多結晶シリコン膜36の段差部の上に形成され
てもよい。この場合は、図３（ｆ）に示すような形状に
トランジスタが形成される。）そして、このレジストパ
ターン60をマスクとして反応性イオンエッチングによ
り、第２層多結晶シリコン膜36をエッチングした後に、
第２のゲート絶縁膜を形成する時についた第１層多結晶
シリコンの側壁の酸化膜をＮＨ4 Ｆ液によってエッチン
グし、次に層間絶縁膜35及び第１層結晶シリコン34を順
次選択エッチングし、メモリトランジスタの浮遊ゲート
34と制御ゲート36と選択トランジスタの積層ゲート電極
36をパターン形成する（図３（ａ））。これらのゲート
電極をマスクとしてイオン注入を行なって各トランジス
タのソース・ドレインとなるｎ+ 型層37を形成する（図
３（ｂ））。最後に公知のＭＯＳデバイスのプロセスに
より全面をＣＶＤ絶縁膜38で覆い、コンタクト孔を開け
てＡｌ膜によるビット線40を配設し、図１（ｂ）が形成
される。
ル構造を示す平面図とそのＡ−Ａ´断面図である。これ
を図２（ａ）〜（ｅ）に示す製造工程断面図（図１
（ｂ）に対応する）を参照して、製造工程に従って説明
する。Ｐ型Ｓｉ基板31を用い、素子分離領域を形成した
後に（図には明記していない）、まず、熱酸化により全
面に薄い第１ゲート絶縁膜33を形成し、その後全面にリ
ンドープの第１層多結晶シリコン膜34を堆積する。第１
層多結晶シリコン膜34はこの後、浮遊ゲートを分離する
ため、ビット線と平行な方向にメモリ素子間素子分離領
域のパターニングを行なう。この素子分離の構造は、従
来技術の説明で、図８の素子分離領域50として示してあ
る。その後、第１層多結晶シリコン膜34の表面には、例
えば熱酸化により層間絶縁膜35を形成し、この上に再度
光露光技術により、選択トランジスタのゲート領域及び
ビット線コンタクト領域に開口を持つレジストパターン
60を形成する（図２（ｂ））。（ただし、この開口部も
選択トランジスタゲート領域を形成する場合は、図４
（ａ）に示すようになる。この場合、メモリセル部のト
ランジスタは、後に述べる工程と同様な工程により、図
４（ｂ）に示すように形成される。）このレジストパタ
ーン60を用いて層間絶縁膜35及び第１層多結晶シリコン
膜34を選択エッチングし、選択トランジスタのゲート領
域に開口52を開ける。その後に、熱酸化により第２ゲー
ト絶縁膜32を形成する。リンドープの第２層多結晶シリ
コン膜36を堆積する。その後、この第２層多結晶シリコ
ン膜36上にメモリトランジスタのゲート部と選択トラン
ジスタゲートを形成するためのレジストパターン60を再
度光露光技術によって形成する（図２（ｄ））。（ただ
し、このレジストパターン60は、図３（ｃ）に示すよう
に、第２層多結晶シリコン膜36の段差部の上に形成され
てもよい。この場合は、図３（ｆ）に示すような形状に
トランジスタが形成される。）そして、このレジストパ
ターン60をマスクとして反応性イオンエッチングによ
り、第２層多結晶シリコン膜36をエッチングした後に、
第２のゲート絶縁膜を形成する時についた第１層多結晶
シリコンの側壁の酸化膜をＮＨ4 Ｆ液によってエッチン
グし、次に層間絶縁膜35及び第１層結晶シリコン34を順
次選択エッチングし、メモリトランジスタの浮遊ゲート
34と制御ゲート36と選択トランジスタの積層ゲート電極
36をパターン形成する（図３（ａ））。これらのゲート
電極をマスクとしてイオン注入を行なって各トランジス
タのソース・ドレインとなるｎ+ 型層37を形成する（図
３（ｂ））。最後に公知のＭＯＳデバイスのプロセスに
より全面をＣＶＤ絶縁膜38で覆い、コンタクト孔を開け
てＡｌ膜によるビット線40を配設し、図１（ｂ）が形成
される。
【００１３】図１から明らかなように、この実施例で
は、選択トランジスタＳＴのゲート電極36は、メモリト
ランジスタの制御ゲートと同じ第２層多結晶シリコン膜
で形成している。従って、セル領域の外側で積層ゲート
電極をＡｌ膜により短絡する。図７の従来例と比較し
て、ビット線間に無駄な占有面積が必要なくなり、メモ
リセルの高集積化が図られる。従来の構造工程に比べ、
選択トランジスタのゲート電極部において第１層多結晶
シリコン膜と第２層多結晶シリコン膜をＡｌ膜によって
短絡するための開口部41（図５（ａ））を形成するため
のレジストパターンの形成を不用とし、また、メモリセ
ル部の第１のゲート酸化膜の形成に必要なレジストパタ
ーンの形成が不用となる。
は、選択トランジスタＳＴのゲート電極36は、メモリト
ランジスタの制御ゲートと同じ第２層多結晶シリコン膜
で形成している。従って、セル領域の外側で積層ゲート
電極をＡｌ膜により短絡する。図７の従来例と比較し
て、ビット線間に無駄な占有面積が必要なくなり、メモ
リセルの高集積化が図られる。従来の構造工程に比べ、
選択トランジスタのゲート電極部において第１層多結晶
シリコン膜と第２層多結晶シリコン膜をＡｌ膜によって
短絡するための開口部41（図５（ａ））を形成するため
のレジストパターンの形成を不用とし、また、メモリセ
ル部の第１のゲート酸化膜の形成に必要なレジストパタ
ーンの形成が不用となる。
【００１４】本発明は上記実施例に限られない。例えば
上記実施例では、メモリトランジスタのゲート絶縁膜全
体をトンネル電流が流れ得る薄い第２ゲート絶縁膜とし
たが、メモリトランジスタＭＴのゲート絶縁膜のうちド
レインに重なる一部領域のみ薄い第１ゲート絶縁膜33と
し、他は選択トランジスタのＳＴのそれと同じとした場
合にも本発明は有効である（図６）。
上記実施例では、メモリトランジスタのゲート絶縁膜全
体をトンネル電流が流れ得る薄い第２ゲート絶縁膜とし
たが、メモリトランジスタＭＴのゲート絶縁膜のうちド
レインに重なる一部領域のみ薄い第１ゲート絶縁膜33と
し、他は選択トランジスタのＳＴのそれと同じとした場
合にも本発明は有効である（図６）。
【００１５】また上記実施例では、メモリトランジスタ
ＭＴが一個の場合を示したが、本発明は複数のメモリト
ランジスタを直列接続した形のＮＡＮＤセル構造にも適
用できる。図５はそのようなＮＡＮＤセルをもつＥＥＰ
ＲＯＭに本発明を適用した場合のひとつのセル部の平面
図である。この実施例では、４個のメモリトランジスタ
ＭＴ1 〜ＭＴ9 を２個の選択トランジスタＳＴ1 、ＳＴ
2 によりＮＡＮＤセルが構成されている。各メモリトラ
ンジスタは第１層多結晶シリコン膜による浮遊ゲート34
と、第２層多結晶シリコン膜による制御ゲート36を有
し、選択トランジスタＳＴ1 、ＳＴ2 は、それぞれ第２
層多結晶シリコン膜のゲート電極36をもつ。この実施例
によっても先の実施例と同様の効果が得られる。
ＭＴが一個の場合を示したが、本発明は複数のメモリト
ランジスタを直列接続した形のＮＡＮＤセル構造にも適
用できる。図５はそのようなＮＡＮＤセルをもつＥＥＰ
ＲＯＭに本発明を適用した場合のひとつのセル部の平面
図である。この実施例では、４個のメモリトランジスタ
ＭＴ1 〜ＭＴ9 を２個の選択トランジスタＳＴ1 、ＳＴ
2 によりＮＡＮＤセルが構成されている。各メモリトラ
ンジスタは第１層多結晶シリコン膜による浮遊ゲート34
と、第２層多結晶シリコン膜による制御ゲート36を有
し、選択トランジスタＳＴ1 、ＳＴ2 は、それぞれ第２
層多結晶シリコン膜のゲート電極36をもつ。この実施例
によっても先の実施例と同様の効果が得られる。
【００１６】更に、層間絶縁膜について実施例では熱酸
化膜−層の場合を説明したが、これを例えば、シリコン
酸化膜−シリコン窒化膜の積層構造とした場合、またシ
リコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層
構造とした場合も本発明は有効である。タンタル酸化物
膜等を層間絶縁膜として用いることもできる。その他本
発明は、その趣旨を逸脱しない範囲で種々変形して実施
することができる。
化膜−層の場合を説明したが、これを例えば、シリコン
酸化膜−シリコン窒化膜の積層構造とした場合、またシ
リコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層
構造とした場合も本発明は有効である。タンタル酸化物
膜等を層間絶縁膜として用いることもできる。その他本
発明は、その趣旨を逸脱しない範囲で種々変形して実施
することができる。
【００１７】
【発明の効果】以上述べたように本発明によれば、選択
トランジスタのゲート電極に第２層多結晶シリコン膜を
用いることによって、無駄なスペースをなくし、段差を
なくすことによって、コンタクト部の微細化を可能にす
る高集積化を図ったＥＥＰＲＯＭを実現することができ
る。
トランジスタのゲート電極に第２層多結晶シリコン膜を
用いることによって、無駄なスペースをなくし、段差を
なくすことによって、コンタクト部の微細化を可能にす
る高集積化を図ったＥＥＰＲＯＭを実現することができ
る。
【図１】 本発明の一実施例のメモリセル構造を示す説
明図。
明図。
【図２】 製造工程を示す断面図。
【図３】 製造工程を示す断面図。
【図４】 製造工程を示す断面図。
【図５】 ＮＡＮＤ型セルに適応した本発明の他の実施
例を示す断面図。
例を示す断面図。
【図６】 本発明の他の実施例を示す断面図。
【図７】 従来のメモリセル構造を示す説明図。
【図８】 従来のメモリセル構造を示す断面図。
31…Ｐ型Ｓｉ基板 32…第２ゲート酸化膜 33…第１ゲート酸化膜 34…第１層多結晶シリコン膜 35…層間絶縁膜 36…第２層多結晶シリコン膜 37…ｎ+ 拡散層 38…ＣＶＤ絶縁膜 40…Ａｌ膜ビット線 50…素子分離領域 51…フィールドインプラ 60…レジスト 52…開口部 ＭＴ…メモリトランジスタ ＳＴ…選択トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (1)
- 【請求項１】 半導体基板上に、浮遊ゲートと制御ゲー
トが層間絶縁膜を介して積層された少なくとも一つのメ
モリトランジスタおよびこれと直列接続された選択トラ
ンジスタからなるメモリセルが配列形成された不揮発性
半導体記憶装置を製造する方法であって、半導体基板上
にメモリトランジスタ領域及び選択トランジスタ領域
に、メモリトランジスタ領域に必要な膜厚の第１のゲー
ト絶縁膜を形成した後、第１層導体膜を形成する工程
と、前記第１層導体膜上に層間絶縁膜を形成し、この層
間絶縁膜及び前記第１層導体膜のうち前記トランジスタ
のゲート領域を、もしくは前記選択トランジスタのゲー
ト領域及びビット線コンタクト領域を選択的にエッチン
グ除去する工程と、前記ゲート部に選択トランジスタ領
域に必要な膜厚の第２のゲート絶縁膜を形成する工程
と、第２層導体膜を形成する工程と、前記第２層導体膜
を選択エッチングした後に前記第２のゲート絶縁膜を形
成する時に前記第１層導体膜の側壁にできた絶縁膜を剥
離する工程と、その次に層間絶縁膜及び第１導体膜を順
次選択エッチングして、メモリトランジスタの浮遊ゲー
トと制御ゲート及び選択トランジスタのゲート電極を形
成する工程とを有することを特徴とする不揮発性半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7202792A JPH05275707A (ja) | 1992-03-30 | 1992-03-30 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7202792A JPH05275707A (ja) | 1992-03-30 | 1992-03-30 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275707A true JPH05275707A (ja) | 1993-10-22 |
Family
ID=13477521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7202792A Pending JPH05275707A (ja) | 1992-03-30 | 1992-03-30 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275707A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003504872A (ja) * | 1999-07-09 | 2003-02-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｎａｎｄ型フラッシュメモリデバイスに対する信頼性および性能を改善するための選択ゲートを形成する新しい方法 |
| JP2005012191A (ja) * | 2003-05-20 | 2005-01-13 | Samsung Electronics Co Ltd | Ｅｅｐｒｏｍセル構造及びその製造方法 |
-
1992
- 1992-03-30 JP JP7202792A patent/JPH05275707A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003504872A (ja) * | 1999-07-09 | 2003-02-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｎａｎｄ型フラッシュメモリデバイスに対する信頼性および性能を改善するための選択ゲートを形成する新しい方法 |
| JP2005012191A (ja) * | 2003-05-20 | 2005-01-13 | Samsung Electronics Co Ltd | Ｅｅｐｒｏｍセル構造及びその製造方法 |
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