KR100383703B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
부유 게이트 및 제어 게이트로 이루어지는 적층형 게이트 구조를 갖는 불휘발성 메모리 트랜지스터와, 단일 게이트 구조를 갖는 MOS 트랜지스터를 구비한 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 트랜지스터의 게이트 산화막이 되는 제1 절연막을 형성하는 공정과, 제1 절연막 상에 제1 도전층을 형성하는 공정과, 제어 게이트가 연장되어 형성되는 방향과 수직 방향으로, 부유 게이트를 분리하는 영역을 제1 도전층으로부터 제거하는 공정과, 상기 제1 도전층 상에 제2 절연막을 형성하는 공정과, 제2 절연막 상에 제2 도전층을 형성하는 공정과, 제어 게이트를 형성하도록 제2 도전층을 패터닝하는 공정과, 제1 도전층을 패터닝하여 적층형 게이트 구조와 단일 게이트 구조를 형성하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
Description
고전압 트랜지스터 (예를 들면 MOS 트랜지스터를 이용할 수 있다) 를 구비한 EEPROM의 제조 방법이 미국 특허 제4,851,361호에 기재되어 있다. 이 종래의 방법에 의하면 반도체 기판에 액티브 영역을 형성하고, 불휘발성 메모리셀의 얇은 터널 영역을 형성한 후, 제1 폴리실리콘층을 반도체 기판의 전면에 퇴적한다. 계속해서, 제1 폴리실리콘층을 가공하여 불휘발성 메모리셀의 부유 게이트 전극을 형성한다. 또한, 용량 절연막, 고전압 트랜지스터의 게이트 산화막, 및 논리 회로 부분의 게이트 산화막을 생성한 후, 산화막의 전면에 제2 폴리실리콘층을 퇴적하고, 상기 제2 폴리실리콘층을 가공하여 메모리셀의 제어 게이트와 고전압 트랜지스터의 게이트 전극 및 논리 회로의 게이트 전극을 형성한다.
〈발명의 개시〉
그러나, 상기한 바와 같은 EEPROM 등의 불휘발성 메모리셀과 논리 회로가 혼재되어 있는 반도체 장치의 종래의 제조 방법에서는, 퇴적된 제2 폴리실리콘층에는 제1 폴리실리콘층에 의한 단차가 생겨 있으며, 제2 폴리실리콘층의 에칭 가공 시에, 제1 폴리실리콘층의 단차 측벽부에 퇴적된 제2 폴리실리콘을 제거할 필요가 있기 때문에, 과잉 에칭을 행하여 사이드에치가 생기도록 조건을 설정하지 않으면 안된다. 그러나, 이 경우, 제2 폴리실리콘층에서 형성하는 게이트의 치수 정밀도가 저하되어 미세한 게이트의 형성이 곤란하다.
또한, 고전압 트랜지스터의 게이트 산화막과 논리 회로부의 게이트 산화막을 동시에 형성하기 때문에, 게이트 산화막을 비교적 두껍게 형성할 필요가 있고, 논리 회로부의 미세화가 곤란하다. 그 때문에, 고전압 MOS 트랜지스터의 게이트 산화막에 비교적 두꺼운 산화막을 형성하고, 논리 회로부의 게이트 산화막을 얇게 형성하는 방법도 생각되지만, 이 방법에서는 공정이 증가되므로 바람직하지 못하다.
따라서, 본 발명은 EEPROM 등의 불휘발성 메모리셀과 논리 회로가 혼재되어 있는 반도체 장치의 제조 방법에 있어서, 제조 공정을 늘리지 않고 논리 회로부에서 보다 미세한 게이트 전극을 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 실시예는 부유 게이트 및 제어 게이트로 이루어지는 적층형 게이트 구조를 갖는 불휘발성 메모리 트랜지스터와, 단일 게이트 구조를 갖는 MOS 트랜지스터를 구비한 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 상기 불휘발성 메모리 트랜지스터 및 MOS 트랜지스터 쌍방의 게이트 산화막이 되는 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 제1 도전층을 형성하는 공정과, 상기 제어 게이트가 연장되어 형성되는 방향과 수직 방향으로 확장되는 영역을 상기 제1 도전층으로부터 제거하여 상기 부유 게이트를 분리하기 위한 영역을 형성하는 공정과, 상기 제1 도전층 상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막 상에 제2 도전층을 형성하는 공정과, 상기 제어 게이트를 형성하도록 상기 제2 도전층을 패터닝하는 공정과, 상기 제1 도전층을 패터닝하여 상기 적층형 게이트 구조와 상기 단일 게이트 구조를 형성하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법이다.
본 발명의 제2 실시예는, 상기 단일 게이트 구조를 갖는 MOS 트랜지스터는 고전압 트랜지스터와 주변 회로를 구성하는 MOS 트랜지스터인 것을 특징으로 하는 제1 실시예에 기재된 반도체 장치의 제조 방법이다.
본 발명의 제3 실시예는, 상기 제1 절연막을 형성하는 공정은 상기 고전압 트랜지스터의 게이트 절연막을 형성하는 공정과, 상기 부유 게이트와 기판 사이에 터널 산화막을 형성하고, 동시에 상기 MOS 트랜지스터의 게이트 절연막을 형성하는 공정으로 이루어지는 것을 특징으로 하는 제2 실시예에 기재된 반도체 장치의 제조 방법이다.
본 발명의 제4 실시예는, 상기 제1 도전층을 패터닝하여 적층형 게이트 구조를 형성하는 공정에 있어서, 상기 제어 게이트를 구성하는 상기 제2 도전층을 마스크로 하여 자기 정합적으로 상기 부유 게이트를 패터닝하는 것을 특징으로 하는 제1 실시예에 기재된 반도체 장치의 제조 방법이다.
본 발명의 제5 실시예는, 상기 제1 도전층 및 상기 제2 도전층이 폴리실리콘으로 구성되는 것을 특징으로 하는 제1 실시예에 기재된 반도체 장치의 제조 방법이다.
본 발명의 제6 실시예는, 상기 제2 도전층의 패터닝 후에 상기 제어 게이트의 측면에 측벽을 형성하는 공정을 더 포함한 것을 특징으로 하는 제1 실시예에 기재된 반도체 장치의 제조 방법이다.
본 발명의 제7 실시예는, 상기 제2 도전층 상에 제1 금속 실리사이드층을 형성하는 공정을 더 포함한 것을 특징으로 하는 제5 실시예에 기재된 반도체 장치의 제조 방법이다.
본 발명의 제8 실시예는, 상기 제1 금속 실리사이드층 상에 제3 절연막을 형성하는 공정과, 상기 적층형 게이트 구조의 제어 게이트 부분 이외의 상기 제3 절연막, 상기 제1 금속 실리사이드층, 상기 제2 도전층, 및 상기 제2 절연막을 제거하여 제어 게이트 부분을 형성하는 공정과, 상기 제어 게이트 부분에 측벽을 형성하는 공정과, 노출된 상기 제1 도전층 및 상기 제3 절연막 상에 제2 금속 실리사이드층을 형성하는 공정과, 상기 제2 금속 실리사이드층 상에 제4 절연막을 형성하는 공정과, 상기 제4 절연막, 상기 제2 금속 실리사이드층 및 상기 제1 도전층을 패터닝하여 단일 게이트 구조의 MOS 트랜지스터를 형성함과 함께 상기 제어 게이트 부분을 마스크로 하여 상기 제1 도전층을 에칭함으로써 적층형 게이트 구조를 자기 정합적으로 형성하는 공정을 더 포함한 것을 특징으로 하는 제7 실시예에 기재된 반도체 장치의 제조 방법이다.
본 발명의 제9 실시예는 불휘발성 메모리셀과, 캐패시터 및 /또는 저항과, 논리 회로를 갖는 반도체 장치의 제조 방법에 있어서, 상기 메모리셀의 터널 산화막과 상기 논리 회로의 MOS 트랜지스터의 게이트 산화막을 동시에 형성하는 공정과, 상기 산화막의 전면에 제1 폴리실리콘층을 형성하는 공정과, 상기 제1 폴리실리콘층의 상기 메모리셀의 부유 게이트를 분리하는 영역을 제거하는 공정과, 상기 제1 폴리실리콘층 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막의 전면에 제2 폴리실리콘층을 형성하는 공정과, 상기 제2 폴리실리콘층 상에 제2 절연막을 형성하는 공정과, 상기 메모리셀의 원하는 영역과 상기 캐패시터의 상부 전극 영역을 제외한 상기 제2 절연막, 제2 폴리실리콘층 및 제1 절연막을 제거하는 공정과, 전면에 제3 절연막을 형성하는 공정과, 상기 제3 절연막의, 상기 캐패시터의 하부 전극 영역 및 저항의 영역의 부분을 제외한 부분을 제거하는 공정과, 전면을 이방성 에칭하여 상기 메모리셀의 적층형 게이트의 측벽을 형성하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법이다.
본 발명은 불휘발성 반도체 기억 장치, 특히 부유 게이트 및 제어 게이트로 이루어지는 적층형 게이트 구조의 불휘발성 메모리 트랜지스터와 단일 게이트 구조의 MOS 트랜지스터가 혼재되어 있는 반도체 장치의 제조 방법에 관한 것이다.
도 1은 반도체 기판(1)의 표면에 필드 산화막(2), 비교적 두꺼운 게이트 산화막(3), 및 터널 산화막(4)을 형성한 상면도.
도 2는 도 1에 도시한 부위 Ⅱ에서 절단한 단면도.
도 3은 기판의 전면에 제1 도전층으로서 폴리실리콘층(6)을 퇴적한 도면.
도 4는 소정 위치의 폴리실리콘층(6)을 에칭 제거한 구조를 나타내는 상면도.
도 5는 도 4에 도시한 부위 Ⅴ에서 절단한 단면도.
도 6은 폴리실리콘층(6) 상에 제1 절연막을 형성한 것을 나타내는 단면도.
도 7은 제1 절연막(7) 상에 제2 도전층을 형성한 것을 나타내는 단면도.
도 8은 도 7에 도시한 단계의, 도 4의 부위 Ⅴ에 상당하는 부위에서 절단한 단면도.
도 9는 적층형 게이트에 상당하는 부분에, 제어 게이트(11)를 설치한 것을 나타내는 단면도.
도 10은 도 9에 도시한 부위 X에서 절단한 단면도.
도 11은 본 발명의 제1 실시예에 의해 제작된 반도체 장치의 단면도.
도 12는 제어 게이트부를 마스크로 하는 본 발명의 제1 실시예에 의해 작성된 반도체 장치의 상면도.
도 13은 도 12에 도시한 부위 XIII에서 절단한 단면도.
도 14는 반도체 기판(21) 상에 필드 산화막 및 게이트 산화막을 형성한 것을 나타내는 단면도.
도 15는 포토레지스트를 이용하여 불휘발성 메모리셀의 적층형 게이트 및 논리 회로의 MOS 트랜지스터의 게이트에 상당하는 부분의 게이트 산화막(23)을 제거한 것을 나타내는 단면도.
도 16은 불휘발성 메모리셀의 적층형 게이트의 터널 산화막(25a) 및 논리 회로의 MOS 트랜지스터의 게이트에 상당하는 부분의 게이트 산화막(25b)을 형성한 단면도.
도 17은 기판의 전면에 인을 도핑한 폴리실리콘층(26)을 형성하고, 제1 도전층으로 한 단계를 나타내는 단면도.
도 18은 기판의 전면에, SiO2/Si3N4/SiO2의 3층으로 이루어지는 ONO막(27)을 형성하는 단계를 나타내는 단면도.
도 19는 소정의 위치에 포토레지스트(31)를 설치하고, 드라이 에칭에 의해 CVDSiO2막(30), W 실리사이드층(29), 폴리실리콘층(28) 및 ONO막(27)을 제거하여 불휘발성 메모리셀의 적층형 게이트 및 캐패시터를 형성하는 단계를 나타내는 단면도.
도 20은 기판의 전면에 CVDSiO2막(32)을 형성하는 단계를 나타내는 단면도.
도 21은 캐패시터 및 저항에 상당하는 위치에 포토레지스트(33)를 설치하고, 드라이 에칭에 의해 CVDSiO2막(32)을 제거하고, 적층형 게이트부의 상부 구조의 측벽에는 측벽(34)이 형성하는 단계를 나타내는 단면도.
도 22는 기판의 전면에 금속 실리사이드층, 및 그 위에 CVDSiO2막(36)을 형성하는 단계를 나타내는 단면도.
도 23은 ONO막(27) 이상의 상부 구조물 및 측부에 형성된 측벽(34)을 마스크로 하여 이용하여 부유 게이트를 자기 정합적으로 형성하는 단계를 나타내는 단면도.
도 24는 본 발명의 제2 실시예에 의해 제작된 반도체 장치의 단면도.
도 25는 불휘발성 메모리셀, MOS 트랜지스터, 캐패시터 및 저항에 대응하는 위치에, 폴리실리콘층(26), ONO막(27), 폴리실리콘층(28) 및 CVDSiO2막(30)으로 이루어지는 적층 구조를 형성하는 단계를 나타내는 단면도.
도 26은 캐패시터의 하부 전극 영역과 저항 영역의 CVDSiO2막(32)을 남긴 상태에서 전면을 이방성 에칭함으로써 적층형 게이트의 상부 구조의 측면에 측벽(34)을 형성하는 단계를 나타내는 단면도.
〈발명을 실시하기 위한 최량의 형태〉
도 1 내지 도 13을 참조하여, 본 발명의 반도체 장치의 제조 방법의 제1 실시예를 설명한다. 상기 제1 실시예는 본 발명의 제1 내지 제6 형태에 상당한다. 이 방법은 EEPROM 등의 불휘발성 메모리셀과 MOS 트랜지스터가 혼재되어 있는 반도체 장치의 제조 방법이다. 불휘발성 메모리셀은 터널 산화막 상에 부유 게이트와 제어 게이트가 절연막을 통해 적층된 적층형 게이트와 희망하는 적층형 게이트를 선택하는 고전압 트랜지스터로 이루어지는 선택 게이트를 지니고, 터널 산화막을 통해서 강제적으로 전하를 주입함으로써 적층형 게이트의 트랜지스터의 임계치 전압을 제어하여 데이터를 기억한다. 별도로, 고전압 트랜지스터로 이루어지는 고전압을 발생하고, 또한 제어하는 회로를 내장하는 경우도 있다. 본 발명의 방법은 게이트의 형성법에 특히 특징이 있으므로, 액티브 영역에서의 공지의 채널, 소스, 드레인 등의 형성에 대해서는 설명을 생략한다.
도 1은 반도체 기판(1)의 표면에 필드 산화막(2), 비교적 두꺼운 게이트 산화막(3), 및 터널 산화막(4)을 형성한 상면도이다. 도 2는 도 1에 도시한 부위 Ⅱ에서 절단한 단면도이다. 이 단계에서, 반도체 기판(1)에는 메모리가 되는 트랜지스터의 소스, 드레인 및 적층형 게이트, 선택 게이트 및 MOS 트랜지스터의 채널 영역은 이미 형성되어 있지만, 도면의 명료성을 유지하기 위해 도시하지 않는다.
최초에, 필드 산화막(2) 및 비교적 두꺼운 게이트 산화막(3)을 열 산화에 의해 형성한다. 필드 산화막의 두께는 450㎚, 게이트 산화막의 두께는 예를 들면 41.5㎚이다. 계속해서, 마스크를 이용하여 불휘발성 메모리셀의 터널 산화막(4)에 상당하는 위치 및 논리 회로의 게이트 산화막(5)에 상당하는 위치의 게이트 산화막(3)을 에칭 제거하고, 또한, 터널 산화막(4) 및 MOS 트랜지스터의 게이트 산화막(5)을 각각 10㎚의 두께로 형성한다. 도 2에 있어서, 영역 ⅰ는 불휘발성 메모리셀의 영역이고, 영역 ⅱ는 MOS 트랜지스터의 영역이다.
다음에, 도 3은 상기 기판의 전면에 제1 도전층으로서 폴리실리콘층(6)을 퇴적한 도면이다. 다음에, 불휘발성 메모리셀의 부유 게이트를 구성하는 폴리 실리콘층(6)을 분리한다. 도 4는 소정 위치의 폴리실리콘층(6)을 에칭 제거한 구조를 나타내는 상면도이다. 도 5는 도 4에 도시한 부위 Ⅴ에서 절단한 단면도이고, 이 절단선은 도 1의 절단선과 직교하고 있다. 폴리실리콘층(6)의 소정의 위치를 에칭하여 홈을 형성하고, 홈의 바닥부에 필드 산화막(2)이 노출된 모습을 나타낸 것이다. 후에 제어 게이트가 연장되어 형성되는 y 방향에 수직인 X 방향으로만 홈이 형성된다. 이 홈이 형성되지 않으면, 후의 공정에서 제어 게이트를 연장하여 이음매 없이 형성한 경우에 부유 게이트의 분리를 할 수 없게 된다.
계속해서, 도 6은 폴리실리콘층(6) 상에 제1 절연막을 형성한 것을 나타내는단면도이다. 폴리실리콘층(6) 상에 절연막(7)을 SiO2, Si3N4, SiO2의 3층 구성 (이하, ONO막이라 함) 으로 하여 형성한다.
도 7은 제1 절연막(7) 상에 제2 도전층을 형성한 것을 나타내는 단면도이다. 제2 도전층으로서 폴리실리콘층(8)을 퇴적하였다. 도 8은 폴리실리콘층(8)을 형성한 상태의, 도 4의 부위 Ⅴ에 상당하는 부위에서 절단한 단면도이다.
도 9는 적층형 게이트에 상당하는 부분에, 제어 게이트를 설치한 것을 나타내는 상면도이고, 및 도 10은 도 9에 도시한 부위 X에서 절단한 단면도이다. 폴리실리콘층(8)의 전면에 절연막(10)을 형성하고, 또한, 불휘발성 메모리셀의 적층형 게이트에 상당하는 부분에 마스크를 설치하고, 반응성 이온 에칭에 의해 적층형 게이트에 상당하는 부분 이외의 제2 절연층(10), 폴리실리콘층(8) 및 제1 절연막(7)을 에칭 제거하여 폴리실리콘층(제어 게이트: 11)을 형성한 모습을 나타낸다.
계속해서, 절연막(12)을 퇴적하고, 전면을 반응성 이온 에칭함으로써 제어 게이트(11)의 측부에 측벽(l3)을 형성한다. 다음에, 이 측벽을 이용하여 폴리실리콘층(6)을 에칭함으로써 불휘발성 메모리셀의 적층형 게이트(9)의 일부를 이루는 부유 게이트(14)를 자기 정합적으로 형성한다. 부유 게이트(14)를 형성하는 에칭 시에 불휘발성 메모리셀의 선택 게이트(16) 및 MOS 트랜지스터의 게이트 전극(17)을 동시에 형성할 수 있다. 최초에 절연막(15)을 퇴적하고, 다음에 불휘발성 메모리셀의 선택 게이트 및 MOS 트랜지스터의 게이트 전극에 상당하는 부분에 마스크를 설치한다. 이 마스크, 절연막(12), 측벽(13)을 에칭 마스크로 하여 절연층(15) 및 폴리실리콘층(6)을 에칭함으로써 부유 게이트(14)와 함께 불휘발성 메모리셀의 선택 게이트 전극(16) 및 MOS 트랜지스터의 게이트 전극(17)을 형성한다. 그리고, 불휘발성 메모리셀의 선택 게이트 및 MOS 트랜지스터의 게이트에 상당하는 위치의 마스크를 제거한다. 계속해서, 선택 게이트 및 MOS 트랜지스터의 소스 및 드레인을 공지의 방법에 의해 형성한다. 이와 같이 하여 제작된 반도체 장치의 단면도를 도 11에 도시한다. ⅰ는 불휘발성 메모리셀 영역을 나타내며, ⅱ는 MOS 트랜지스터 영역이다.
불휘발성 메모리셀의 부유 게이트(14)를 자기 정합적으로 형성하기 위해서는, 도 9의 제어 게이트 부분 [즉 제1 절연막(7), 제어 게이트(11), 및 제2 절연막 (10)] 을 마스크로 하여 폴리실리콘층(6)을 에칭하여 부유 게이트(14)를 형성할 수도 있다. 이 때에도 상술한 바와 같은 방법에 의해 불휘발성 메모리셀의 선택 게이트 전극(16) 및 MOS 트랜지스터의 게이트 전극(17)을 동시에 형성할 수 있다. 이와 같이 하여 작성된 반도체 장치의 상면도를 도 12에 도시한다. 도 13은 도 12에 도시한 부위 ⅩⅢ에서 절단한 단면도이다.
상술한 바와 같이, 본 발명에 따르면 MOS 트랜지스터의 게이트 산화막(5)을 불휘발성 메모리셀의 적층형 게이트(9)의 터널 산화막(4)과 함께 얇게 형성할 수가 있고, 또한, 적층형 게이트(9)의 부유 게이트(14)를 자기 정합적으로 형성하기 때문에, 공정수를 늘리지 않고 게이트의 미세화가 가능하다.
도 14 내지 도 23을 참조하여 본 발명의 제2 실시예를 설명한다. 상기 실시예는 본 발명의 제7 및 제8 실시예에 상당하며, 적층형 게이트 구조를 갖는 불휘발성 메모리셀과 논리 회로의 MOS 트랜지스터와 저항 및 캐패시터를 갖는 반도체 장치의 제조예이다. 불휘발성 메모리셀의 게이트 및 MOS 트랜지스터의 게이트의 쌍방의 하부의 활성 영역의 형성, 채널이나 소스, 드레인의 형성에 대해서는 공지의 사실이므로 설명을 생략한다.
도 14는 반도체 기판(21) 상에 필드 산화막 및 게이트 산화막을 형성한 것을 나타내는 단면도이다. 반도체 기판(21)의 표면에 두께 450㎚의 필드 산화막(22) 및 두께 41.5㎝의 두꺼운 게이트 산화막(23)을 열 산화에 따라서 형성하였다. 이 단계에서, 반도체 기판(21)에는 불휘발성 메모리셀의 적층형 게이트의 소스, 드레인 및 적층형 게이트, 선택 게이트 및 MOS 트랜지스터의 채널 영역은 이미 형성되어 있지만, 도시를 생략한다.
계속해서, 도 15는 포토레지스트를 이용하여 불휘발성 메모리셀의 적층형 게이트 및 논리 회로의 MOS 트랜지스터의 게이트에 상당하는 부분의 게이트 산화막(23)을 제거한 것을 나타내는 단면도이다. 포토레지스트(24)를 이용하여 불휘발성 메모리셀의 적층형 게이트의 터널 산화막(25a) 및 논리 회로의 MOS 트랜지스터의 게이트 산화막(25b)에 상당하는 부분의 두꺼운 게이트 산화막(23)을 웨트 에칭에 의해 제거하였다.
계속해서, 도 16은 불휘발성 메모리셀의 적층형 게이트의 터널 산화막(25a) 및 논리 회로의 MOS 트랜지스터의 게이트에 상당하는 부분의 게이트 산화막(25b)을 형성한 단면도이다. 레지스트(24)를 제거하고, 필요한 세정 공정을 거쳐 두께 10㎚의 터널 산화막(25a) 및 MOS 트랜지스터의 게이트 산화막(25b)을 열 산화에 의해형성하였다. 그리고, 도 17에 도시한 바와 같이, 산화막의 전면에 두께 250㎚의 폴리실리콘층(26)을 CVD에 의해 형성하고, 인을 도핑하여 폴리실리콘층(26)에 소정의 전도성을 제공하여 제1 도전층으로 하였다. 그 때, 발생된 인 유리를 불화수소산액을 이용하여 제거하였다. 계속해서, 앞에서 설명한 바와 같이, 폴리실리콘층(26)의 소정 부분을 드라이 에칭에 의해 제거하여 부유 게이트의 분리를 행하였다.
다음에, 도 18에 도시한 바와 같이, 전면에, 두께 10㎚의 SiO2, 두께 10㎚의 Si3N4, 두께 5㎚의 SiO2의 3층으로 이루어지는 ONO막(27)을 SiO2은 열 산화로, Si3N4은 CVD로 형성하고, 그 위에 두께 250㎚의 폴리실리콘층(28)을 형성하고, 인을 도핑하여 소정의 도전성을 제공하여 제2 도전층으로 하였다. 그 때, 표면에 발생된 인 유리를 불화수소산액을 이용하여 제거하였다. 필요한 세정 공정을 거쳐 폴리실리콘층(28) 상에 금속 실리사이드층, 본 예에서는 텅스텐(W) 실리사이드층(29)을 스퍼터링에 의해 두께 150㎚로 형성하였다. 또한,그 위에 CVD에 의해 두께 230㎚의 SiO2막(30)을 CVD에 의해 형성하였다 (이하, CVDSiO2막이라 함).
다음에, 도 19에 도시한 바와 같이, 불휘발성 메모리셀의 적층형 게이트 및 캐패시터를 형성하기 위해 소정의 위치에 포토레지스트(31)를 설치하고, 드라이 에칭에 의해 CVDSiO2막(30), W 실리사이드층(29), 폴리실리콘층(28) 및 ONO막(27)을 제거하였다. 이 단계에서 적층형 게이트의 상부 구조 및 캐패시터를 위한 적층 구조가 형성된다. 계속해서, 포토레지스트(31)를 제거한 후에, 도 20에 도시한 바와같이, 전면에 두께 170㎚의 CVDSiO2막(32)을 형성하였다.
다음에, 도 21에 도시한 바와 같이, 캐패시터 및 저항에 상당하는 위치에 포토레지스트(33)를 설치하고, 드라이 에칭에 의해 CVDSiO2막(32)을 제거하였다. 드라이 에칭에 의해 CVDSiO2막(32)이 노출되어 있는 적층형 게이트부의 상부 구조의 측벽에는 측벽(34)이 형성되지만, 포토레지스트(33)에 덮혀 있는 캐패시터부와 저항부에는 측벽은 형성되지 않는다.
다음에, 레지스트를 제거하고, 필요한 세정 공정을 거쳐 도 22에 도시한 바와 같이, 전면에 금속 실리사이드층, 이 예로서는 W 실리사이드층(35)을 스퍼터링에 의해 두께 150㎚로 형성하고, 그 위에, 두께 230㎚의 CVDSiO2막(36)을 CVD에 의해 형성하였다. 마지막으로, CVDSiO2막(36) 상의 선택 게이트 및 논리 회로의 MOS 트랜지스터의 게이트에 상당하는 각각의 위치에 포토레지스트를 설치하고, 드라이 에칭하여 포토레지스트 하부 이외의 CVDSiO2막(36), W 실리사이드층(35), 폴리실리콘층(26)을 제거하여 포토레지스트를 제거하였다. 그 결과, 도 23에 도시한 바와 같이, 1) 폴리실리콘층(부유 게이트: 26), ONO막(37), 폴리실리콘층(제어 게이트: 28), W 실리사이드층(29) 및 CVDSiO2막(30)으로 이루어지는 적층형 게이트(37)와, 폴리실리콘층(26), W 실리사이드층(35) 및 CVDSiO2막(36)으로 이루어지는 선택 게이트(38)를 구비한 불휘발성 메모리셀, 및, 2) 폴리실리콘층(26), W실리사이드층(35) 및 CVDSiO2막(36)으로 이루어지는 MOS 트랜지스터의 게이트(39)가 형성된다. 또한, 3) 폴리실리콘층(26), ONO막(27), 폴리실리콘층(28), W 실리사이드층(29), CVDSiO2막(30), 및 CVDSiO2막(32)으로 이루어지는 캐패시터(40), 및, 4) 폴리실리콘층(26)과 제2 CVDSiO2막(32)으로 이루어지는 저항(41)이 동시에 형성되었다.
도 23으로부터 알 수 있는 바와 같이, 적층형 게이트(37)의 부유 게이트(폴리실리콘층: 26)는 ONO막(27) 이상의 상부 구조물 및 측부에 형성된 측벽(34)을 마스크로 하여 이용함으로써 자기 정합적으로 형성되었다. 또한, 선택 게이트 및 MOS 트랜지스터의 소스와 드레인을 공지의 방법에 의해 형성하였다. 도 24에, 이와 같이 하여 제작된 반도체 장치의 단면도를 나타낸다. 도 24에 있어서, ch는 채널, d는 드레인, s는 소스를 나타낸다. 또, 도시를 생략하였지만, 도 13에 도시한 반도체 장치의 각 게이트의 하부의 채널, 소스, 드레인의 구성도 도 24와 마찬가지이다.
도 14 내지 도 23에 도시한 제2 실시예를 대신하여 금속 실리사이드층을 생략한 제3 실시예를 채용할 수도 있다. 제3 실시예는 본 발명의 제9 실시예에 상당한다. 제3 실시예에 있어서는 불휘발성 메모리셀과 논리 회로의 MOS 트랜지스터와 저항 및 캐패시터를 갖는 반도체 장치의 제조에 있어서, 금속 실리사이드층(29 및 35)을 이용하지 않고 폴리실리콘층(26) 및 폴리실리콘층(28)을 전극으로 할 수 있다. 즉, W 실리사이드층(29 및 35)의 형성 공정 없이 불휘발성 메모리셀, MOS 트랜지스터, 캐패시터 및 저항에 대응하는 위치에, 도 25에 도시한 바와 같은 폴리실리콘층(26), ONO막(27), 폴리실리콘층(28) 및 CVDSiO2막(30)으로 이루어지는 적층 구조를 만든다. 도 25는, 제2 실시예의 도 19의 단계에 대응한다. 계속해서, 그 전체 구조 상에 CVDSiO2막(32)을 형성하고, 도 26에 도시한 바와 같이, 캐패시터의 하부 전극 영역과 저항의 영역의 CVDSiO2막(32)을 남긴 상태에서 전면을 이방성 에칭함으로써 적층형 게이트의 상부 구조의 측면에 측벽(34)을 형성하여도 좋다. 도 26은 제2 실시예의 도 21의 단계에 대응한다. 이 방법에 의해서도, 부유 게이트를 자기 정합적으로 형성할 수 있다. 이후의 공정은 제2 실시예와 동일하다.
이상 설명한 바와 같이, 본 발명에 따르면 불휘발성 메모리셀과 논리 회로를 갖는 반도체 장치의 제조 시에 부유 게이트를 분리하는 영역 이외에는 제1 도전층[폴리실리콘층(6)]이 남겨져 있기 때문에, 표면의 평탄성이 유지되어 있다. 따라서, 제2 도전층의 에칭 공정 등의, 나중의 공정의 가공이 용이해지고, 치수 정밀도를 높게 할 수가 있어 미세화가 또한 가능하게 된다. 논리 회로의 게이트 전극의 에칭시에 과잉 에칭을 필요로 하지 않기 때문에, 보다 미세한 게이트 전극을 형성할 수 있다. 또한, 불휘발성 메모리셀의 적층형 게이트의 터널 산화막과, 논리 회로의 MOS 트랜지스터의 게이트 산화막을 얇게 형성할 수가 있고, 또한, 적층형 게이트의 부유 게이트를 자기 정합적으로 형성할 수 있으므로, EEPROM 등의 불휘발성 메모리셀과 MOS 트랜지스터가 혼재되어 있는 반도체 장치의 치수 정밀도를 높여, 미세화를 향상시킬 수 있다. 또한, 적층형 게이트 구조 및 단일 게이트 구조의 MOS 트랜지스터, 저항, 및 캐패시터를 2층의 도전층으로 형성할 수 있기 때문에, 공정이 줄어들어 아날로그 회로와의 혼재도 용이하다.
Claims (9)
- 부유 게이트 및 제어 게이트로 이루어지는 적층형 게이트 구조를 갖는 불휘발성 메모리 트랜지스터와, 단일 게이트 구조를 갖는 MOS 트랜지스터를 구비한 반도체 장치의 제조 방법에 있어서,반도체 기판 상에 상기 불휘발성 메모리 트랜지스터와 MOS 트랜지스터 모두의 게이트 산화막이 되는 제1 절연막을 형성하는 공정과,상기 제1 절연막 상에 제1 도전층을 형성하는 공정과,상기 제어 게이트가 연장되어 형성되는 방향과 수직 방향으로 확장되는 영역을 상기 제1 도전층으로부터 제거하여 상기 부유 게이트를 분리하기 위한 영역을 형성하는 공정과,상기 제1 도전층 상에 제2 절연막을 형성하는 공정과,상기 제2 절연막 상에 제2 도전층을 형성하는 공정과,상기 제어 게이트를 형성하도록 상기 제2 도전층을 패터닝하는 공정과,상기 제1 도전층을 패터닝하여 상기 적층형 게이트 구조와 상기 단일 게이트 구조를 형성하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 단일 게이트 구조를 갖는 MOS 트랜지스터는, 고전압 트랜지스터와 주변회로를 구성하는 MOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제2항에 있어서,상기 제1 절연막을 형성하는 공정은, 상기 고전압 트랜지스터의 게이트 절연막을 형성하는 공정과, 상기 부유 게이트와 기판 사이에 터널 산화막을 형성하고, 동시에 상기 MOS 트랜지스터의 게이트 절연막을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 제1 도전층을 패터닝하여 상기 적층형 게이트 구조를 형성하는 공정에 있어서, 상기 제어 게이트를 구성하는 상기 제2 도전층을 마스크로 하여 자기 정합적으로 상기 부유 게이트를 패터닝하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 도전층 및 상기 제2 도전층이 폴리실리콘으로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제2 도전층의 패터닝 후에, 상기 제어 게이트의 측면에 측벽을 형성하는 공정을 더 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 제2 도전층 상에 제1 금속 실리사이드층을 형성하는 공정을 더 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제7항에 있어서,상기 제1 금속 실리사이드층 상에 제3 절연막을 형성하는 공정과,상기 적층형 게이트 구조의 제어 게이트 부분 이외의 상기 제3 절연막, 상기 제1 금속 실리사이드층, 상기 제2 도전층, 및 상기 제2 절연막을 제거하여 제어 게이트 부분을 형성하는 공정과,상기 제어 게이트 부분에 측벽을 형성하는 공정과,노출된 상기 제1 도전층 및 상기 제3 절연막 상에 제2 금속 실리사이드층을 형성하는 공정과,상기 제2 금속 실리사이드층 상에 제4 절연막을 형성하는 공정과,상기 제4 절연막, 상기 제2 금속 실리사이드층 및 상기 제1 도전층을 패터닝하여 단일 게이트 구조의 MOS 트랜지스터를 형성함과 함께, 상기 제어 게이트 부분을 마스크로 하여 상기 제1 도전층을 에칭함으로써 적층형 게이트 구조를 자기 정합적으로 형성하는 공정을 더 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
- 불휘발성 메모리셀과, 캐패시터 및 /또는 저항과, 논리 회로를 갖는 반도체장치의 제조 방법에 있어서,상기 메모리셀의 터널 산화막과 상기 논리 회로의 MOS 트랜지스터의 게이트 산화막을 동시에 형성하는 공정과,상기 산화막의 전면에 제1 폴리실리콘층을 형성하는 공정과,상기 메모리셀의 부유 게이트를 분리하기 위한 상기 제1 폴리실리콘층의 영역을 제거하는 공정과,상기 제1 폴리실리콘층 상에 제1 절연막을 형성하는 공정과,상기 제1 절연막의 전면에 제2 폴리실리콘층을 형성하는 공정과,상기 제2 폴리실리콘층 상에 제2 절연막을 형성하는 공정과,상기 메모리셀의 원하는 영역과 상기 캐패시터의 상부 전극 영역을 제외한, 상기 제2 절연막, 제2 폴리실리콘층 및 제1 절연막을 제거하는 공정과,전면에 제3 절연막을 형성하는 공정과,상기 캐패시터의 하부 전극 영역 및 상기 저항의 영역을 제외한 상기 제3 절연막의 부분을 제거하는 공정과,전면을 이방성 에칭하여 상기 메모리셀의 적층형 게이트의 측벽을 형성하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
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| KR100518577B1 (ko) * | 2003-05-26 | 2005-10-04 | 삼성전자주식회사 | 원 타임 프로그래머블 메모리 소자 및 이를 포함하는반도체 집적회로와 그 제조방법 |
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| JP3397903B2 (ja) * | 1994-08-23 | 2003-04-21 | 新日本製鐵株式会社 | 不揮発性半導体記憶装置の製造方法 |
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| US5837584A (en) * | 1997-01-15 | 1998-11-17 | Macronix International Co., Ltd. | Virtual ground flash cell with asymmetrically placed source and drain and method of fabrication |
| US5963808A (en) * | 1997-01-15 | 1999-10-05 | Macronix International Co., Ltd. | Method of forming an asymmetric bird's beak cell for a flash EEPROM |
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