CN107785274A - 一种提高闪存编程效率的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 64
- 238000002955 isolation Methods 0.000 claims abstract description 30
- 238000001259 photo etching Methods 0.000 claims abstract description 24
- 230000008859 change Effects 0.000 claims abstract description 18
- 238000001039 wet etching Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 238000005516 engineering process Methods 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 229910052760 oxygen Inorganic materials 0.000 claims description 12
- 239000001301 oxygen Substances 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 239000000725 suspension Substances 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 230000003628 erosive effect Effects 0.000 claims 1
- 238000002347 injection Methods 0.000 abstract description 20
- 239000007924 injection Substances 0.000 abstract description 20
- 230000005684 electric field Effects 0.000 abstract description 8
- 238000007667 floating Methods 0.000 description 19
- 230000008569 process Effects 0.000 description 14
- 239000002784 hot electron Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 238000012545 processing Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 238000011160 research Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910003978 SiClx Inorganic materials 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开一种提高闪存编程效率的方法，所述提高闪存编程效率的方法，是通过改变浅沟槽隔离之边缘的栅氧化层形貌，使得所述栅氧化层形貌为呈阶梯状设置之结构，或者呈凹字形设置之结构，以提高浅沟槽隔离边缘之电场，进而提高热电子注入。本发明提高闪存编程效率的方法，通过进行有源区光刻和湿法刻蚀，以改变所述栅氧化层之形貌，将浅沟槽隔离之边缘的栅氧化层部分去除，减薄边缘栅氧化层之膜厚，不仅提高浅沟槽隔离边缘之电场，进而提高热电子注入，而且降低编程时的操作电压。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种提高闪存编程效率的方法。
背景技术
以闪存为代表的非易失存储器因为其断电情况下的数据保存能力以及可多次擦写数据等优点被广泛应用于各种产品中，比如手机、笔记本、掌上电脑和固态硬盘等存储及通讯设备。其中，NOR闪存因为其随机读取速度快而被广泛应用在手机等移动终端的代码存储芯片中。
NOR闪存的编程主要是通过热电子注入。提高热电子注入效率不仅可以提高编程效率，同时还可以降低栅极的工作电压，从而也可以降低栅极引起的干扰。公开号为US5300803 A的美国专利公开了一种编译机为SSI(Source Side Injection)的非挥发存储器结构，该专利解决了浮栅闪存器件的低效率注入和高功耗的问题。该专利的背景技术介绍了传统的浮栅闪存器件，为保证高的沟道热电子产生率及高的热电子注入效率，在漏端和栅极施加高电压，电子从源极流向漏极并在漏极附近高电场作用下加速产生热电子，部分热电子穿过浮栅下面的氧化层进入浮栅，完成编程操作。但这种传统的浮栅闪存器件带来了沟道热电子注入效率低下以及电流功耗大的问题。为解决该问题，该专利提出了一种分列栅闪存器件，左右的栅极为控制栅，右侧的栅极为浮栅，浮栅和控制栅在空间上错开排列，其中，浮栅施加高电压，控制栅施加低电压，漏端施加高电压。由于减少了控制栅电压，导致感应的反型电荷数目较少，缩短了电子加速的路程，减少了热电子的数目，使得编程电流减少，同时增加了注入浮栅的电子，因此提高了沟道热电子注入效率，并且使电流功耗降低。
但是，所述专利中的技术方案存在另一问题，由于漏端施加的电压比较高，导致漏端延伸到衬底的耗尽层宽度比较大，源端与耗尽区很容易在高压的情况下接触到一起，导致器件穿通和失效，即产生沟道穿通效应(Channel Punch through effect)，是源端与漏端的耗尽区相连通的一种现象，这种缺陷往往限制闪存器件在工艺上进行技术节点升级和关键尺寸的缩小。
随着半导体技术的发展，闪存市场占有率越来越高。对于传统的分栅闪存器件，一般编程是用热电子编程，而擦除是通过F-N遂穿。对于闪存器件而言，如何提高闪存的编程效率，同时又可以降低闪存的操作电压之研究有着重要的意义。
故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种提高闪存编程效率的方法。
发明内容
本发明是针对现有技术中，传统的浮栅闪存器件不仅沟道热电子注入效率低下，而且电流功耗大等缺陷提供一种提高闪存编程效率的方法。
为实现本发明之目的，本发明提供一种提高闪存编程效率的方法，所述提高闪存编程效率的方法，是通过改变浅沟槽隔离之边缘的栅氧化层形貌，使得所述栅氧化层形貌为呈阶梯状设置之结构，或者呈凹字形设置之结构。
可选地，所述栅氧化层距离所述浅沟槽隔离之边缘的距离依所述浅沟槽隔离之电学特性确定。
可选地，所述栅氧化层之形貌的改变通过有源区光刻和湿法刻蚀工艺实现。
可选地，通过有源区光刻和湿法刻蚀，将浅沟槽隔离之边缘的栅氧化层部分去除，减薄边缘栅氧化层之膜厚。
可选地，所述提高闪存编程效率的方法，包括：
执行步骤S1：提供硅基衬底，并对设置在所述硅基衬底上的氧化层、氮化硅层，及硅基衬底进行浅沟槽刻蚀，以形成浅沟槽隔离；
执行步骤S2：对所述浅沟槽隔离氧化形成浅沟槽隔离氧化层，并进行填充、浅沟槽平坦化处理；
执行步骤S3：去除氧化层和氮化硅层；
执行步骤S4：对所述硅基衬底进行栅氧氧化，形成栅氧化层；
执行步骤S5：进行有源区光刻和湿法刻蚀，以改变所述栅氧化层之形貌；
执行步骤S6：在所述形貌改变之栅氧化层上进行多晶硅淀积，以形成悬浮栅层。
可选地，所述提高闪存编程效率的方法进一步包括形成控制栅，以及形成设置在所述悬浮栅层和控制栅之间的栅氧介质层。
可选地，在步骤S3中，通过湿法工艺完全去除氮化硅层。
可选地，在步骤S4中，通过炉管干氧氧化工艺生长所述栅氧化层。
可选地，在步骤S5中，改变所述栅氧化层之形貌，是通过采用光刻板、光刻胶，对具有源端、漏端、栅极的有源区进行光刻和湿法刻蚀而获得。
可选地，光刻仅将漏端显影，源端光刻胶覆盖。
综上所述，本发明提高闪存编程效率的方法，通过进行有源区光刻和湿法刻蚀，以改变所述栅氧化层之形貌，将浅沟槽隔离之边缘的栅氧化层部分去除，减薄边缘栅氧化层之膜厚，在编程过程中，热电子更容易遂穿，不仅提高浅沟槽隔离边缘之电场，进而提高热电子注入，而且降低编程时的操作电压。
附图说明
图1～图6所示为本发明提高闪存编程效率的方法之工艺流程阶段性结构示意图；
图7(a)所示为实现本发明提高闪存编程效率的方法之第一实施方式闪存器件结构图；
图7(b)所示为实现本发明提高闪存编程效率的方法之第二实施方式闪存器件结构图；
图8(a)～图8(b)所示为提高闪存器件编程效率的方法之第一实施方式新增光刻工艺结构示意图；
图9(a)～图9(b)所示为提高闪存器件编程效率的方法之第二实施方式新增光刻工艺结构示意图。
具体实施方式
为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实施例并配合附图予以详细说明。
以闪存为代表的非易失存储器因为其断电情况下的数据保存能力以及可多次擦写数据等优点被广泛应用于各种产品中，比如手机、笔记本、掌上电脑和固态硬盘等存储及通讯设备。其中，NOR闪存因为其随机读取速度快而被广泛应用在手机等移动终端的代码存储芯片中。
NOR闪存的编程主要是通过热电子注入，提高热电子注入效率不仅可以提高编程效率，同时还可以降低栅极的工作电压，从而也可以降低栅极引起的干扰。公开号为US5300803 A的美国专利公开了一种编译机为SSI(Source Side Injection)的非挥发存储器结构，该专利解决了浮栅闪存器件的低效率注入和高功耗的问题。该专利的背景技术介绍了传统的浮栅闪存器件，为保证高的沟道热电子产生率及高的热电子注入效率，在漏端和栅极施加高电压，电子从源极流向漏极并在漏极附近高电场作用下加速产生热电子，部分热电子穿过浮栅下面的氧化层进入浮栅，完成编程操作。但这种传统的浮栅闪存器件带来了沟道热电子注入效率低下以及电流功耗大的问题。为解决该问题，该专利提出了一种分列栅闪存器件，左右的栅极为控制栅，右侧的栅极为浮栅，浮栅和控制栅在空间上错开排列，其中，浮栅施加高电压，控制栅施加低电压，漏端施加高电压。由于减少了控制栅电压，导致感应的反型电荷数目较少，缩短了电子加速的路程，减少了热电子的数目，使得编程电流减少，同时增加了注入浮栅的电子，因此提高了沟道热电子注入效率，并且使电流功耗降低。
但是，所述专利中的技术方案存在另一问题，由于漏端施加的电压比较高，导致漏端延伸到衬底的耗尽层宽度比较大，源端与耗尽区很容易在高压的情况下接触到一起，导致器件穿通和失效，即产生沟道穿通效应(Channel Punch through effect)，是源端与漏端的耗尽区相连通的一种现象，这种缺陷往往限制闪存器件在工艺上进行技术节点升级和关键尺寸的缩小。
随着半导体技术的发展，闪存市场占有率越来越高。对于传统的分栅闪存器件，一般编程是用热电子编程，而擦除是通过F-N遂穿。对于闪存器件而言，如何提高闪存的编程效率，同时又可以降低闪存的操作电压之研究有着重要的意义。
请参阅图1～图6、图7(a)、图7(b)，图1～图6所示为本发明提高闪存编程效率的方法之工艺流程阶段性结构示意图。图7(a)所示为实现本发明提高闪存编程效率的方法之第一实施方式闪存器件结构图。图7(b)所示为实现本发明提高闪存编程效率的方法之第二实施方式闪存器件结构图。为了提高闪存的编程效率，同时降低闪存的操作电压，在本发明中，所述提高闪存编程效率的方法，系通过改变浅沟槽隔离之边缘的栅氧化层形貌，以提高浅沟槽隔离边缘之电场，进而提高热电子注入。非限制性地，例如，所述栅氧化层形貌为呈阶梯状设置之结构，或者呈凹字形设置之结构。所述栅氧化层距离所述浅沟槽隔离之边缘的距离依所述浅沟槽隔离之电学特性确定。作为具体实施方式，所述栅氧化层之形貌的改变可通过有源区光刻和湿法刻蚀工艺实现。即，通过有源区光刻和湿法刻蚀，将浅沟槽隔离之边缘的栅氧化层部分去除，减薄边缘栅氧化层之膜厚，在编程过程中，热电子更容易遂穿。
为了更直观的揭露本发明之技术方案，凸显本发明之有益效果，现结合具体实施方式为例，对所述提高闪存编程效率的方法之工艺步骤和工作原理进行阐述。在具体实施方式中，所述工艺步骤，元器件之形状、尺寸、位置设置等仅为列举，不应视为对本发明技术方案的限制。
第一实施方式
请继续参阅图1～图6，并结合参阅图7(a)、图8(a)～图8(b)，图8(a)～图8(b)所示为提高闪存器件编程效率的方法之第一实施方式新增光刻工艺结构示意图。非限制性地，在第一实施方式中，所述栅氧化层形貌为呈阶梯状设置之结构。作为具体实施方式，所述提高闪存器件编程效率的方法，包括：
执行步骤S1：提供硅基衬底10，并对设置在所述硅基衬底10上的氧化层20、氮化硅层30，及硅基衬底10进行浅沟槽刻蚀，以形成浅沟槽隔离；
执行步骤S2：对所述浅沟槽隔离氧化形成浅沟槽隔离氧化层40，并进行填充、浅沟槽平坦化处理；
执行步骤S3：去除氧化层20和氮化硅层30；
执行步骤S4：对所述硅基衬底10进行栅氧氧化，形成栅氧化层50；
执行步骤S5：进行有源区光刻和湿法刻蚀，以改变所述栅氧化层50之形貌；
执行步骤S6：在所述形貌改变之栅氧化层50上进行多晶硅淀积，以形成悬浮栅层60。
作为本领域技术人员，容易理解地，在步骤S3中，例如可通过湿法工艺完全去除氮化硅层30。在步骤S4中，可通过炉管干氧氧化工艺生长所述栅氧化层50。另外，在步骤S5中，改变所述栅氧化层50之形貌，是通过采用光刻胶70、光刻板80，对具有源端91、漏端92、栅极93的有源区进行光刻和湿法刻蚀而获得。更具体地，在第一实施方式中，为获得呈阶梯状设置之结构的栅氧化层结构，源端被光刻胶70覆盖，漏端92显影。
同时，所述闪存器件进一步包括可通过传统工艺所形成的控制栅61，以及设置在所述悬浮栅层60和控制栅61之间的栅氧介质层62。
第二实施方式
为了便于描述简洁，第二实施方式与第一实施方式相同的结构采用相同的数字编号，相同工艺采用相同步骤，再次不与赘述。
请继续参阅图1～图6，并结合参阅图7(b)、图9(a)～图9(b)，图9(a)～图9(b)所示为提高闪存器件编程效率的方法之第二实施方式新增光刻工艺结构示意图。非限制性地，在第二实施方式中，所述栅氧化层形貌为呈凹字形设置之结构。作为具体实施方式，所述提高闪存器件编程效率的方法，包括：
执行步骤S1：提供硅基衬底10，并对设置在所述硅基衬底10上的氧化层20、氮化硅层30，及硅基衬底10进行浅沟槽刻蚀，以形成浅沟槽隔离；
执行步骤S2：对所述浅沟槽隔离氧化形成浅沟槽隔离氧化层40，并进行填充、浅沟槽平坦化处理；
执行步骤S3：去除氧化层20和氮化硅层30；
执行步骤S4：对所述硅基衬底10进行栅氧氧化，形成栅氧化层50；
执行步骤S5：进行有源区光刻和湿法刻蚀，以改变所述栅氧化层50之形貌；
执行步骤S6：在所述形貌改变之栅氧化层50上进行多晶硅淀积，以形成悬浮栅层60。
作为本领域技术人员，容易理解地，在步骤S3中，例如可通过湿法工艺完全去除氮化硅层30。在步骤S4中，可通过炉管干氧氧化工艺生长所述栅氧化层50。另外，在步骤S5中，改变所述栅氧化层50之形貌，是通过采用光刻胶70、光刻板80，对具有源端91、漏端92、栅极93的有源区进行光刻和湿法刻蚀而获得。更具体地，在第二实施方式中，为获得呈凹字形设置之结构的栅氧化层结构，源端被光刻胶70覆盖，漏端92显影。
同时，所述闪存器件进一步包括可通过传统工艺所形成的控制栅61，以及设置在所述悬浮栅层60和控制栅61之间的栅氧介质层62。
显然地，本发明提高闪存编程效率的方法，通过进行有源区光刻和湿法刻蚀，以改变所述栅氧化层50之形貌，将浅沟槽隔离之边缘的栅氧化层50部分去除，减薄边缘栅氧化层之膜厚，在编程过程中，热电子更容易遂穿，不仅提高浅沟槽隔离边缘之电场，进而提高热电子注入，而且降低编程时的操作电压。
综上所述，本发明提高闪存编程效率的方法，通过进行有源区光刻和湿法刻蚀，以改变所述栅氧化层之形貌，将浅沟槽隔离之边缘的栅氧化层部分去除，减薄边缘栅氧化层之膜厚，在编程过程中，热电子更容易遂穿，不仅提高浅沟槽隔离边缘之电场，进而提高热电子注入，而且降低编程时的操作电压。
本领域技术人员均应了解，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护范围内时，认为本发明涵盖这些修改和变型。
Claims (10)
1.一种提高闪存编程效率的方法，其特征在于，所述提高闪存编程效率的方法，是通过改变浅沟槽隔离之边缘的栅氧化层形貌，使得所述栅氧化层形貌为呈阶梯状设置之结构，或者呈凹字形设置之结构。
2.如权利要求1所述提高闪存编程效率的方法，其特征在于，所述栅氧化层距离所述浅沟槽隔离之边缘的距离依所述浅沟槽隔离之电学特性确定。
3.如权利要求1所述提高闪存编程效率的方法，其特征在于，所述栅氧化层之形貌的改变通过有源区光刻和湿法刻蚀工艺实现。
4.如权利要求3所述提高闪存编程效率的方法，其特征在于，通过有源区光刻和湿法刻蚀，将浅沟槽隔离之边缘的栅氧化层部分去除，减薄边缘栅氧化层之膜厚。
5.如权利要求1所述提高闪存编程效率的方法，其特征在于，所述提高闪存编程效率的方法，包括：
执行步骤S1：提供硅基衬底，并对设置在所述硅基衬底上的氧化层、氮化硅层，及硅基衬底进行浅沟槽刻蚀，以形成浅沟槽隔离；
执行步骤S2：对所述浅沟槽隔离氧化形成浅沟槽隔离氧化层，并进行填充、浅沟槽平坦化处理；
执行步骤S3：去除氧化层和氮化硅层；
执行步骤S4：对所述硅基衬底进行栅氧氧化，形成栅氧化层；
执行步骤S5：进行有源区光刻和湿法刻蚀，以改变所述栅氧化层之形貌；
执行步骤S6：在所述形貌改变之栅氧化层上进行多晶硅淀积，以形成悬浮栅层。
6.如权利要求5所述提高闪存编程效率的方法，其特征在于，所述提高闪存编程效率的方法进一步包括形成控制栅，以及形成设置在所述悬浮栅层和控制栅之间的栅氧介质层。
7.如权利要求5所述提高闪存编程效率的方法，其特征在于，在步骤S3中，通过湿法工艺完全去除氮化硅层。
8.如权利要求5所述提高闪存编程效率的方法，其特征在于，在步骤S4中，通过炉管干氧氧化工艺生长所述栅氧化层。
9.如权利要求5所述提高闪存编程效率的方法，其特征在于，在步骤S5中，改变所述栅氧化层之形貌，是通过采用光刻板、光刻胶，对具有源端、漏端、栅极的有源区进行光刻和湿法刻蚀而获得。
10.如权利要求5所述提高闪存编程效率的方法，其特征在于，光刻仅将漏端显影，源端光刻胶覆盖。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711099985.8A CN107785274A (zh) | 2017-11-09 | 2017-11-09 | 一种提高闪存编程效率的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711099985.8A CN107785274A (zh) | 2017-11-09 | 2017-11-09 | 一种提高闪存编程效率的方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107785274A true CN107785274A (zh) | 2018-03-09 |
Family
ID=61433085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711099985.8A Pending CN107785274A (zh) | 2017-11-09 | 2017-11-09 | 一种提高闪存编程效率的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107785274A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5895240A (en) * | 1997-06-30 | 1999-04-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making stepped edge structure of an EEPROM tunneling window |
| CN1599071A (zh) * | 2003-05-20 | 2005-03-23 | 三星电子株式会社 | 具有非均匀沟道电介质厚度的eeprom单元结构及制造方法 |
| CN101399228A (zh) * | 2007-09-27 | 2009-04-01 | 东部高科股份有限公司 | 半导体器件及其制造方法 |
-
2017
- 2017-11-09 CN CN201711099985.8A patent/CN107785274A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5895240A (en) * | 1997-06-30 | 1999-04-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making stepped edge structure of an EEPROM tunneling window |
| CN1599071A (zh) * | 2003-05-20 | 2005-03-23 | 三星电子株式会社 | 具有非均匀沟道电介质厚度的eeprom单元结构及制造方法 |
| CN101399228A (zh) * | 2007-09-27 | 2009-04-01 | 东部高科股份有限公司 | 半导体器件及其制造方法 |
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