DE102004025976B4 - EEPROM-Zellenstruktur mit ungleichmäßiger Kanaldielektrikumdicke und Herstellungsverfahren - Google Patents

EEPROM-Zellenstruktur mit ungleichmäßiger Kanaldielektrikumdicke und Herstellungsverfahren Download PDF

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Abstract

EEPROM-Zellenstruktur mit
– einem Halbleitersubstrat (201),
– einem Speichertransistor (240) und einem Auswahltransistor (242) auf dem Halbleitersubstrat (201),
– einem floatenden Übergang (244), der in dem Halbleitersubstrat (201) zwischen den Transistoren ausgebildet ist und sich teilweise unterhalb des Speichertransistors (240) erstreckt, und
– einer Gatedielektrikumschicht in dem Speichertransistor (240) mit entlang einer Längsrichtung ungleichmäßiger Dicke, wobei sie über einem Bereich des floatenden Übergangs einen Tunnelbereich (204a) mit einer Dicke Ttunnel und auf einer dem Auswahltransistor (242) entgegengesetzten Seite des Tunnelbereichs einen kanalseitigen Bereich aufweist,
dadurch gekennzeichnet, dass
– der kanalseitige Bereich der Gatedielektrikumschicht einen Nahkanalbereich (204b) mit einer gegenüber dem Tunnelbereich (204a) größeren Dicke Tnear > Ttunnel und einen Fernkanalbereich (204c) mit einer gegenüber dem Nahkanalbereich (204b) kleineren Dicke Tfar < Tnear umfasst, wobei sich der Nahkanalbereich (204b) zwischen dem Tunnelbereich (204a) und dem Fernkanalbereich (204c) befindet.

Description

  • Die Erfindung bezieht sich auf eine EEPROM-Zellenstruktur nach dem Oberbegriff des Anspruchs 1 und auf ein zugehöriges Herstellungsverfahren.
  • Derartige elektrisch lösch- und programmierbare Festwertspeicher (EEPROMs) sind bekannt. 1 ist ein Querschnitt einer typischen herkömmlichen EEPROM-Zellenstruktur 100 mit einem Speichertransistor (MTR) 140 und einem zugehörigen Auswahltransistor 142 auf einem Substrat 101. Der MTR 140 beinhaltet eine Gatedielektrikumstruktur 156, die einen Gatedielektrikumteil 104a und 104z mit zwei Bereichen unterschiedlicher Dicke T104a und T104z aufweist, wobei T104z > T104a ist.
  • Das Laden/Entladen einer aus einer Polysiliciumschicht bestehenden floatenden Gate-Elektrode 116a des MTR 140, über der sich eine dielektrische Zwischenebenenschicht 118a befindet, erhöht/verringert die Schwellenspannung (Vth) des MTR 140 relativ zu einem nominellen Wert. In der EEPROM-Zellenstruktur 100 wird ein Logikwert von null/eins durch eine erhöhte/verringerte Vth (Vth,d, Vth,i) oder umgekehrt repräsentiert. Der in dem MTR 100 gespeicherte Logikwert spiegelt sich darin wider, ob eine vorgegebene Lesespannung (Vr) eine ausreichende Höhe aufweist, um den MTR 100 einzuschalten, oder nicht.
  • Wie bei anderen integrierten Schaltkreisen besteht ein fortwährendes Auslegungsziel darin, den EEPROM höher zu integrieren, spezifisch durch Reduzieren der Abmessung der Zellenstruktur. Mit abnehmender Kanallänge L zeigte der MTR 140 Kurzkanaleffekte, die unerwünscht sind. Der Stand der Technik kompensierte dies, indem ein Durchgriffverhinderungsbereich (PTP-Bereich) 149 mit einer höheren Dotierstoffkonzentration, z. B. p+-leitend, relativ zu dem Substrat 101 mit niedrigerer Dotierstoffkonzentration, z. B. p–-leitend, gebildet wird.
  • EEPROM-Zellenstrukturen mit ungleichmäßiger Kanaldielektrikumdicke gemäß dem Oberbegriff des Anspruchs 1 sind in den Patentschriften US 6 472 259 B1 und DE 199 51 930 C2 offenbart. Eine ähnliche EEPROM-Zellenstruktur ist in der Patentschrift US 6 177 702 B1 offenbart.
  • Der Erfindung liegt als technisches Problem die Bereitstellung einer EEPROM-Zellenstruktur der eingangs genannten Art sowie eines zugehörigen Herstellungsverfahrens mit weiter verbesserten Eigenschaften zugrunde.
  • Die Erfindung löst dieses Problem durch Bereitstellung einer EEPROM-Zellenstruktur mit den Merkmalen des Anspruchs 1 und eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 14.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • 1 einen Querschnitt einer elektrisch lösch- und programmierbaren Festwertspeicher(EEPROM)-Zellenstruktur gemäß dem Stand der Technik;
  • 2 einen Querschnitt einer EEPROM-Zellenstruktur gemäß einer Ausführungsform der Erfindung;
  • 3 eine vereinfachte Ansicht gemäß 2, die eine überlagerte Schaltkreisdarstellung enthält;
  • 4 eine Ansicht gemäß 2, die zusätzliche Dicken- und Längenangaben ausgewählter Komponenten enthält; und
  • 5A bis 5H Querschnitte verschiedener Stadien eines erfindungsgemäßen Verfahrens zur Herstellung von EEPROM-Zellenstrukturen.
  • 2 ist ein Querschnitt einer elektrisch lösch- und programmierbaren Festwertspeicher(EEPROM)-Zellenstruktur 200 gemäß einer Ausführungsform der Erfindung. Die EEPROM-Zellenstruktur 200 beinhaltet einen Speichertransistor (MTR) 240 und einen zugehörigen Auswahltransistor (STR) 242, die auf einem Halbleitersubstrat 201 z. B. aus Polysilicium ausgebildet sind. Der MTR 240 und der STR 242 sind z. B. FETs, wie MOSFETs. Als ein Beispiel, das für den Rest der Beschreibung beibehalten wird, kann das Substrat 201 mit einem p-leitenden Dotierstoff dotiert sein; alternativ kann ein n-leitender Dotierstoff verwendet werden.
  • Das Substrat 201 weist folgende, in ihm ausgebildete Bereiche auf: Feldbereiche 202; einen Drain-/Source(D/S)-Bereich 246, der zum STR 242 gehört; einen D/S-Bereich 248, der zum MTR 240 gehört; einen Durchgriffverhinderungs(PTP)-Bereich 249 mit einer höheren Konzentration (z. B. p+) eines p-leitenden Dotierstoffs relativ zu dem Substrat 201 mit einer geringeren (z. B. p–) des p-leitenden Dotierstoffs; und einen floatenden Übergang 244, der sich zwischen dem MTR 240 und dem STR 242 befindet und sich teilweise unterhalb des MTR 240 erstreckt. Der floatende Übergang 244 besteht aus einer doppelt dotierten Drainelektrode (DDD) mit einer Zone 228 geringerer Konzentration (z. B. n–) eines n-leitenden Dotierstoffs relativ zu einer Zone 206 höherer Konzentration (n+) des n-leitenden Dotierstoffs. Die Zone 206 ist der Teil des floatenden Übergangs 244, der sich unterhalb des MTR 240 erstreckt, während die Zone 228 im Wesentlichen in dem Gebiet zwischen dem MTR 240 und dem STR 242 liegt. Die D/S-Bereiche 246 und 248 weisen eine leicht dotierte Drainelektroden(LDD)-Konfiguration auf, die jeweils Zonen 231 und 227 mit einer geringeren Dotierstoffkonzentration (z. B. n–), die dem MTR 240 und dem STR 242 benachbart sind, und Zonen 230 und 226 mit einer höheren Dotierstoffkonzentration (z. B. n+) beinhalten, die den Feldbereichen 202 benachbart sind.
  • Das Substrat 201 kann auch einen optionalen Kompensationsbereich 250 aufweisen, der einen Teil des Kanalbereichs des MTR 240 benachbart zu der Zone 227 des D/S-Bereichs 248 belegt. Das Vorhandensein oder das Fehlen des Kompensationsbereichs 250 repräsentiert verschiedene Ausführungsformen gemäß der Erfindung. Der Kompensationsbereich weist eine geringere Dotierstoffkonzentration (z. B. n–) auf als die Zone 227 des D/S-Bereichs 248.
  • Der MTR 240 und der STR 242 weisen jeweils eine Doppelgate-Architektur mit floatendem Gate und Steuergate auf. Der MTR 240 beinhaltet folgende Elemente: eine Gatedielektrikumstruktur 256, z. B. ein Oxid von Silicium, mit Teilen 204a, 204b, 204c und 204d und einen Gateaufbau 222a mit einer floatenden Gateschicht 216a, z. B. aus Polysilicium, einer dielektrischen Struktur 218a, z. B. einer Oxid-Nitrid-Oxid(ONO)-Struktur, und einer Steuergateschicht 220a, z. B. aus Polysilicium. Die Gatedielektrikumteile 204b und 204c entsprechen zusammen der herkömmlichen Struktur von 1. Zusammengenommen repräsentieren die Gatedielektrikumteile 204b und 204c eine ungleichmäßige Dicke des Gatedielektrikummaterials, während im Gegensatz dazu die Dicke T104z des Gatedielektrikumteils 104z in 1 gleichmäßig ist.
  • Der Gatedielektrikumteil 204a befindet sich über der Zone 206 des floatenden Übergangs 244 und entspricht dem Tunnelbereich des MTR 240, durch den primär das Laden-/Entladen über Fowler-Nordheim(F-N)-Tunneln stattfindet. F-N-Tunneln ist der prinzipielle Mechanismus, durch den die floatende Gateelektrode 216a geladen/entladen wird, um Vth zu erhöhen/verringern. Die Gatedielektrikumteile 204b und 204c befinden sich über dem Kanalbereich in dem Substrat 201. Dabei können die Gatedielektrikumteile 204b und 204c als Nahkanal- bzw. Fernkanalteile beschrieben werden, da sie vergleichsweise dichter bei beziehungsweise entfernter von sowohl dem Tunnelbereich als auch dem Gatedielektrikumteil 204a liegen. Der Gatedielektrikumteil 204e befindet sich (auch) über der Zone 206, an einer Seite des Gatedielektrikumteils 204a entgegengesetzt zu dem Gatedielektrikumteil 204b und zwischen dem Gatedielektrikumteil 204a und dem STR 242.
  • Die Dicken Tnear und Tedge der Gatedielektrikumteile 204b bzw. 204d sollten signifikant höher als eine Dicke Ttunnel des Gatedielektrikumteils 204a sein, d. h. Tnear > Ttunnel beziehungsweise Tedge > Ttunnel, um das Gebiet zu begrenzen, durch das Tunneln stattfindet. Außerdem sollte die Dicke Tfar des Gatedielektrikumteils 204c signifikant geringer als Tnear sein, d. h. Tfar < Tnear. Die Dicke Ttunnel kann gleich der Dicke Tfar sein, d. h. Ttunnel ≈ Tfar, wobei der Ausdruck „gleich” vorliegend so zu verstehen ist, dass er nicht nur den Fall exakter Identität, sondern auch geringfügige Abweichungen im Rahmen von üblichen Fertigungs-/Prozessschwankungen umfasst. Die Dicke Tedge des Gatedielektrikumteils 204d und eine Dicke TSTR der Gatedielektrikumstruktur 204e können jeweils zwecks Fertigungseffizienz gleich der Dicke Tnear sein, d. h. Tedge ≈ Tnear und TSTR ≈ Tnear. Außerdem liegt ein Dickenverhältnis (Tnear/Ttunnel) im Bereich 1 < Tnear/Ttunnel < (≈ 4), und ein Verhältnis der Dicken (Tnear/Tfar) liegt im Bereich 1 < Tnear/Tfar < (≈ 4).
  • Eine laterale Abmessung Lnear des Nahkanalbereichs 204b sollte Lnear ≥ 0,1 μm betragen, um das Tunneln auf einen Bereich zu begrenzen, der dem Gatedielektrikumteil 204a entspricht. Dasselbe gilt für die Länge des Kantenbereichs 204d, der dem Gatedielektrikumteil 204d entspricht.
  • Der STR 242 beinhaltet entsprechend ein Gatedielektrikum 204e und einen Gateaufbau 222b mit einer floatenden Gateschicht 216b, z. B. aus Polysilicium, einer dielektrischen Struktur 218b, z. B. einer ONO-Struktur, und einer Steuergateschicht 220b, z. B. aus Polysilicium. Auf den Gatedielektrikumstrukturen 256 und 204e können bezüglich Schichten 216a/b bis 220a/b des jeweiligen Gateaufbaus 222a/b auch andere Schichtmaterialien und/oder Schichtfolgen benutzt werden, die typischerweise in einem FET anzutreffen sind, und zwecks Kürze wird dies jeweils als Gateaufbau 222a/b bezeichnet.
  • Die Zellenstruktur 220 beinhaltet außerdem äußere Seitenwandabstandshalter 252, die sich über den Zonen 231 beziehungsweise 227 befinden, und Seitenwandabstandshalter 254, die den Abstandshaltern 252 entsprechen, sich jedoch während ihrer Bildung miteinander verbinden.
  • Bei der Entwicklung der Erfindung wurde das folgende Problem mit dem Stand der Technik gemäß 1 erkannt und die Physik desselben bestimmt. Vor der Verwendung des PTP-Bereichs 149 wurde typischerweise eine Lesespannung Vr von 1,8 V an die EEPROM-Zellenstruktur 100 angelegt. Eine Verwendung des PTP-Bereichs 149 gemäß dem Stand der Technik erhöht sowohl Vth,d als auch Vth,i gleichmäßig um einen Betrag ΔVPTP. Demzufolge umfasst die typische Verteilung {(Vth,d + ΔVPTP)i} von (Vth,d + ΔVPTP)i-Werten dann einen oberen Bereich {Vth(i),d(+)}, der Werte größer als Vr aufweist. Ein Fall, bei dem der MTR 140 einen Wert Vth,d(+) aufweist, wird stets so interpretiert, als sei der gleiche Logikwert gespeichert, ungeachtet des aktuell gespeicherten Logikwerts, da Vth,d(+) > Vr ist, was ein Problem darstellt. Eine stark vereinfachende Lösung für dieses Problem besteht darin, dies durch entsprechendes Erhöhen von Vr um ΔVPTP zu kompensieren, d. h. Vr simplistic = Vr + ΔVPTP. Diese stark vereinfachende Kompensation erhöht jedoch entsprechend den Leistungsverbrauch, was ebenfalls ein Problem darstellt. Bei Verwendung einer EEPROM-Zellenstruktur 100 in einer Vorrichtung mit geringem Leistungsverbrauch, z. B. einer kleinen, batteriebetriebenen Vorrichtung, wie einer Smartcard, ist Vr simplistic besonders unerwünscht. Stattdessen ist eine Technologie wünschenswert, bei welcher der Schwellwert Vth PTP = Vth pre-PTP + ΔVPTP mit PTP-Bereich als Kompensation für die PTP-induzierte Erhöhung der Schwellenspannung verringert werden kann. Ausführungsformen gemäß der Erfindung zeigen unter anderem eine gleichmäßige Abnahme von Vth, d. h. ΔVnon-uni,channel-dielec ≈ ΔVPTP, was Folgendes erreicht: Vth comp = Vth PTP + ΔVnon-uni,channel-dielec = (Vth pre-PTP + ΔVhalo) + (–ΔVhalo) Vth comp ≈ Vth pre-PTP, (1) wobei ΔVnon-uni,channel-dielec eine gleichmäßige Verringerung von Vth aufgrund der ungleichmäßigen Dicke des Gatedielektrikummaterials über dem Kanalbereich des Speichertransistors darstellt, was nachstehend detaillierter erörtert wird.
  • Eine derartige verringerte oder kompensierte Vth, nämlich Vth comp, gemäß einem Aspekt der Erfindung erklärt sich folgendermaßen. Die Gatedielektrikumstruktur 256 des MTR 240 wird derart gebildet, dass die Gatedielektrikumteile 204b und 204c zusammen eine ungleichmäßige Dicke des Gatedielektrikummaterials über dem Kanal repräsentieren. Der Grad an Ungleichmäßigkeit ist signifikant höher als er aus Fertigungstoleranzen resultieren könnte, die mit der Fertigung einer Schicht mit gleichmäßiger Solldicke verknüpft sind. Eine derartige ungleichmäßige Dicke des Gatedielektrikummaterials über dem Kanal, die durch die Gatedielektrikumteile 204b und 204c zusammengenommen repräsentiert wird, erreicht eine gleichmäßige Verringerung von Vth PTP um ΔVnon-uni,channel-dielec ≈ –ΔVPTP.
  • Detaillierter kann der MTR 240 durch den folgenden Schaltkreis dargestellt werden:
    Figure 00100001
  • Dieser weist seriell verschaltete Kondensatoren C1 = C218a und C2 = C256 auf, wobei C2 mit 0 V verbunden ist. Während des Ladens ist V1 eine hohe Spannung (VH), d. h. V1 = VH, und wird an die Steuergateschicht 220a angelegt, während V3 gleich 0 V ist, d. h. V3 = 0 V, und an den floatenden Übergang 244 angelegt wird. Im Gegensatz dazu wird während des Entladens V1 = 0 V an die Steuergateschicht 220 angelegt, während V3 = VH an den floatenden Übergang 244 angelegt wird. Die Spannung V1 teilt sich über die Kondensatoren C1 und C2 hinweg auf, um V2 wie folgt zu ergeben: V2 = V1·Cdn/(C218a + C256), (2) wobei Cdn/(C218a + C256) das kapazitive Kopplungsverhältnis und Cdn die Kapazität des Kondensators ist, der dem Knoten am nächsten liegt, an den VH angelegt wird. Es ist zu erwähnen, dass V2 direkt proportional dazu ist, wie stark der MRT 240 geladen/entladen ist.
  • Es ist außerdem zu erwähnen, dass C256 = C204c + C204b + C204a + C204d. Entsprechend kann der Schaltkreis S1 wie folgt neu dargestellt werden:
    Figure 00110001
  • Dabei sind die Kondensatoren C204c, C204b, C204a und C204d parallel zueinander und seriell mit dem Kondensator C1 = C218a verschaltet. Eine Substitution von C256 in Gleichung 2 ergibt Folgendes. Die Spannung V2 teilt sich über die Kondensatoren C1 und C2 hinweg auf, woraus sich ergibt: V2 = V1·Cdn/(C218a + C204c + C204c + C204a + C204d) (3)
  • Die Kapazitäten C204b und C204d der Gatedielektrikumteile 204b und 204d sind sehr viel kleiner als die Kapazitäten C204a und C204c der Gatedielektrikumteile 204a beziehungsweise 204c. So kann der Schaltkreis Nr. 2 wie folgt nochmals neu dargestellt werden:
    Figure 00120001
  • 3 ist eine vereinfachte Version von 2, die den Schaltkreis S3 in Überlagerung des MTR 240 zeigt. In Gleichung 3 sind die Kapazitäten C204b und C204d vernachlässigbar, wodurch sich ergibt: V2 = V1·Cdn/(C218a + C204c + C204a) (4)
  • Gleichung 4 erleichtert die Erläuterung der gleichmäßigen Verringerung von Vth z. B. als Kompensation von Vth PTP gemäß Ausführungsformen der Erfindung. Wiederum ist während des Ladens V1 = VH und wird an die Steuergateschicht 220a angelegt, während V3 = 0 V ist und an den floatenden Übergang 244 angelegt wird, so dass Cdn = C218a ist. Eine Substitution in Gleichung 4 ergibt die folgende Gleichung: V2charge = VH·C218a/(C218a + C204c + C204a). (5)
  • Wiederum ist während des Entladens V1 = 0 V und wird an die Steuergateschicht 220a angelegt, während V3 = VH ist und an den floatenden Übergang 244 angelegt wird, wobei Cda = C204a ist. Eine Substitution in Gleichung 4 ergibt die folgende Gleichung: V2discharge = VH·C218a/(C218a + C204c + C204a). (6)
  • Ein Vergleich der Gleichungen 5 und 6 ergibt folgende Proportionalitätsbeziehungen: V2charge ∝ (C218a + C204c + C204a)–1 und V2discharge ∝ (C218a + C204c + C204a)–1 und somit verallgemeinert: V2MTR240 ∝ (C218a + C204c + C204a)–1. (7)
  • Im Gegensatz dazu ist die Proportionalität von V2 gemäß dem MTR 140 von 1 wie folgt: V2MTR140 ∝ (C118a + C104)–1. (8)
  • Die durch die zusammengenommenen Gatedielektrikumteile 204c und 204b repräsentierte Ungleichmäßigkeit gemäß Ausführungsformen der Erfindung bringt somit einen zusätzlichen Term im Nenner der V2-Proportionalität ein, nämlich C204c. Mit anderen Worten existiert gemäß Ausführungsformen der Erfindung die Proportionalität V2MTR240 ∝ (C204c)–1. (9)
  • Im Gegensatz dazu gibt es beim Stand der Technik von 1 den Term der V2MTR140-Proportionalität entsprechend C204c nicht. Somit kann der Gatedielektrikumteil 204c dazu verwendet werden, Vth zu verringern.
  • Unter Ausnutzung der Tatsache, dass die Kapazität umgekehrt proportional zur Dicke ist, kann die Kapazität C204c erhöht werden, indem Tfar auf weniger als Ttunnel verringert wird, d. h. Tfar < Ttunnel. Eine Erhöhung von C204c reduziert V2MTR240 relativ zum Wert V2MTR140 beim Stand der Technik von 1.
  • Die ungleichmäßige Dicke des Gatedielektrikummaterials, die gemäß Ausführungsformen der Erfindung durch die Gatedielektrikumteile 204b und 204c zusammengenommen repräsentiert wird, resultiert in kleineren V2-Werten im Vergleich zum Stand der Technik von 1, d. h. V2MTR240 < V2MTR140, was bewirkt, dass der MTR 240 weniger stark als der MTR 140 von 1 aufgeladen wird. Eine derartige schwächere Aufladung führt zu einer vergleichsweise reduzierten Schwellenspannung Vth. Außerdem bewirkt die Dickenungleichmäßigkeit, die gemäß Ausführungsformen der Erfindung durch die Gatedielektrikumteile 204b und 204c zusammengenommen repräsentiert wird, dass der MTR 240 stärker als der MTR 140 von 1 entladen wird. Eine derartige stärkere Entladung resultiert ebenfalls in einer vergleichsweise reduzierten Schwellenspannung Vth. Folglich erzielt der Nettoeffekt der Dickenungleichmäßigkeit, die durch die Gatedielektrikumteile 204b und 204c zusammengenommen repräsentiert wird, eine gleichmäßige Abnahme von Vth PTP um ΔVnon-uni,gate-dielec ≈ –∆VPTP. Mit anderen Worten wird die unerwünschte Zunahme der Schwellenspannung Vth aufgrund der Verwendung eines PTP-Bereichs durch den Nettoeffekt der Dickenungleichmäßigkeit kompensiert, die durch die Gatedielektrikumteile 204b und 204c zusammengenommen repräsentiert wird.
  • Das vorstehend angegebene Beispiel wird nunmehr mit ungefähren, beispielhaften Zahlenwerten für einige der Parameter der EEPROM-Zellenstruktur 200 erweitert, wie in der folgenden Tabelle gezeigt ist. 4 ist eine Version von 2, welche die Dicken und Längen zeigt, die für dieses Beispiel nachstehend erwähnt sind. Die Länge LMTR ist diejenige des MTR 240. Die Längen der Gatedielektrikumteile 204a bis 204d sind mit La, Lb, Lc beziehungsweise Ld bezeichnet.
  • Figure 00150001
  • Die spezifischen Werte der Längen und Dicken in der vorstehenden Tabelle sind selbstverständlich lediglich Beispiele und nicht beschränkend.
  • Nunmehr werden Beispiele von Verfahren zur Herstellung von Ausführungsformen der Erfindung, insbesondere solche gemäß 2, unter Bezugnahme auf die 5A bis 5H erörtert, die Querschnitte verschiedener Stadien bei der Herstellung der erfindungsgemäßen EEPROM-Zellenstruktur 200 zeigen. In 5A wird das Substrat 201 mit Leitfähigkeit vom p-Typ bereitgestellt. Der PTP-Bereich 249 wird durch Ionenimplantation von z. B. Bor mit 700 keV und 2,0·1013/cm2 und mit 50 keV und 1,5·1012/cm2 gebildet. Als nächstes werden die Feldbereiche 202 gebildet. Eine erste Gatedielektrikumschicht 204 wird mit einer Dicke von etwa 24 nm bis 28 nm gebildet. Dann wird eine weitere Ionenimplantation durchgeführt, um die Zone 206 mit n-leitenden Störstellen z. B. unter Verwendung von Phosphor mit 50 keV bis 70 keV und 7,0·1013/cm2 bis 1,0·1014/cm2 oder Arsen mit 60 keV bis 120 keV und 7,0·1013/cm2 bis 1,5·1014/cm2 zu erzeugen.
  • In 5B wird die erste Schicht 204 strukturiert, und dann werden Bereiche entfernt, die sich über Gebieten 208 und 210 befinden, die später bei der Herstellung dem Tunnelbereich beziehungsweise dem Fernkanalbereich entsprechen.
  • In 5C wird optional eine weitere Ionenimplantation durchgeführt, um den Kompensationsbereich 250 z. B. unter Verwendung von Arsen mit 25 keV bis 45 keV und 2,0·1011/cm2 bis 5,0·1011/cm2 zu erzeugen. Wenn der Bereich 250 erzeugt wird, ist die Konzentration der n-leitenden Störstellen in der Zone 206 erhöht.
  • In 5D wird eine zweite Gatedielektrikumschicht 204 mit einer Dicke von etwa 7 nm bis 8 nm gebildet, was zu Gatedielektrikumteilen 204c, 204b, 204a und 204y führt.
  • In 5E wird eine floatende Gateschicht 216 z. B. aus Polysilicium mit einer Dicke von etwa 100 nm bis 200 nm gebildet.
  • In 5F wird eine dielektrische Schichtfolge 218, z. B. eine ONO-Schichtfolge, gebildet, die eine untere Oxidschicht mit einer Dicke von etwa 5 nm, eine Nitridschicht mit einer Dicke von etwa 8 nm und eine obere Oxidschicht mit einer Dicke von etwa 6 nm aufweist. Dann wird eine Steuergateschicht 220 z. B. aus Polysilicium mit einer Dicke von etwa 100 nm bis 200 nm gebildet, was zu einem entsprechenden zwischenzeitlichen Aufbau 502 führt.
  • In 5G wird der zwischenzeitliche Aufbau 502 strukturiert, und es werden Bereiche selektiv entfernt, um den Anfang des MTR 240 und des STR 242 zu definieren. Als Ergebnis wird der Gatedielektrikumteil 204y in den Gatedielektrikumteil 204d des Anfangs des MTR 240 und den Gatedielektrikumteil 204e des Anfangs des STR 242 strukturiert. Dann wird eine weitere Ionenimplantation durchgeführt, um Anfänge der Zonen 227, 228 und 231 mit einer geringeren Konzentration (n–) von n-leitenden Störstellen z. B. unter Verwendung von Arsen mit 25 keV und 2,0·1014/cm2 zu erzeugen. In 5H werden zunächst die äußeren Seitenwandabstandshalter 252 und 254 gebildet. Danach wird eine weitere Ionenimplantation durchgeführt, um die Zonen 226 und 230 mit einer höheren Konzentration (n+) von n-leitenden Störstellen z. B. unter Verwendung von Arsen mit 50 keV und 5,0·1015/cm2 zu bilden. Die Anfangszone wird entsprechend auf n+-Konzentration angehoben. Dann wird eine weitere Ionenimplantation durchgeführt, um die Zone 228 zu einer n–-Konzentration zurück zu verändern, z. B. unter Verwendung von Phosphor mit 90 keV und 8,0·1012/cm2. Anschließend werden auf einer Seitenwand des MTR und STR die inneren Seitenwandabstandshalter 252 und 254 gebildet.

Claims (23)

  1. EEPROM-Zellenstruktur mit – einem Halbleitersubstrat (201), – einem Speichertransistor (240) und einem Auswahltransistor (242) auf dem Halbleitersubstrat (201), – einem floatenden Übergang (244), der in dem Halbleitersubstrat (201) zwischen den Transistoren ausgebildet ist und sich teilweise unterhalb des Speichertransistors (240) erstreckt, und – einer Gatedielektrikumschicht in dem Speichertransistor (240) mit entlang einer Längsrichtung ungleichmäßiger Dicke, wobei sie über einem Bereich des floatenden Übergangs einen Tunnelbereich (204a) mit einer Dicke Ttunnel und auf einer dem Auswahltransistor (242) entgegengesetzten Seite des Tunnelbereichs einen kanalseitigen Bereich aufweist, dadurch gekennzeichnet, dass – der kanalseitige Bereich der Gatedielektrikumschicht einen Nahkanalbereich (204b) mit einer gegenüber dem Tunnelbereich (204a) größeren Dicke Tnear > Ttunnel und einen Fernkanalbereich (204c) mit einer gegenüber dem Nahkanalbereich (204b) kleineren Dicke Tfar < Tnear umfasst, wobei sich der Nahkanalbereich (204b) zwischen dem Tunnelbereich (204a) und dem Fernkanalbereich (204c) befindet.
  2. EEPROM-Zellenstruktur nach Anspruch 1, dadurch gekennzeichnet, dass Ttunnel gleich groß wie Tfar ist.
  3. EEPROM-Zellenstruktur nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass wenigstens eine der beiden folgenden Beziehungen gilt: 1 < Tnear/Ttunnel < 4 und/oder 1 < Tnear/Tfar < 4.
  4. EEPROM-Zellenstruktur nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass Tnear gleich der Dicke einer Gatedielektrikumschicht (204e) des Auswahltransistors ist.
  5. EEPROM-Zellenstruktur nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass für eine laterale Abmessung des Nahkanalbereichs (204b) Lnear gilt Lnear ≥ 0,1 μm.
  6. EEPROM-Zellenstruktur nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Gatedielektrikumschicht in dem Speichertransistor des Weiteren einen Kantenbereich (204d) beinhaltet, der eine Dicke Tedge gleich groß wie Tnear aufweist und sich auf einer Seite des Tunnelbereichs (204a) entgegengesetzt zu dem Nahkanalbereich (204b) befindet.
  7. EEPROM-Zellenstruktur nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass – das Halbleitersubstrat (201) einen ersten Leitfähigkeitstyp aufweist und – ein schwach dotierter Kompensationsbereich (250) eines zweiten Leitfähigkeitstyps in dem Halbleitersubstrat (201) unterhalb des Fernkanalbereichs (204c) der Gatedielektrikumschicht ausgebildet ist.
  8. EEPROM-Zellenstruktur nach Anspruch 7, dadurch gekennzeichnet, dass ein Gebiet des Kompensationsbereichs (250) selbstjustiert zu dem Gebiet des Fernkanalbereichs (204c) der Gatedielektrikumschicht angeordnet ist.
  9. EEPROM-Zellenstruktur nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass – der Kompensationsbereich (250) eine Tiefe dcomp aufweist und – ein Source-Bereich (248) mit einer Tiefe dsource > dcomp in dem Halbleitersubstrat (201) benachbart zu dem Kompensationsbereich (250) ausgebildet ist.
  10. EEPROM-Zellenstruktur nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass der Leitfähigkeitstyp des Kompensationsbereichs (250) n-leitend ist.
  11. EEPROM-Zellenstruktur nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass das Gatedielektrikum ein Oxid ist.
  12. EEPROM-Zellenstruktur nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass – der Auswahltransistor (242) eine Gatedielektrikumschicht (204e) beinhaltet und – jeder der Transistoren des Weiteren beinhaltet: – eine floatende Gateschicht (216a, 216b) aus Polysilicium auf der Gatedielektrikumschicht, – eine weitere dielektrische Schicht (218a, 218b) auf der floatenden Gateschicht (216a, 216b und – eine Steuergateschicht (220a, 220b) aus Polysilicium auf der weiteren dielektrischen Schicht (218a, 218b).
  13. EEPROM-Zellenstruktur nach Anspruch 12, dadurch gekennzeichnet, dass das weitere Dielektrikum (218a, 218b) ein ONO-Material ist.
  14. Verfahren zur Herstellung einer EEPROM-Zellenstruktur nach einem der Ansprüche 1 bis 13 mit folgenden Schritten: – Bilden einer ersten Gatedielektrikumschichtlage (204) auf einem Halbleitersubstrat (201), selektives Entfernen von Bereichen der ersten Gatedielektrikumschichtlage und Bilden einer zweiten Gatedielektrikumschichtlage auf der ersten Gatedielektrikumschichtlage (204) und freiliegenden Bereichen des Halbleitersubstrats derart, dass die Gatedielektrikumschicht des Speichertransistors (240) gebildet wird, wobei die Dicken Ttunnel, Tnear und Tfar des dielektrischen Gatematerials im Tunnelbereich (204a), im Nahkanalbereich (204b) bzw. im Fernkanalbereich (204c) die Beziehungen Tnear > Ttunnel und Tnear > Tfar aufweisen, – aufeinanderfolgendes Bilden zusätzlicher Schichten auf der zweiten Gatedielektrikumschichtlage als Komponenten eines Transistors und – selektives Entfernen von Bereichen der ersten (204) und der zweiten Gatedielektrikumschichtlage und der zusätzlichen Schichten, um Strukturen des Speichertransistors (240) und des Auswahltransistors (242) zu definieren.
  15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass Ttunnel gleich groß wie Tfar gewählt wird.
  16. Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass die Dicken des dielektrischen Gatematerials gemäß wenigstens einer der beiden folgenden Beziehungen gewählt werden: 1 < Tnear/Ttunnel < 4 und/oder 1 < Tnear/Tfar < 4.
  17. Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass Tnear gleich der Dicke einer Gatedielektrikumschicht (204e) des Auswahltransistors (242) gewählt wird.
  18. Verfahren nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass eine laterale Abmessung Lnear des Nahkanalbereichs (204b) gleich 0,1 μm oder größer gewählt wird.
  19. Verfahren nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, dass der Schritt des selektiven Entfernens von Bereichen der ersten Gatedielektrikumschichtlage zu einer Dicke Tedge des dielektrischen Gatematerials über einem Gebiet führt, das sich an einer Seite des Tunnelbereichs (204a) entgegengesetzt zu dem Nahkanalbereich (204b) befindet und einen Kantenbereich bildet, wobei Tedge gleich groß wie Tnear gewählt wird.
  20. Verfahren nach einem der Ansprüche 14 bis 19, dadurch gekennzeichnet, dass – für das Halbleitersubstrat (201) ein erster Leitfähigkeitstyp gewählt wird und – ein schwach dotierter Kompensationsbereich (250) mit einem zweiten Leitfähigkeitstyp im Halbleitersubstrat (201) unterhalb des Fernkanalbereichs (204c) gebildet wird.
  21. Verfahren nach Anspruch 20, weiter dadurch gekennzeichnet, dass der Kompensationsbereich (250) bis zu einer Tiefe dcomp und ein Source-Bereich (248) bis hinunter zu einer Tiefe dsource > dcomp in dem Halbleitersubstrat (201) gebildet wird.
  22. Verfahren nach Anspruch 20 oder 21, weiter dadurch gekennzeichnet, dass der Kompensationsbereich (250) n-leitend gebildet wird.
  23. Verfahren nach einem der Ansprüche 14 bis 22, weiter gekennzeichnet durch die Verwendung von Oxid als Material für die erste Gatedielektrikumschichtlage (204) und zweite Gatedielektrikumschichtlage.
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