KR100621545B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

비휘발성 메모리 소자가 제공된다. 비휘발성 메모리 소자는 반도체 기판 상에 채널 길이 방향과 평행한 소정의 폭과 채널 길이 방향과 수직한 소정의 길이를 가지는 터널링 윈도우를 구비하는 게이트 절연막, 게이트 절연막 상부에 형성된 제1 하부 플로팅 게이트 및 제1 하부 플로팅 게이트와 소정 간격으로 이격 분리된 제2 하부 플로팅 게이트를 구비하여, 제1 및 제2 하부 플로팅 게이트 사이의 영역에 터널링 윈도우와 그 주변의 게이트 절연막이 일부 노출되는 하부 플로팅 게이트, 터널링 윈도우 상에 형성된 터널링 절연막, 하부 플로팅 게이트 및 터널링 절연막 상에 형성되며 제1 및 제2 하부 플로팅 게이트 사이의 영역을 채우는 상부 플로팅 게이트, 상부 플로팅 게이트 상에 형성된 게이트간 절연막, 게이트간 절연막 상에 형성된 컨트롤 라인을 구비하는 메모리 트랜지스터를 포함한다. 또한, 비휘발성 메모리 소자의 제조 방법이 제공된다.
비휘발성 메모리 소자, 터널링 절연막, 사이즈 축소, 미스 얼라인

Description

비휘발성 메모리 소자 및 그 제조 방법{Nonvolatile memory device and method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 레이 아웃도이다. 도 2 내지 도 4는 도 1의 Ⅱ-Ⅱ′, Ⅲ-Ⅲ′, Ⅳ-Ⅳ′를 따라 절단한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 반도체 소자의 단면도이다.
도 6는 본 발명의 또 다른 실시예에 따른 비휘발성 반도체 소자의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 레이 아웃도이다.
도 8은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 레이 아웃도이다. 도 9는 도 8의 Ⅸ-Ⅸ′를 따라 절단한 단면도이다.
도 10a은 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 10b 내지 도 10d는 도 10a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 11a은 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 11b 내지 도 11d는 도 11a의 B-B′, C-C′, D-D′를 따라 절단한 단 면도들이다.
도 12a은 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 12b 내지 도 12d는 도 12a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 13a은 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 13b 내지 도 13d는 도 13a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 14a은 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 14b 내지 도 14d는 도 14a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 15a은 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 15b 내지 도 15d는 도 15a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 16 및 도 17은 도 6의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 18a은 도 8의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 18b 내지 도 18d는 도 18a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 19a은 도 8의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 19b 내지 도 19d는 도 19a의 B-B′, C-C′, D-D′를 따라 절단한 단 면도들이다.
도 20a은 도 8의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 20b 내지 도 20d는 도 20a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
10 : 반도체 기판 12 : 활성 영역
14 : 소자 분리 영역 20 : 게이트 절연막
22 : 터널링 윈도우 30 : 메모리 트랜지스터
31 : 제1 개구부 32 : 하부 플로팅 게이트
34 : 터널링 절연막 35 : 상부 플로팅 게이트
36 : 측벽 절연막 37 : 게이트간 절연막
38 : 컨트롤 라인 39 : 스페이서
42 : 제2 개구부 60 : 셀렉트 트렌지스터
70 : 제1 불순물 영역 72 : 제1 고농도 불순물 영역
74 : 제1 저농도 불순물 영역 80 : 제2 불순물 영역
82 : 제2 고농도 불순물 영역 84 : 제2 저농도 불순물 영역
90 : 제3 불순물 영역 92 : 제3 고농도 불순물 영역
94 : 제3 저농도 불순물 영역
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 터널링 윈도우의 면적을 줄여 동작 특성을 개선한 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
EEPROM(Electrically Erasable Programmable Read Only Memory) 소자는 SiO2와 같은 얇은 터널링 절연막을 포울러-노드하임 터널링(Fowler-Nordheim tunneling, 이하 ‘FN 터널링’이라 함) 현상에 의해 전자가 통과하여, 플로팅 게이트에 전하가 저장되고 이 저장된 전하의 양에 따라 트랜지스터의 문턱 전압이 변화되는 소자를 말한다. 이 때, 변화된 문턱 전압보다 작은 전압을 인가하여 트랜지스터가 온 또는 오프되는지 판단하여 프로그램의 온 또는 오프를 판단한다.
EEPROM 소자의 고속화, 고기능화 및 저소비 전력화를 구현하기 위하여, 우수한 구동 능력을 유지하면서 그 사이즈를 축소(shrinkage)시키려는 노력이 계속되고 있다.
메모리 셀을 프로그래밍(programming)하려면, 커먼 소스(common source)를 플로팅하고 드레인은 접지하고, 컨트롤 라인에는 고전압을 가함으로써 플로팅 게이트에 전하가 차징(charging)되게 된다. 또한, 메모리 셀을 소거(erasing)하려면, 커먼 소스를 플로팅하고 컨트롤 라인은 접지하고, 드레인에 고전압을 가함으로써 플로팅 게이트의 전하를 디스차징(discharging)되게 된다. 이와 같은 전하의 이동은 터널링 윈도우(tunneling window)에 형성된 터널링 절연막을 통해서 이루어진 다. 따라서, 터널링 절연막의 사이즈(size) 및 프로파일(profile)은 EEPROM 소자의 특성에 중대한(critical) 역할을 하므로, 터널링 절연막의 사이즈 축소가 EEPROM 소자의 크기 축소시 중요한 이슈가 되고 있다.
종래의 터널링 절연막의 제조 방법은 다음과 같다. 반도체 기판 상에 게이트 절연막을 형성한 후, 포토 공정을 이용하여 터널링 윈도우가 형성될 영역이 노출된 포토 레지스트 패턴을 형성한다. 그 후, 포토 레지스트 패턴을 따라 습식 식각하여 터널링 윈도우를 형성하고, 터널링 윈도우에 게이트 절연막보다 상대적으로 얇은 두께로 터널링 절연막을 성장시킨다.
이와 같은 제조 방법은 포토 공정을 통해서 터널링 윈도우가 형성될 영역을 직접적으로(direct) 패터닝하므로, 포토 공정 능력에 따라 터널링 윈도우의 사이즈가 결정되어 메모리 셀의 동작 특성 개선이 어렵다.
본 발명이 이루고자 하는 기술적 과제는, 터널링 윈도우의 면적을 줄여 동작 특성을 개선한 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 터널링 윈도우의 면적을 줄여 동작 특성을 개선한 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 비휘발성 메모리 소자는 반도체 기판 상에 채널 길이 방향과 평행한 소정의 폭과 채널 길이 방향과 수직한 소정의 길이를 가지는 터널링 윈도우를 구비하는 게이트 절연막, 게이트 절연막 상부에 형성된 제1 하부 플로팅 게이트 및 제1 하부 플로팅 게이트와 소정 간격으로 이격 분리된 제2 하부 플로팅 게이트를 구비하여, 제1 및 제2 하부 플로팅 게이트 사이의 영역에 터널링 윈도우와 그 주변의 게이트 절연막이 일부 노출되는 하부 플로팅 게이트, 터널링 윈도우 상에 형성된 터널링 절연막, 하부 플로팅 게이트 및 터널링 절연막 상에 형성되며 제1 및 제2 하부 플로팅 게이트 사이의 영역을 채우는 상부 플로팅 게이트, 상부 플로팅 게이트 상에 형성된 게이트간 절연막, 게이트간 절연막 상에 형성된 컨트롤 라인을 구비하는 메모리 트랜지스터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는 반도체 기판 상에 채널 길이 방향과 평행한 소정의 폭과 채널 길이 방향과 수직한 소정의 길이를 가지는 터널링 윈도우를 구비하는 게이트 절연막, 터널링 윈도우의 길이 방향과 평행한 소정의 길이를 가져서, 터널링 윈도우와 그 주변의 게이트 절연막이 일부 노출되는 개구부를 구비하는 하부 플로팅 게이트, 개구부에 노출된 터널링 윈도우 상에 형성된 터널링 절연막, 하부 플로팅 게이트 및 터널링 절연막 상에 형성되어 개구부를 채우는 상부 플로팅 게이트, 상부 플로팅 게이트 상에 형성된 게이트간 절연막, 게이트간 절연막 상에 형성된 콘트롤 라인을 구비하는 메모리 트랜지스터를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상에 채널 길이 방향과 평행한 소정의 폭과 채널 길이 방향과 수직한 소정의 길이를 가지는 터널링 윈도우가 형성될 영역을 구비하는 게이트 절연막을 형성하는 단계, 게이트 절연막 상부에 제1 도전막 패턴을 형성하되, 제1 도전막 패턴은 소정 간격 이격 분리되어 터널링 윈도우가 형성될 영역과 그 주변의 게이트 절연막이 일부 노출되는 제1 도전막 제1 패턴과 제1 도전막 제2 패턴을 포함하도록 형성하는 단계, 제1 도전막 제1 패턴과 제1 도전막 제2 패턴 사이의 반도체 기판 내에 제1 불순물 영역을 형성하는 단계, 제1 도전막 제1 패턴과 제1 도전막 제2 패턴 사이에 노출된 게이트 절연막 중 터널링 윈도우가 형성될 영역의 게이트 절연막을 선택적으로 제거하여 터널링 윈도우를 형성하는 단계, 터널링 윈도우 상에 터널링 절연막을 형성하는 단계, 제1 도전막 패턴 및 터널링 절연막 상에 형성되어 제1 도전막 제1 패턴과 제1 도전막 제2 패턴 사이의 영역을 채우는 제2 도전막을 형성하는 단계, 제1 도전막 패턴 및 제2 도전막을 채널 길이 방향으로 패터닝하는 단계, 제1 도전막 패턴 및 제2 도전막과 절연된 제3 도전막을 형성하는 단계, 제1 도전막 패턴, 제2 및 제3 도전막을 채널 길이 방향의 수직한 방향으로 패터닝하여 하부 플로팅 게이트, 상부 플로팅 게이트 및 컨트롤 라인을 완성하는 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상에 채널 길이 방향과 평행한 소정의 폭과 채널 길이 방향과 수직한 소정의 길이를 가지는 터널링 윈도우가 형성될 영역을 구비하는 게이트 절연막을 형성하는 단계, 게이트 절연막 상부에 제1 도전막 패턴을 형성하되, 제1 도전막 패턴은 터널링 윈도우의 길이보다 큰 길이를 가지며 터널링 윈도우가 형성될 영역과 그 주변의 게이트 절연막을 일부 노출하는 제1 개구부를 포함하도록 형성하는 단계, 제1 개구부의 반도체 기판 내에 제1 불순물 영역을 형성하는 단계, 제1 개구부에 노출된 게이트 절연막의 일부를 식각하여 터널링 윈도우를 형성하는 단계, 터널링 윈도우 상에 터널링 절연막을 형성하는 단계, 제1 도전막 패턴 및 터널링 절연막 상에 형성되어 제1 개구부를 채우는 제2 도전막을 형성하는 단계, 제1 도전막 패턴 및 제2 도전막을 채널 길이 방향으로 패터닝하는 단계, 제1 도전막 패턴 및 제2 도전막과 절연된 제3 도전막을 형성하는 단계, 제1 도전막 패턴, 제2 및 제3 도전막을 채널 길이 방향의 수직한 방향으로 패터닝하여 하부 플로팅 게이트, 상부 플로팅 게이트 및 컨트롤 라인을 완성하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 레이 아웃도이다. 도 2 내지 도 4는 도 1의 Ⅱ-Ⅱ′, Ⅲ-Ⅲ′, Ⅳ-Ⅳ′를 따라 절단한 단면도들이다.
도 1 내지 도 4을 참고하면, 본 발명에 일 실시예에 따른 비휘발성 메모리 소자(1)는 반도체 기판(10), 게이트 절연막(20), 메모리 트랜지스터(30), 셀렉트 트랜지스터(60), 제1 내지 제3 불순물 영역(70, 80, 90) 등을 포함한다.
반도체 기판(10)은 활성 영역(12)과 소자 분리 영역(14)을 포함한다. 활성 영역(12) 상에는 메모리 트랜지스터(30), 셀렉트 트랜지스터(60), 다수 개의 불순물 영역(70, 80, 90) 등이 형성된다. 소자 분리 영역(14)은 활성 영역(12)을 정의하는 STI(Shallow Trench Isolation)가 될 수 있다. 또한, 경우에 따라서 소자 분리 영역(14)은 LOCOS(LOCal Oxidation of Silicon) 방법을 이용한 FOX(Field OXide)가 될 수도 있다. 또한, 반도체 기판(10)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다.
게이트 절연막(20)은 반도체 기판(10) 상부에 형성되고, 200 내지 500 Å 의 두께를 갖는다. 또한, 게이트 절연막(20)은 SiO2, SiON, Si3N4, Gex OyNz, GexSiyOz, 고유전율 물질 또는 이들의 조합으로 형성된다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성한다. 두께가 감소할수록 유전 상수(k) 값이 높은 물질을 사 용할 필요가 있다.
게이트 절연막(20) 상에는 활성 영역(12) 상부의 소정의 부분에 채널 길이 방향(X)과 평행한 소정의 폭(W1)과 채널 길이 방향과 수직한 방향(Y)과 평행한 소정의 길이(L1)를 가지는 터널링 윈도우(22)가 형성된다. 터널링 윈도우(22)는 제1 도전막을 소정 간격, 예를 들어 터널링 윈도우(22)의 폭(W1)과 실질적으로 동일한 간격으로 이격 분리되도록 패터닝하는 제1 식각 공정과, 터널링 윈도우(22)의 길이(L1)와 실질적으로 동일한 간격을 노출하는 포토 레지스트 패턴을 이용하여 제1 도전막을 패터닝하는 제2 식각 공정을 통해서 형성된다. 특히, 본 발명의 일 실시예에서는 제1 식각은 채널 길이 방향과 수직한 방향(Y)으로 인접한 다수 개의 메모리 셀을 일괄적으로 식각하고, 제2 식각은 채널 길이 방향(X)으로 인접한 다수 개의 메모리 셀을 일괄적으로 식각한다.
종래에는 터널링 윈도우가 형성될 영역을 직접적으로 패터닝하므로, 포토 공정 능력에 따라 터널링 윈도우의 크기가 결정되어 메모리 셀의 동작 특성 개선이 어려웠다. 그러나, 본 발명의 일 실시예에서는 포토 공정 능력에 제약을 덜 받는 2번의 식각 공정을 통해서, 공통으로 식각되는 영역에 터널링 윈도우(22)를 안정적으로 형성할 수 있다. 예를 들어, 제1 식각 공정의 경우에는 터널링 윈도우(22)의 폭(W1)에 대해서만 포토 공정 능력의 제약을 받을 수 있고, 제2 식각 공정의 경우에는 터널링 윈도우(22)의 길이(L1)에 대해서만 포토 공정 능력의 제약을 받을 수 있다.
다만, 본 발명의 일 실시예에 따른 터널링 윈도우(22)는 2번의 식각 공정을 통해서 형성되며, 이상적으로는 소정의 폭(W1)과 길이(L1)를 가지는 직사각형 형태일 수 있다. 그러나, 실제 공정 과정을 거치면 소정의 곡률을 가지는 도형으로 형성될 수 있다. 소정의 곡률을 가지는 도형은 원형 또는 타원형이 될 수 있다.
표 1은 터널링 윈도우(22)의 폭에 따른 프로그래밍 커플링비(Gpgm), 소거 커플링비(Gers), 프로그래밍 전압(Vpgm), 소거 전압(Vers)을 설명한 표이다. 프로그래밍 커플링비(Gpgm), 소거 커플링비(Gers)는 수학식 1과 같이 정의된다. 여기서, Cono는 상부 플로팅 게이트(35)와 컨트롤 라인(38) 사이에 형성되는 커패시터의 커패시턴스를 의미하고, Ctun은 상부 플로팅 게이트(35)와 반도체 기판(10) 사이에 형성되는 커패시터의 커패시턴스를 의미한다. 또한, Ctot은 Cono, Ctun 및 메모리 트랜지스터(30)에서 형성될 수 있는 모든 커패시터의 커패시턴스의 합을 의미한다.
Figure 112005000329159-pat00001
표 1을 참조하면, 터널링 윈도우(22)의 폭(W1)이 작아질수록 프로그래밍 커플링비(Gpgm), 소거 커플링비(Gers), 프로그래밍 전압(Vpgm), 소거 전압(Vers)이 증가됨을 알 수 있다. 특히, 터널링 윈도우(22)의 폭(W1)을 0.24㎛ 에서 0.14㎛까지 감소시켰을 때, 약 0.7V의 추가적인 마진 확보가 가능하다. 특히, 터널링 윈도우(22)의 폭(W1) 및 길이(L1)을 줄여 터널링 윈도우(22)의 면적을 줄이면, Ctun은 작아지므로 커플링비를 크게 할 수 있다. 본 발명의 일 실시예에 따른 비휘발성 메 모리 소자(1)는 터널링 윈도우(22)의 폭(W1)을 0.14㎛ 이하로 축소시킬 수 있다.
폭(㎛) Gpgm Gers Vpgm(V) Vers(V)
0.24 0.93 0.71 13.9 12.1
0.22 0.94 0.72 14.1 12.2
0.20 0.95 0.73 14.2 12.4
0.18 0.96 0.74 14.4 12.5
0.16 0.97 0.74 14.5 12.6
0.14 0.97 0.75 14.6 12.7
메모리 트랜지스터(30)는 터널링 윈도우(22)가 형성된 활성 영역(12) 상부에 형성되며, 하부 플로팅 게이트(32L, 32R), 터널링 절연막(34), 상부 플로팅 게이트(35), 게이트간 절연막(37), 컨트롤 라인(38)이 적층된 구조를 가진다.
하부 플로팅 게이트(32L, 32R)는 게이트 절연막(20) 상부에 형성된 제1 하부 플로팅 게이트(32L) 및 제1 하부 플로팅 게이트(32L)와 소정 간격(W2)으로 이격 분리된 제2 하부 플로팅 게이트(32R)를 구비한다. 여기서, 제1 및 제2 하부 플로팅 게이트(32L, 32R) 사이의 영역에 터널링 윈도우(22)와 그 주변의 게이트 절연막(20)이 일부 노출된다. 여기서, 소정 간격(W2)은 터널링 윈도우(22)의 폭(W1)과 실질적으로 동일하다. 또한, 하부 플로팅 게이트(32L, 32R)는 n+ 폴리 실리콘, p+ 폴리 실리콘, 일함수를 바꿀 수 있는 SiGe 또는 이들의 조합으로 이루어진다. 또한, 하부 플로팅 게이트(32L, 32R)는 500 내지 1500Å의 두께를 갖는다.
터널링 절연막(34)은 제1 및 제2 하부 플로팅 게이트(32L, 32R) 사이의 영역에 노출된 터널링 윈도우(22)에 형성된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(1)에서 터널링 절연막(34)은 터널링 윈도우(22) 및 하부 플로팅 게이트(32L, 32R)의 프로파일을 따라 컨포멀하게 형성된다. 여기서, 터널링 절연막(34) 은 전기적 특성 향상을 위해서 하부 플로팅 게이트(32L, 32R)를 적게 커버할수록 바람직하다.
터널링 절연막(34)은 SiO2, SiON, Si3N4, GexOyN z, GexSiyOz, 고유전율 물질 또는 이들의 조합으로 형성된다. 나아가, 예시된 물질들 중에서 선택된 2종 이상의 물질이 차례로 적층된 구조로 이루어질 수 있다. 특히, 산화막(SiO2)은 750 내지 1100℃ 온도에서 O2 가스를 이용한 건식 산화, 750 내지 1100℃ 온도에서 수증기 분위기를 사용하는 습식 산화, O2 가스와 HCl 가스의 혼합 가스를 사용하는 HCl 산화, O2 가스와 C2H3Cl3 가스의 혼합 가스를 사용하는 산화, O2 가스와 C2H2Cl2 가스의 혼합 가스를 사용하는 산화 등으로 형성한다. 또한, CVD 방법을 사용할 수 있다.
또한, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O 5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성한다. 두께가 감소할수록 유전 상수(k) 값이 높은 물질을 사용할 필요가 있다. 또한, 터널링 절연막(34)은 게이트 절연막(20)에 비해 상대적으로 얇은 두께를 갖는다. 즉, 5 내지 100 Å의 두께를 갖으며, 바람직하게는 5 내지 50Å의 두께를 갖는다.
상부 플로팅 게이트(35)는 하부 플로팅 게이트(32L, 32R) 및 터널링 절연막(34) 상에 형성되고, 제1 및 제2 하부 플로팅 게이트(32L, 32R) 사이의 영역을 채운다. 상부 플로팅 게이트(35)와 하부 플로팅 게이트(32L, 32R)는 전기적으로 연결되어, 터널링 절연막(34)을 통과한 전하가 상부 플로팅 게이트(35)를 통해서 하부 플로팅 게이트(32L, 32R)까지 이동할 수 있다.
상부 플로팅 게이트(35)는 하부 플로팅 게이트(32L, 32R)와 동일한 물질을 이용하여 형성할 수 있다. 상부 플로팅 게이트(35)와 하부 플로팅 게이트(32L, 32R)의 두께를 더한 총두께는 1000 내지 2500Å이 바람직하다.
게이트간 절연막(37)은 상부 플로팅 게이트(35)의 상부에 형성되고, 하부 및 상부 플로팅 게이트(32, 35)와 컨트롤 라인(38)을 전기적으로 절연한다. 게이트간 절연막(37)은 ONO(SiO2 - Si3N4 - SiO2), SiO2, SiON, Si3N4, GexOyNz 또는 GexSiy Oz 또는 고유전율 물질 등이 사용될 수 있다. 게이트간 절연막(37)은 100 내지 300Å의 두께를 갖는다.
컨트롤 라인(38)은 게이트간 절연막(37) 상부에 형성되고, 도전성 폴리실리콘막, W, Pt, 또는 Al과 같은 금속막, TiN과 같은 금속 질화물막, 또는 Co, Ni, Ti, Hf, Pt와 같은 내화성 금속(refractory metal)으로부터 얻어지는 금속 실리사이드막, 또는 이들의 조합막으로 이루어질 수 있다. 또는, 컨트롤 라인(38)은 도전성 폴리실리콘막과 금속 실리사이드막을 차례대로 적층하여 형성하거나, 도전성 폴리실리콘막과 금속막을 차례대로 적층하여 형성할 수도 있다. 현재 널리 사용되고 있는 도전성 폴리실리콘막은 SiH2Cl2와 PH3 가스를 사용하여 LPCVD로 형성한다.
여기서, 메모리 트랜지스터(30)는 하부 플로팅 게이트(32L, 32R), 상부 플로팅 게이트(35), 게이트간 절연막(37)의 측면 프로파일이 컨트롤 라인(38)의 측면 프로파일이 실질적으로 동일하다.
셀렉트 트랜지스터(60)는 메모리 트랜지스터(30)와 소정 간격 이격되어 활성 영역(12) 상부에 형성되며, 하부 플로팅 게이트(62), 상부 플로팅 게이트(65), 게이트간 절연막(67), 워드 라인(68)이 적층된 구조를 갖는다. 본 발명의 일 실시예에서는 터널링 절연막(34)을 제외하고는 메모리 트랜지스터(30)와 동일한 물질과 동일한 구성을 갖지만, 이에 제한되지 않는다. 즉, 하부 및 상부 플로팅 게이트(62, 65) 및 게이트간 절연막(67)을 제외하고 바로 워드 라인(68)이 형성될 수도 있고, 하부 및 상부 플로팅 게이트(62, 65)와 워드 라인(68)이 소정의 단차를 갖도록 형성될 수도 있다.
셀렉트 트랜지스터(60)도 하부 플로팅 게이트(62), 상부 플로팅 게이트(65), 게이트간 절연막(67)의 측면 프로파일이 워드 라인(68)의 측면 프로파일과 실질적으로 동일하다.
메모리 트랜지스터(30)와 셀렉트 트랜지스터(60)의 일 측벽에는 스페이서(39, 69)가 형성될 수 있다.
반도체 기판(10)에는 3개의 불순물 영역(70, 80, 90)이 형성된다. 제1 불순물 영역(70)은 채널 영역 역할을 하고, 제2 불순물 영역(80)은 커먼 소스 영역 역할을 하고, 제3 불순물 영역(90)은 드레인 영역 역할을 한다.
제1 불순물 영역(70)은 셀렉트 트랜지스터(60)의 워드 라인(68)과 소정 부분 오버랩되도록 형성된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(1)는 제1 고농도 불순물 영역(72) 및 제1 고농도 불순물 영역(72)에 접하여 형성된 제1 저농도 불순물 영역(74)으로 구성되나, 이에 제한되는 것은 아니다. 특히, 제1 고 농도 불순물 영역(72)은 하부 플로팅 게이트(32L, 32R) 사이의 영역에 정렬되어 형성된다. 이와 같이 제1 고농도 불순물 영역(72)을 형성하면, 제1 및 제2 불순물 영역(70, 80) 사이의 거리 마진이 충분히 확보된다. 따라서, 비휘발성 메모리 셀의 크기가 축소되더라도, 유효 채널 길이가 길어져 숏채널 효과(short channel effect)를 방지하고, 제2 불순물 영역(80)과 제3 불순물 영역(90) 사이에 드리프트 전류(drift current)가 형성되는 것을 방지할 수 있다. 따라서, 드리프트 전류에 의해 비휘발성 메모리 셀의 문턱 전압(Vth)의 산포가 발생하여 소자의 특성이 저하되는 문제점도 방지할 수 있다. 또한, 터널링 윈도우(22) 하부에 제1 불순물 영역(70)을 형성하게 되므로, 제1 불순물 영역(70)과 터널링 윈도우(22)의 미스 얼라인(misalign) 문제도 해결할 수 있다.
제2 불순물 영역(80)은 제1 불순물 영역(70)과 소정 간격 이격되어 형성되고 메모리 트랜지스터(30)와 소정 부분 오버랩된다. 특히, 제2 불순물 영역(80)은 제2 고농도 불순물 영역(82) 및 제2 고농도 불순물 영역(82)과 인접하여 형성된 제2 저농도 불순물 영역(84)를 포함한다. 제2 불순물 영역(80)은 제2 고농도 불순물 영역(82)와 제2 저농도 불순물 영역(84)가 LDD(Lightly Doped Drain) 구조를 갖는다. 이러한 경우, DDD(Double Diffused Drain) 구조인 경우보다 제1 불순물 영역(70) 및 제2 불순물 영역(80)간의 유효 채널 길이를 더 확보할 수 있다.
제3 불순물 영역(90)은 제1 불순물 영역(70)과 소정 간격 이격되어 형성되고, 셀렉트 트랜지스터(60)와 소정 부분 오버랩된다. 특히, 제3 불순물 영역(90)은 제3 고농도 불순물 영역(92) 및 제3 고농도 불순물 영역(92)과 인접하여 형성된 제 3 저농도 불순물 영역(94)를 포함한다. 제3 불순물 영역(90)은 제3 고농도 불순물 영역(92)이 제3 저농도 불순물 영역(94)보다 깊이가 얕은 DDD 구조를 갖는다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 반도체 소자의 단면도이다.
도 5를 참조하면, 다른 실시예는 일 실시예와 대체로 동일하나, 제1 및 제2 하부 플로팅 게이트(32L, 32R)의 사이 영역이 소정의 각도를 갖는 경사면을 포함하는 것이 다르다. 일 실시예에서와 동일한 참조 부호는 동일 부재를 나타내며, 이들에 대한 상세한 설명은 생략한다.
제1 및 제2 하부 플로팅 게이트(32L, 32R)의 사이 영역은 소정의 각도를 갖는 경사면을 포함한다. 따라서, 제1 및 제2 하부 플로팅 게이트(32L, 32R)의 간격(W2)은 터널링 윈도우(22)의 폭(W1)보다 크다. 이와 같은 경사면은 경사진 건식 식각을 통해서 형성되며, 자세한 제조 과정은 후술한다.
본 발명의 다른 실시예에서는 제1 및 제2 하부 플로팅 게이트(32L, 32R)의 사이 영역의 경사면을 따라 터널링 윈도우(22)를 형성하므로, 더 폭이 좁은 터널링 윈도우(22)를 형성할 수 있다. 또한, 일 실시예보다 더 작은 영역에 제1 고농도 불순물 영역(72)을 형성할 수 있으므로, 유효 채널 길이를 충분히 확보할 수 있으므로 비휘발성 메모리 소자의 신뢰도가 향상된다.
도 6는 본 발명의 또 다른 실시예에 따른 비휘발성 반도체 소자의 단면도이다.
도 6를 참조하면, 또 다른 실시예는 일 실시예와 대체로 동일하나, 제1 및 제2 하부 플로팅 게이트(32L, 32R)의 사이 영역에 블로킹 절연막(43)이 형성되어 있는 것이 다르다. 일 실시예에서와 동일한 참조 부호는 동일 부재를 나타내며, 이들에 대한 상세한 설명은 생략한다.
블로킹 절연막(43)은 제1 및 제2 하부 플로팅 게이트(32L, 32R)의 사이 영역의 측벽에 형성되어, 반도체 기판(10)과 상부 플로팅 게이트(35)의 접촉 면적을 한정한다. 본 발명의 또 다른 실시예에서는 블로킹 절연막(43)이 제1 개구부(31)의 측벽에 형성되고 스페이서의 형태를 가진다. 블로킹 절연막(43)은 게이트 절연막(20)에 대해 선택적 식각비를 가질 수 있는 물질로 이루어질 수 있다. 예를 들어, 게이트 절연막(20)이 산화막인 경우, 블로킹 절연막(43)은 질화막일 수 있다.
본 발명의 또 다른 실시예에서는 블로킹 절연막(43)을 따라 터널링 윈도우(22)를 형성하므로, 더 폭이 좁은 터널링 윈도우(22)를 형성할 수 있다. 또한, 블로킹 절연막(43)을 따라 일 실시예보다 더 작은 영역에 제1 고농도 불순물 영역(72)을 형성할 수 있으므로, 유효 채널 길이를 충분히 확보하여 비휘발성 메모리 소자의 신뢰도가 향상된다.
도 7은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 레이 아웃도이다.
도 7을 참조하면, 본 발명의 또 다른 실시예는 일 실시예와 대체로 동일하나, 터널링 윈도우(22)의 폭(W1)과 실질적으로 동일한 간격으로 이격 분리되도록 패터닝하는 제1 식각 공정에서 채널 길이 방향과 수직한 방향(도 1의 Y방향)으로 인접한 다수 개의 메모리 셀을 일괄적으로 식각하지 않고 메모리 셀 단위로 식각한다. 또한, 터널링 윈도우(22)의 길이(L1)와 실질적으로 동일한 간격을 노출하는 포 토 레지스트 패턴을 이용하여 하부 플로팅 게이트를 형성하기 위한 제1 도전막을 패터닝하는 제2 식각 공정에서 채널 길이 방향(도 1의 X방향)으로 인접한 다수 개의 메모리 셀을 일괄적으로 식각하지 않고 메모리 셀 단위로 식각한다. 일 실시예에서와 동일한 참조 부호는 동일 부재를 나타내며, 이들에 대한 상세한 설명은 생략한다.
즉, 제1 식각 공정에서는 제1 도전막에 소정의 폭(W2)과 길이(L2)를 갖는 제1 개구부(31)를 형성하고, 제2 식각 공정에는 소정의 폭(W3)과 길이(L3)을 갖는 제2 개구부(42)를 갖는 포토 레지스트 패턴을 형성하여 공통으로 식각되는 영역에 터널링 윈도우(22)가 형성된다.
다만, 도 7의 실시예에서는 제1 식각 공정에서 형성된 제1 개구부(31)는 제1 도전막 상부에 상부 플로팅 게이트를 형성하기 위한 제2 도전막을 형성한 후 채널 길이 방향으로 패터닝하면, 제1 개구부(31)의 형상이 유지되지 않는다. 즉, 하부 플로팅 게이트(32L, 32R)는 제1 하부 플로팅 게이트(32L)과, 제1 하부 플로팅 게이트(32L)과 소정 간격 이격 분리되어 형성된 제2 하부 플로팅 게이트(32R)을 구비하게 된다.
도 8은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 레이 아웃도이다. 도 9는 도 8의 Ⅸ-Ⅸ′를 따라 절단한 단면도이다.
도 8 및 도 9를 참조하면, 터널링 윈도우(22)는 제1 도전막에 제1 개구부(31S)를 형성하는 제1 식각 공정과 터널링 윈도우(22)의 길이(L1)와 실질적으로 동일한 간격(W3)을 노출하는 포토 레지스트 패턴을 이용하여 제1 도전막을 패터닝하 는 제2 식각 공정을 통해서 형성된다. 즉, 2번의 식각 공정을 통해서 공통으로 패터닝되는 영역에 터널링 윈도우(22)가 형성한다.
특히 도 8의 실시예에서는 도 7의 실시예와는 달리, 제1 식각 공정에서 형성된 제1 개구부(31S)는 제1 도전막 상부에 제2 도전막을 형성한 후 채널 길이 방향(도 1의 X방향)으로 패터닝하더라도, 제1 개구부(31S)의 형상이 그대로 유지된다.
또한, 이러한 경우에는 도 3과 도 9를 비교하여 볼 때, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자(5)는 IX - IX′로 절단하더라도 하부 플로팅 게이트(32)가 터널링 절연막(34)의 양측에 일부 남아있음을 알 수 있다. 이는 제1 개구부(31S)를 형성할 때, IX - IX′ 방향의 제1 도전막이 모두 식각되지 않기 때문이다.
여기서, 도면에는 표시하지 않았으나, 제2 식각 공정의 경우에도 채널 길이 방향(X)으로 인접한 다수 개의 메모리 셀을 일괄적으로 식각하지 않고, 터널링 윈도우(22)의 폭(W1)보다 큰 길이를 갖는 제2 개구부(도면 미도시)를 구비하는 포토 레지스트 패턴(도면 미도시)를 식각마스크로 이용하여 식각할 수도 있다.
이하에서, 도 10a 내지 도 15d를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명한다.
도 10a은 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 10b 내지 도 10d는 도 10a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 10a 내지 도 10d를 참조하면, 우선, 반도체 기판(10)에 활성 영역(12)과 소자 분리 영역(14)을 정의한다. 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(1)의 소자 분리 영역(14)은 STI(Shallow Trench Isolation)가 될 수 있다.
그 후, 반도체 기판(10) 상부에 게이트 절연막(20)을 형성한다. 게이트 절연막(20)은 SiO2, SiON, Si3N4, GexOyNz, GexSiyOz, 고유전율 물질 또는 이들의 조합으로 형성된다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta 2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성한다. 게이트 절연막(20)은 두께가 200 내지 500Å를 갖는 것이 바람직하다.
게이트 절연막(20) 상부에 제1 도전막(32a)을 형성한다. 제1 도전막(32a)은 CVD(Chemicla Vapor Depositon) 또는 ALD(Atomic Layer Deposition) 방법으로 형성할 수 있다. 또한, 제1 도전막(32a)으로는 n+ 폴리 실리콘, p+ 폴리 실리콘, 일함수를 바꿀 수 있는 SiGe, 금속 물질을 사용할 수 있다.
도 11a은 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 11b 내지 도 11d는 도 11a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 11a 내지 도 11d를 참조하면, 제1 도전막(32a) 상부에 제1 포토 레지스트 패턴(51)을 형성한다. 제1 포토 레지스트 패턴(51)을 식각 마스크로 이용하여, 게이트 절연막(20) 내에 형성될 터널링 윈도우(22)의 폭과 실질적으로 동일한 간격(W2)으로 이격 분리되도록 제1 도전막(32a)을 패터닝하여 제1 도전막 패턴(32b)를 형성한다. 즉, 제1 도전막 패턴(32b)는 소정 간격 이격 분리되어 터널링 윈도우가 형성될 영역과 그 주변의 게이트 절연막이 일부 노출되는 제1 도전막 제1 패턴(p1), 제1 도전막 제2 패턴(p2)을 포함한다. 제1 도전막 패턴(32b)을 형성하는 공정은 이방성 식각인 건식 식각을 사용하는 것이 바람직하다.
계속해서, 제1 포토 레지스트 패턴(51)과 제1 도전막 패턴(32b)를 이온 주입용 마스크로 이용하여 반도체 기판(10)에 고농도 불순물을 이온 주입하여 채널 영역을 위한 제1 고농도 불순물 영역(72)을 형성한다. 반도체 기판(10)과 반대 타입의 이온을 40 내지 200keV의 주입 에너지, 1.0*1013 내지 1.0*1014 원자/cm2 의 주입량(dose)으로 주입하여 제1 고농도 불순물 영역(72)을 형성한다. 예를 들어 설명하면, 불순물이 인(P+)인 경우에는 40 내지 100KeV의 주입 에너지로 주입하고, 비소(As+)인 경우에는 100 내지 200KeV의 주입 에너지로 주입한다.
다만, 제1 도전막 패턴(32b)에도 이온 주입할 필요가 있는 경우에는 제1 도전막 패턴(32b) 형성 후, 제1 포토 레지스트 패턴(51)을 제거하고 제1 도전막 패턴(32b)만을 이온 주입 마스크로 이용하여 이온 주입할 수도 있다.
이와 같이, 제1 포토 레지스트 패턴(51)과 제1 도전막 패턴(32b)를 이온 주입용 마스크로 이용하여 제1 고농도 불순물 영역(72)을 형성하면, 후에 형성될 제2 불순물 영역(도2의 80 참조)과의 거리 마진이 충분히 확보되므로, 비휘발성 메모리 셀의 크기가 축소되더라도, 유효 채널 길이가 길어져 숏채널 효과를 방지할 수 있다. 따라서, 제2 불순물 영역(도2의 80 참조)과 제3 불순물 영역(도2의 90 참조) 사이에 드리프트 전류가 형성되는 것을 방지할 수 있어, 비휘발성 메모리 셀의 문 턱 전압(Vth)의 산포가 커지는 것을 방지할 수 있다. 뿐만 아니라, 터널링 윈도우(도 1의 22 참조) 하부에 제1 불순물 영역(도 2의 70 참조)에 형성되므로, 제1 불순물 영역(70)과 터널링 윈도우(22)의 미스 얼라인(misalign) 문제도 해결할 수 있다.
도 12a은 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 12b 내지 도 12d는 도 12a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 12a 내지 도 12d를 참조하면, 제1 도전막 패턴(32b) 상부에 제2 포토 레지스트막을 도포하고, 패터닝하여 게이트 절연막(20) 내에 형성될 터널링 윈도우(22)의 길이(L1)와 실질적으로 동일한 간격(W3)으로 패터닝된 제2 포토 레지스트 패턴(53)을 형성한다.
제2 포토 레지스트 패턴(53)을 식각 마스크로 이용하고 게이트 절연막(20)의 일부를 식각하여 터널링 윈도우(22)를 형성한다. 여기서, 식각 방법은 제1 도전막 패턴(32b)은 식각하지 않고, 제1 도전막 패턴(32b)에 의해 노출된 게이트 절연막(20)을 선택적으로 제거할 수 있는 식각 방법을 사용한다. 예를 들어, 습식 식각과 건식 식각을 조합한 복합 식각 또는 습식 식각을 이용한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자(1)의 터널링 윈도우(22)는 터널링 윈도우(22)는 제1 도전막을 소정 간격, 예를 들어 터널링 윈도우(22)의 폭(W1)과 실질적으로 동일한 간격(W2)으로 이격 분리되도록 패터닝하는 제1 식각 공정과, 터널링 윈도우(22)의 길이(L1)와 실질적으로 동일한 간격(W3)을 노출하는 포토 레지스트 패턴을 이용하여 제1 도전막을 패터닝하는 제2 식각 공정을 통해서 형성된다. 즉, 2번의 식각 공정을 통해서, 공통으로 식각되는 영역에 터널링 윈도우(22)를 안정적으로 형성할 수 있다. 즉, 터널링 윈도우(22)의 폭을 0.14㎛ 이하로 축소시킬 수 있다.
본 발명의 일 실시예에서는 채널 길이 방향(도 1의 X 방향)으로 인접한 다수 개의 메모리 셀을 일괄적으로 식각하는 것으로 설명하였으나, 도 7에서와 같이 메모리 셀 단위로 식각할 수도 있다. 즉, 우선 게이트 절연막(20) 및 제1 도전막 패턴(32b) 상부에 게이트 절연막 내에 형성될 터널링 윈도우의 폭보다 큰 길이를 가지는 개구부(도면 미도시)를 구비하는 포토 레지스트 패턴(도면 미도시)을 형성한 후, 포토 레지스트 패턴(도면 미도시)을 식각마스크로 사용하여 게이트 절연막(20)의 일부를 식각하여 터널링 윈도우를 완성할 수도 있다.
도 13a은 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 13b 내지 도 13d는 도 13a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 13a 내지 도 13d를 참조하면, 제1 도전막 패턴(32b) 상부에 절연막(도면 미도시)을 형성한다. 우선, 절연막(도면 미도시)은 제1 도전막 패턴(32b)의 표면으로부터 건식 산화, 습식 산화, HCl 산화, 혼합 가스를 사용하는 산화 방법에 의하여 원하는 막질을 성장시켜 얻어질 수 있다. 또는, CVD(Chemical Vapor Deposition) 또는 ALD(atomic layer deposition) 방법을 이용할 수도 있다. 절연막(도면 미도시)는 게이트 절연막(20)과 동일한 물질로 형성할 수 있다.
그 후, 절연막(도면 미도시) 상부에 제3 포토 레지스트막을 형성하고, 패터닝하여 제3 포토 레지스트 패턴(55)을 형성한다. 제3 포토 레지스트 패턴(55)을 식각 마스크로 하여 절연막(도면 미도시)의 일부를 식각하여 터널링 절연막(34)을 형성한다. 터널링 절연막(34)은 게이트 절연막(20)에 비해 상대적으로 얇은 두께를 갖는다. 즉, 5 내지 100 Å의 두께를 갖고, 바람직하게는 5 내지 50Å의 두께를 갖는다.
또한, 터널링 절연막(34)은 터널링 윈도우(22) 및 제1 도전막 패턴(32b)의 프로파일을 따라 컨포멀하게 형성된다. 여기서, 터널링 절연막(34)은 전기적 특성 향상을 위해서 제1 도전막 패턴(32b)를 적게 커버할수록 바람직하다.
도 14a은 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 14b 내지 도 14d는 도 14a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 14a 내지 도 14d를 참조하면, 터널링 절연막(34) 및 제1 도전막 패턴(32b) 상부에 제2 도전막(도면 미도시)을 형성한다. 제2 도전막(도면 미도시)는 제1 도전막(32a)과 동일하게 CVD(Chemicla Vapor Depositon) 또는 ALD(Atomic Layer Deposition) 방법으로 형성할 수 있다. 또한, 제2 도전막(도면 미도시)으로는 n+ 폴리 실리콘, p+ 폴리 실리콘, 일함수를 바꿀 수 있는 SiGe, 금속 물질을 사용할 수 있다. 제1 도전막(32a)과 제2 도전막(도면 미도시)의 두께를 더한 총두께는 1000 내지 2500Å이 바람직하다.
제2 도전막(도면 미도시) 상부에 게이트간 절연막(37)을 형성한다. 게이트간 절연막(37)은 ONO(SiO2 - Si3N4 - SiO2), SiO2, SiON, Si3N4, GexOyNz 또는 GexSiy Oz 또는 고유전율 물질 등이 사용될 수 있다. 게이트간 절연막(37)은 100 내지 300Å의 두께를 갖는다.
제1 도전막 패턴(32b), 제2 도전막(도면 미도시), 게이트간 절연막(37)을 채널 길이 방향으로 패터닝한다. 그 후, 측벽 절연막(36)을 제1 도전막 패턴(32c), 제2 도전막 패턴(35a)을 산화시켜 형성하며, 약 300Å 두께를 갖는다. 여기서 측벽 절연막(36)을 형성하는 산화 공정은 로직/페리 영역에서의 산화 공정과 동시에 진행된다.
하지만, 로직/페리 영역에서의 산화 공정이 진행되지 않는 경우에는, 제1 도전막 패턴(32b), 제2 도전막(도면 미도시)를 채널 길이 방향으로 패터닝하고, 게이트간 절연막(37)을 패터닝된 결과물 상부에 컨포멀하게 형성할 수도 있다.
도 15a은 도 1의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 15b 내지 도 15d는 도 15a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 15a 내지 도 15d를 참조하면, 우선, 게이트간 절연막(37) 상부에 제3 도전막(도면 미도시)을 형성한다. 제3 도전막(도면 미도시)은 도전성 폴리실리콘막, W, Pt, 또는 Al과 같은 금속막, TiN과 같은 금속 질화물막, 또는 Co, Ni, Ti, Hf, Pt와 같은 내화성 금속(refractory metal)으로부터 얻어지는 금속 실리사이드막, 또는 이들의 조합막으로 이루어질 수 있다. 또는, 제3 도전막(도면 미도시)은 도전 성 폴리실리콘막과 금속 실리사이드막을 차례대로 적층하여 형성하거나, 도전성 폴리실리콘막과 금속막을 차례대로 적층하여 형성할 수도 있다. 현재 널리 사용되고 있는 도전성 폴리실리콘막은 SiH2Cl2와 PH3 가스를 사용하여 LPCVD로 형성한다.
그 후, 적층된 제1 도전막 패턴(32c), 제2 도전막 패턴(35a), 제3 도전막(도면 미도시)를 채널 길이 방향의 수직한 방향으로 패터닝하여 메모리 트랜지스터(30), 셀렉트 트랜지스터(60)을 형성한다. 즉, 컨트롤 라인(38), 워드 라인(68), 상부 플로팅 게이트(35, 65), 하부 플로팅 게이트(32L, 32R, 62)를 형성한다.
이어서 도 1 내지 도 4에 도시되어 있는 제1 내지 제3 불순물 영역(70, 80, 90)을 형성하여 도 1 내지 도 4에 도시되어 있는 비휘발성 메모리 소자(1)를 완성한다. 우선 메모리 트랜지스터(30)와 셀렉트 트랜지스터(60)가 형성된 반도체 기판(10)상에, 제2 불순물 영역(70)을 마스킹하는 이온 주입용 마스크(도면 미도시)를 이용하여 저농도 불순물을 이온 주입하여 제1 불순물 영역(70)의 제1 저농도 불순물 영역(74)와 제3 불순물 영역(90)의 제3 저농도 불순물 영역(94)를 형성한다. 여기서, 제1 불순물 영역(70)은 채널 영역의 역할을 하고, 제3 불순물 영역(90)은 드레인 영역의 역할을 한다.
여기서, 이온 주입은 인(phosphorus) 이온을 80 내지 90keV 의 주입에너지, 1.0 * 1012 내지 5.0 * 10 13원자/cm2의 주입량(dose)으로 주입한다. 이러한 주입 조건에서 형성된 제1 및 제3 저농도 불순물영역(74), (94)을 고전압 저농도 불순물 영역(High voltage N-, HVN- )이라 한다.
그 후, 반도체 기판(10) 상에 제1 및 제3 불순물 영역(70, 90)을 마스킹하는 이온 주입용 마스크를 이용하여 저농도 불순물을 이온 주입하여 제1 불순물 영역(70)과 소정 간격 이격되고 메모리 트랜지스터(30)의 일측벽에 정렬되도록 제2 불순물 영역(80)의 제2 저농도 불순물 영역(84)를 형성한다.
여기서, 이온 주입은 인(phosphorus) 이온 또는 비소(arsenic) 이온을 30 내지 80keV 의 주입에너지, 1.0*1012 내지 1.0*1013원자/cm2의 주입량(dose)으로 주입한다. 이러한 주입조건에서 형성된 제2 저농도 불순물 영역(84)을 저전압 저농도 불순물 영역(Low Voltage N-, LVN- )이라 한다.
이어서, 반도체 기판(10) 전면에 스페이서용 절연막(도면 미도시)을 증착한 다음 에치 백(etch back)하여, 메모리 트랜지스터(30)와 셀렉트 트랜지스터(60)의 측벽에 스페이서(39, 69)를 형성한다.
그 후, 반도체 기판(10)상에 제1 불순물 영역(70)을 마스킹하는 이온 주입용 마스크를 이용하여 고농도 불순물을 이온 주입하여 제2 불순물 영역(80)의 제2 고농도 불순물 영역(82)과 제3 불순물 영역(90)의 제3 고농도 불순물 영역(92)를 형성한다.
여기서, 이온 주입은 비소 이온을 40 내지 60keV 의 주입에너지, 1.0*1015 내지 5.0*1015 원자/cm2 의 주입량(dose)으로 주입한다.
이와 같이 제1 내지 제3 불순물 영역(70, 80, 90)을 형성하면, 제2 불순물 영역(80)가 LDD(Lightly Doped Drain) 구조를 갖고, 제3 불순물 영역(90)은 DDD(Double Diffused Drain) 구조를 갖는다.
그리고, 이후 완성된 비휘발성 메모리 소자를 라우팅하는 패키징까지 하여 완제품으로 완성하는 공정은 당업자에게 알려진 다양한 공정을 통해서 진행될 수 있다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 일 실시예에 따른 비휘발성 메모리 소자의 공정 순서에서, 도 11a 내지 도 11d의 단계에서 경사진 건식 식각을 수행하면 된다. 이와 같은 경우, 게이트 절연막(20)에 형성될 터널링 윈도우(도 1의 22 참조)의 폭보다 제1 도전막 제1 패턴(p1), 제1 도전막 제2 패턴(p2)의 간격(W2)이 크게 된다. 여기서, 경사진 건식 식각은 Hbr, Cl, HeO2(O2) 가스를 사용하여 진행하며 건식 식각의 공정 조건을 변화시켜 경사 각도를 조절하게 되나, 이에 제한되는 것은 아니다. 이후 공정은 일 실시예와 동일하게 진행된다.
본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 일 실시예에 따른 비휘발성 메모리 소자의 공정 순서에서 블로킹 절연막 형성 단계만 더 포함하면 된다. 즉, 도 11a 내지 도 11d의 단계에서, 제1 도전막 패턴(32b)를 형성한 후, 도 16에서와 같이 제1 도전막 패턴(32b) 상부에 절연 물질층(43a)을 전면에 도포한 후, 도 17에서와 같이 절연 물질층(43a)을 에치백(etch back)하면, 제1 도전막 제1 패턴(p1), 제1 도전막 제2 패턴(p2)의 사이 영역의 측벽에 블로킹 절연막(43)을 형성할 수 있다. 블로킹 절연막(43)에 의해, 게이트 절연막(20)에 형성 될 터널링 윈도우(도 1의 22 참조)의 폭보다 제1 도전막 제1 패턴(p1), 제1 도전막 제2 패턴(p2)의 간격(W2)이 크게 된다. 블로킹 절연막(43)은 게이트 절연막(20)에 대해 선택적 식각비를 가질 수 있는 물질로 이루어 질 수 있다. 예를 들어, 게이트 절연막(20)이 산화막인 경우 블로킹 절연막(43)은 질화막일 수 있다.
또한, 본 발명의 또 다른 실시예에서는 블로킹 절연막(43)을 따라 터널링 윈도우(22)를 형성하므로, 더 폭이 좁은 터널링 윈도우(22)를 형성할 수 있다. 또한, 블로킹 절연막(43)을 따라 일 실시예보다 더 작은 영역에 제1 고농도 불순물 영역(72)을 형성할 수 있으므로, 유효 채널 길이를 충분히 확보하여 비휘발성 메모리 소자의 신뢰도가 향상된다. 이후 공정은 일 실시예와 동일하게 진행된다.
본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 일 실시예에 따른 비휘발성 메모리 소자의 공정 순서에서, 도 11a 내지 도 11d의 단계의 제1 식각 공정에서 채널 길이 방향과 수직한 방향(도 1의 Y 방향)으로 인접한 다수 개의 메모리 셀을 일괄적으로 식각하지 않고 메모리 셀 단위로 식각하면 된다. 또한, 도 12a 내지 도 12d의 단계의 제2 식각 공정에서 채널 길이 방향(도 1의 X 방향)으로 인접한 다수 개의 메모리 셀을 일괄적으로 식각하지 않고 메모리 셀 단위로 식각하면 된다. 이후 공정은 일 실시예와 동일하게 진행된다.
본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 일 실시예에 따른 비휘발성 메모리 소자의 공정 순서에서, 도 11a 내지 도 13d의 단계 대신, 도 18a 내지 도 20d의 단계를 수행하면 된다.
도 18a은 도 8의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아 웃도이고, 도 18b 내지 도 18d는 도 18a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 18a 내지 도 18d를 참조하면, 제1 도전막(32a) 상부에 제1 포토 레지스트 패턴(52)을 형성한다. 제1 포토 레지스트 패턴(52)를 식각 마스크로 이용하여 게이트 절연막(20) 내에 형성될 소정의 폭과 길이를 가지는 터널링 윈도우(도 1의 22 참조)의 길이보다 큰 길이(L2)를 가지며, 터널링 윈도우(22) 및 그 주변의 게이트 절연막(20)이 일부 노출되는 제1 개구부(31)를 구비하는 제1 도전막 패턴(32b)를 형성한다. 제1 포토 레지스트 패턴(52)을 이용하여 제1 개구부(31)를 형성하는 과정은 이방성 식각인 건식 식각으로 하는 것이 바람직하다.
특히, 제1 개구부(31)의 길이(L2)는 반도체 기판의 활성 영역의 폭(W4)보다 긴 것이 바람직하다. 또한, 제1 개구부(31)의 폭(W2)은 게이트 절연막(20) 내에 형성될 터널링 윈도우(22)의 폭과 실질적으로 동일하다.
계속해서, 제1 포토 레지스트 패턴(52)과 제1 도전막 패턴(32b)를 이온 주입용 마스크로 이용하여 반도체 기판(10)에 고농도 불순물을 이온 주입하여 채널 영역을 위한 제1 고농도 불순물 영역(72)을 형성한다.
도 19a은 도 8의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 19b 내지 도 19d는 도 19a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 19a 내지 도 19d를 참조하면, 제1 도전막 패턴(32b) 상부에 제2 포토 레지스트막을 도포하고, 패터닝하여 게이트 절연막(20) 내에 형성될 터널링 윈도우 (22)의 길이(L1)와 실질적으로 동일한 간격(W3)으로 패터닝된 제2 포토 레지스트 패턴(54)을 형성한다. 제2 포토 레지스트 패턴(54)을 식각 마스크로 이용하고 게이트 절연막(20)의 일부를 식각하여 터널링 윈도우(22)를 형성한다.
본 발명의 또 다른 실시예에서는 채널 길이 방향(도 1의 X 방향)으로 인접한 다수 개의 메모리 셀을 일괄적으로 식각하는 것으로 설명하였으나, 도 7에서와 같이 메모리 셀 단위로 식각할 수도 있다. 즉, 우선 게이트 절연막(20) 및 제1 도전막 패턴(32b) 상부에 게이트 절연막 내에 형성될 터널링 윈도우의 폭보다 큰 길이를 가지는 제2 개구부(도면 미도시)를 구비하는 포토 레지스트 패턴(도면 미도시)을 형성한 후, 포토 레지스트 패턴(도면 미도시)을 식각마스크로 사용하여 게이트 절연막(20)의 일부를 식각하여 터널링 윈도우를 완성할 수도 있다.
도 20a은 도 8의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃도이고, 도 20b 내지 도 20d는 도 20a의 B-B′, C-C′, D-D′를 따라 절단한 단면도들이다.
도 20a 내지 도 20d를 참조하면, 제1 도전막 패턴(32b) 상부에 절연막(도면 미도시)을 형성한다. 절연막(도면 미도시) 상부에 제3 포토 레지스트막을 형성하고, 패터닝하여 제3 포토 레지스트 패턴(56)을 형성한다. 제3 포토 레지스트 패턴(56)을 식각 마스크로 하여 절연막(도면 미도시)의 일부를 식각하여 터널링 절연막(34)을 형성한다. 이후 공정은 일 실시예와 동일하게 진행된다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 비휘발성 메모리 소자 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 터널링 윈도우의 면적을 줄임으로써 커플링비를 크게 하여 동작 특성을 개선할 수 있다.
둘째, 커먼 소스 영역과 채널 영역 사이의 거리 마진을 충분히 확보할 수 있어, 숏채널 효과를 방지할 수 있다.
셋째, 커먼 소스 영역과 드레인 영역 사이의 드리프트 전류의 형성을 방지하여, 비휘발성 메모리 셀의 문턱 전압의 산포가 생기지 않도록 방지할 수 있다.
넷째, 채널 영역과 터널링 윈도우 사이의 미스 얼라인 문제를 해결할 수 있다.

Claims (60)

  1. 반도체 기판 상에 채널 길이 방향과 평행한 소정의 폭과 상기 채널 길이 방향과 수직한 소정의 길이를 가지는 터널링 윈도우를 구비하는 게이트 절연막;
    상기 게이트 절연막 상부에 형성된 제1 하부 플로팅 게이트 및 상기 제1 하부 플로팅 게이트와 소정 간격으로 이격 분리된 제2 하부 플로팅 게이트를 구비하여, 상기 제1 및 제2 하부 플로팅 게이트 사이의 영역에 상기 터널링 윈도우와 그 주변의 상기 게이트 절연막이 일부 노출되는 하부 플로팅 게이트;
    상기 터널링 윈도우 상에 형성된 터널링 절연막;
    상기 하부 플로팅 게이트 및 상기 터널링 절연막 상에 형성되며 상기 제1 및 제2 하부 플로팅 게이트 사이의 영역을 채우는 상부 플로팅 게이트;
    상기 상부 플로팅 게이트 상에 형성된 게이트간 절연막; 및
    상기 게이트간 절연막 상에 형성된 컨트롤 라인을 구비하는 메모리 트랜지스터를 포함하는 비휘발성 메모리 소자.
  2. 제 1항에 있어서, 상기 간격은 상기 터널링 윈도우의 폭과 실질적으로 동일한 비휘발성 메모리 소자.
  3. 제 1항에 있어서,
    상기 간격은 상기 터널링 윈도우의 폭보다 크고, 상기 제1 및 제2 하부 플로 팅 게이트의 사이의 영역은 소정의 각도를 갖는 경사면을 포함하는 비휘발성 메모리 소자.
  4. 제 1항에 있어서,
    상기 간격은 상기 터널링 윈도우의 폭보다 크고, 상기 비휘발성 메모리 소자는 상기 제1 및 제2 하부 플로팅 게이트의 사이의 영역의 측벽에 형성되어 상기 반도체 기판과 상기 하부 플로팅 게이트 사이의 접촉 면적을 한정하는 블로킹 절연막을 더 포함하는 비휘발성 메모리 소자.
  5. 제 1항에 있어서,
    상기 터널링 윈도우의 폭은 0.14um 이하인 비휘발성 메모리 소자.
  6. 제 1항에 있어서,
    상기 하부 및 상부 플로팅 게이트는 전기적으로 연결된 비휘발성 메모리 소자.
  7. 제 1항에 있어서,
    상기 비휘발성 메모리 소자는 상기 제1 및 제2 하부 플로팅 게이트 사이의 영역에 정렬되어 상기 반도체 기판에 형성된 제1 불순물 영역을 더 포함하는 비휘발성 메모리 소자.
  8. 제 1항에 있어서,
    상기 터널링 절연막은 상기 게이트 절연막에 비해 두께가 얇은 비휘발성 메모리 소자.
  9. 제 1항에 있어서,
    상기 터널링 절연막은 5 내지 100A 두께인 비휘발성 메모리 소자.
  10. 제 1항에 있어서,
    상기 하부 플로팅 게이트, 상기 상부 플로팅 게이트 및 상기 게이트간 절연막의 측면 프로파일이 상기 컨트롤 라인의 측면 프로파일과 실질적으로 동일한 비휘발성 메모리 소자.
  11. 제 1항에 있어서,
    상기 게이트 절연막 상부에 상기 메모리 트랜지스터와 소정 간격 이격되어 형성된 셀렉트 트랜지스터를 더 포함하는 비휘발성 메모리 소자.
  12. 제 1항 또는 제 11항에 있어서,
    상기 비휘발성 메모리 소자는 상기 제1 불순물 영역과 소정 간격 이격되고 상기 메모리 트랜지스터의 일측벽에 정렬되어 상기 반도체 기판 내에 형성된 제2 불순물 영역 및 상기 제1 불순물 영역과 소정 간격 이격되고 상기 셀렉트 트랜지스터의 일측벽에 정렬되어 상기 반도체 기판 내에 형성된 제3 불순물 영역을 더 포함하는 비휘발성 메모리 소자.
  13. 제 12항에 있어서,
    상기 제2 불순물 영역은 LDD(Lightly Doped Drain) 구조이고, 상기 제3 불순물 영역은 DDD(Double Diffused Drain) 구조인 비휘발성 메모리 소자.
  14. 반도체 기판 상에 채널 길이 방향과 평행한 소정의 폭과 상기 채널 길이 방향과 수직한 소정의 길이를 가지는 터널링 윈도우를 구비하는 게이트 절연막;
    상기 터널링 윈도우의 길이 방향과 평행한 소정의 길이를 가져서, 상기 터널링 윈도우와 그 주변의 상기 게이트 절연막이 일부 노출되는 개구부를 구비하는 하부 플로팅 게이트;
    상기 개구부에 노출된 상기 터널링 윈도우 상에 형성된 터널링 절연막;
    상기 하부 플로팅 게이트 및 상기 터널링 절연막 상에 형성되어 상기 개구부를 채우는 상부 플로팅 게이트;
    상기 상부 플로팅 게이트 상에 형성된 게이트간 절연막; 및
    상기 게이트간 절연막 상에 형성된 콘트롤 라인을 구비하는 메모리 트랜지스터를 포함하는 비휘발성 메모리 소자.
  15. 제 14항에 있어서,
    상기 개구부의 길이는 상기 반도체 기판의 활성 영역의 폭보다 큰 비휘발성 메모리 소자.
  16. 제 14항에 있어서,
    상기 개구부의 폭은 상기 터널링 윈도우의 폭과 실질적으로 동일한 비휘발성 메모리 소자.
  17. 제 14항에 있어서,
    상기 개구부의 폭은 상기 터널링 윈도우의 폭보다 크고, 상기 개구부는 소정의 각도를 갖는 경사면을 포함하는 비휘발성 메모리 소자.
  18. 제 14항에 있어서,
    상기 개구부의 폭은 상기 터널링 윈도우의 폭보다 크고, 상기 비휘발성 메모리 소자는 상기 개구부의 측벽에 형성되어 상기 반도체 기판과 상기 하부 플로팅 게이트 사이의 접촉 면적을 한정하는 블로킹 절연막을 더 포함하는 비휘발성 반도체 소자.
  19. 제 14항에 있어서,
    상기 터널링 윈도우의 폭은 0.14um 이하인 비휘발성 메모리 소자.
  20. 제 14항에 있어서,
    상기 하부 및 상부 플로팅 게이트는 전기적으로 연결된 비휘발성 메모리 소자.
  21. 제 14항에 있어서,
    상기 비휘발성 메모리 소자는 상기 개구부에 정렬되어 상기 반도체 기판에 형성된 제1 불순물 영역을 더 포함하는 비휘발성 메모리 소자.
  22. 제 14항에 있어서,
    상기 터널링 절연막은 상기 게이트 절연막에 비해 두께가 얇은 비휘발성 메모리 소자.
  23. 제 14항에 있어서,
    상기 터널링 절연막은 5 내지 100A 두께인 비휘발성 메모리 소자.
  24. 제 14항에 있어서,
    상기 하부 플로팅 게이트, 상기 상부 플로팅 게이트 및 상기 게이트간 절연막의 측면 프로파일이 상기 컨트롤 라인의 측면 프로파일과 실질적으로 동일한 비휘발성 메모리 소자.
  25. 제 14항에 있어서,
    상기 게이트 절연막 상부에 상기 메모리 트랜지스터와 소정 간격 이격되어 형성된 셀렉트 트랜지스터를 더 포함하는 비휘발성 메모리 소자.
  26. 제 14항 또는 제 25항에 있어서,
    상기 비휘발성 메모리 소자는 상기 제1 불순물 영역과 소정 간격 이격되고 상기 메모리 트랜지스터의 일측벽에 정렬되어 상기 반도체 기판 내에 형성된 제2 불순물 영역 및 상기 제1 불순물 영역과 소정 간격 이격되고 상기 셀렉트 트랜지스터의 일측벽에 정렬되어 상기 반도체 기판 내에 형성된 제3 불순물 영역을 더 포함하는 비휘발성 메모리 소자.
  27. 제 26항에 있어서,
    상기 제2 불순물 영역은 LDD(Lightly Doped Drain) 구조이고, 상기 제3 불순물 영역은 DDD(Double Diffused Drain) 구조인 비휘발성 메모리 소자.
  28. 반도체 기판 상에 채널 길이 방향과 평행한 소정의 폭과 상기 채널 길이 방향과 수직한 소정의 길이를 가지는 터널링 윈도우가 형성될 영역을 구비하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상부에 제1 도전막 패턴을 형성하되, 상기 제1 도전막 패턴은 소정 간격 이격 분리되어 상기 터널링 윈도우가 형성될 영역과 그 주변의 상기 게이트 절연막이 일부 노출되는 제1 도전막 제1 패턴과 제1 도전막 제2 패턴을 포함하도록 형성하는 단계;
    상기 제1 도전막 제1 패턴과 제1 도전막 제2 패턴 사이의 상기 반도체 기판 내에 제1 불순물 영역을 형성하는 단계;
    상기 제1 도전막 제1 패턴과 제1 도전막 제2 패턴 사이에 노출된 상기 게이트 절연막 중 상기 터널링 윈도우가 형성될 영역의 상기 게이트 절연막을 선택적으로 제거하여 상기 터널링 윈도우를 형성하는 단계;
    상기 터널링 윈도우 상에 상기 터널링 절연막을 형성하는 단계;
    상기 제1 도전막 패턴 및 상기 터널링 절연막 상에 형성되어 상기 제1 도전막 제1 패턴과 제1 도전막 제2 패턴 사이의 영역을 채우는 제2 도전막을 형성하는 단계;
    상기 제1 도전막 패턴 및 상기 제2 도전막을 채널 길이 방향으로 패터닝하는 단계;
    상기 제1 도전막 패턴 및 상기 제2 도전막과 절연된 제3 도전막을 형성하는 단계; 및
    상기 제1 도전막 패턴, 상기 제2 및 제3 도전막을 상기 채널 길이 방향의 수직한 방향으로 패터닝하여 하부 플로팅 게이트, 상부 플로팅 게이트 및 컨트롤 라인을 완성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  29. 제 28항에 있어서,
    상기 간격은 상기 터널링 윈도우의 폭과 실질적으로 동일한 비휘발성 메모리 소자의 제조 방법.
  30. 제 28항에 있어서,
    상기 간격은 상기 터널링 윈도우의 폭보다 크고, 상기 제1 도전막 제1 패턴과 제1 도전막 제2 패턴의 사이의 영역은 소정의 각도를 갖는 경사면을 포함하는 비휘발성 메모리 소자의 제조 방법.
  31. 제 28항에 있어서,
    상기 간격은 상기 터널링 윈도우의 폭보다 크고, 상기 비휘발성 메모리 소자는 상기 제1 도전막 제1 패턴과 제1 도전막 제2 패턴의 사이의 영역의 측벽에 형성되어 상기 반도체 기판과 상기 하부 플로팅 게이트 사이의 접촉 면적을 한정하는 블로킹 절연막을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  32. 제 28항에 있어서,
    상기 터널링 윈도우의 폭은 0.14um 이하인 비휘발성 메모리 소자의 제조 방법.
  33. 제 28항에 있어서,
    상기 하부 및 상부 플로팅 게이트는 전기적으로 연결된 비휘발성 메모리 소자의 제조 방법.
  34. 제 28항에 있어서,
    상기 터널링 윈도우를 형성하는 단계는 상기 게이트 절연막 및 상기 제1 도전막 패턴 상부에 상기 게이트 절연막 내에 형성될 터널링 윈도우의 길이와 실질적으로 동일한 간격으로 패터닝된 포토 레지스트 패턴을 형성하는 단계, 및 상기 포토 레지스트 패턴을 식각마스크로 사용하여 상기 게이트 절연막의 일부를 식각하여 상기 터널링 윈도우 영역을 완성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  35. 제 28항에 있어서,
    상기 터널링 윈도우를 형성하는 단계는 상기 게이트 절연막 및 상기 제1 도전막 패턴 상부에 상기 게이트 절연막 내에 형성될 터널링 윈도우의 폭보다 큰 길이를 가지는 개구부를 구비하는 포토 레지스트 패턴을 형성하는 단계, 및 상기 포토 레지스트 패턴을 식각마스크로 사용하여 상기 게이트 절연막의 일부를 식각하여 상기 터널링 윈도우를 완성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  36. 제 36항에 있어서,
    상기 개구부의 폭은 상기 터널링 윈도우의 길이와 실질적으로 동일한 비휘발성 메모리 소자의 제조 방법.
  37. 제 28항에 있어서,
    상기 제1 도전막 패턴 및 상기 제2 도전막을 채널 길이 방향으로 패터닝하기 전에, 상기 제2 도전막 상부에 게이트간 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  38. 제 28항에 있어서,
    제1 불순물 영역을 형성하는 단계는 상기 제1 도전막 제1 패턴 및 제1 도전막 제2 패턴 사이의 영역에 정렬되어 상기 반도체 기판에 제1 불순물 영역을 형성하는 비휘발성 메모리 소자의 제조 방법.
  39. 제 28항에 있어서,
    상기 터널링 절연막은 상기 게이트 절연막에 비해 두께가 얇은 비휘발성 메모리 소자의 제조 방법.
  40. 제 28항에 있어서,
    상기 터널링 절연막은 5 내지 100A 두께인 비휘발성 메모리 소자의 제조 방법.
  41. 제 28항에 있어서,
    상기 게이트 절연막 상부에 상기 메모리 트랜지스터와 소정 간격 이격된 셀렉트 트랜지스터를 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  42. 제 28항 또는 제 41항에 있어서,
    상기 비휘발성 메모리 소자는 상기 반도체 기판 내에 상기 제1 불순물 영역과 소정 간격 이격되고 상기 메모리 트랜지스터의 일측벽에 정렬된 제2 불순물 영역 및 상기 반도체 기판 내에 상기 제1 불순물 영역과 소정 간격 이격되고 상기 셀렉트 트랜지스터의 일측벽에 정렬된 제3 불순물 영역을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  43. 제 42항에 있어서,
    상기 제2 불순물 영역은 LDD(Lightly Doped Drain) 구조이고, 상기 제3 불순물 영역은 DDD(Double Diffused Drain) 구조인 비휘발성 메모리 소자의 제조 방법.
  44. 반도체 기판 상에 채널 길이 방향과 평행한 소정의 폭과 상기 채널 길이 방향과 수직한 소정의 길이를 가지는 터널링 윈도우가 형성될 영역을 구비하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상부에 제1 도전막 패턴을 형성하되, 상기 제1 도전막 패턴은 상기 터널링 윈도우의 길이보다 큰 길이를 가지며 상기 터널링 윈도우가 형성될 영역과 그 주변의 게이트 절연막을 일부 노출하는 제1 개구부를 포함하도록 형성하는 단계;
    상기 제1 개구부의 반도체 기판 내에 제1 불순물 영역을 형성하는 단계;
    상기 제1 개구부에 노출된 상기 게이트 절연막의 일부를 식각하여 상기 터널링 윈도우를 형성하는 단계;
    상기 터널링 윈도우 상에 터널링 절연막을 형성하는 단계;
    상기 제1 도전막 패턴 및 상기 터널링 절연막 상에 형성되어 상기 제1 개구부를 채우는 제2 도전막을 형성하는 단계;
    상기 제1 도전막 패턴 및 상기 제2 도전막을 채널 길이 방향으로 패터닝하는 단계;
    상기 제1 도전막 패턴 및 상기 제2 도전막과 절연된 제3 도전막을 형성하는 단계; 및
    상기 제1 도전막 패턴, 상기 제2 및 제3 도전막을 채널 길이 방향의 수직한 방향으로 패터닝하여 하부 플로팅 게이트, 상부 플로팅 게이트 및 컨트롤 라인을 완성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  45. 제 44항에 있어서,
    상기 제1 개구부의 길이는 상기 반도체 기판의 활성 영역의 폭보다 큰 비휘 발성 메모리 소자.
  46. 제 44항에 있어서,
    상기 제1 개구부의 폭은 상기 터널링 윈도우의 폭과 실질적으로 동일한 비휘발성 메모리 소자의 제조 방법.
  47. 제 44항에 있어서,
    상기 제1 개구부의 폭은 상기 터널링 윈도우의 폭보다 크고, 상기 제1 개구부는 소정의 각도를 갖는 경사면을 포함하는 비휘발성 메모리 소자의 제조 방법.
  48. 제 44항에 있어서,
    상기 제1 개구부의 폭은 상기 터널링 윈도우의 폭보다 크고, 상기 비휘발성 메모리 소자는 상기 제1 개구부의 측벽에 형성되어 상기 반도체 기판과 상기 하부 플로팅 게이트 사이의 접촉 면적을 한정하는 블로킹 절연막을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  49. 제 44항에 있어서,
    상기 터널링 윈도우의 폭은 0.14um 이하인 비휘발성 메모리 소자의 제조 방법.
  50. 제 44항에 있어서,
    상기 하부 및 상부 플로팅 게이트는 전기적으로 연결된 비휘발성 메모리 소자의 제조 방법.
  51. 제 44항에 있어서,
    상기 터널링 윈도우를 형성하는 단계는 상기 게이트 절연막 및 상기 제1 도전막 패턴 상부에 상기 게이트 절연막 내에 형성될 터널링 윈도우의 길이와 실질적으로 동일한 간격으로 패터닝된 포토 레지스트 패턴을 형성하는 단계, 및 상기 포토 레지스트 패턴을 식각마스크로 사용하여 상기 게이트 절연막의 일부를 식각하여 상기 터널링 윈도우 영역을 완성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  52. 제 44항에 있어서,
    상기 터널링 윈도우를 형성하는 단계는 상기 게이트 절연막 및 상기 제1 도전막 패턴 상부에 상기 게이트 절연막 내에 형성될 터널링 윈도우의 폭보다 큰 길이를 가지는 제2 개구부를 구비하는 포토 레지스트 패턴을 형성하는 단계, 및 상기 포토 레지스트 패턴을 식각마스크로 사용하여 상기 게이트 절연막의 일부를 식각하여 상기 터널링 윈도우를 완성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  53. 제 52항에 있어서,
    상기 제2 개구부의 폭은 상기 터널링 윈도우의 길이와 실질적으로 동일한 비휘발성 메모리 소자의 제조 방법.
  54. 제 44항에 있어서,
    상기 제1 도전막 패턴 및 상기 제2 도전막을 채널 길이 방향으로 패터닝하기 전에, 상기 제2 도전막 상부에 게이트간 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  55. 제 44항에 있어서,
    제1 불순물 영역을 형성하는 단계는 상기 제1 개구부에 정렬되어 상기 반도체 기판에 제1 불순물 영역을 형성하는 비휘발성 메모리 소자의 제조 방법.
  56. 제 44항에 있어서,
    상기 터널링 절연막은 상기 게이트 절연막에 비해 두께가 얇은 비휘발성 메모리 소자의 제조 방법.
  57. 제 44항에 있어서,
    상기 터널링 절연막은 5 내지 100A 두께인 비휘발성 메모리 소자의 제조 방법.
  58. 제 44항에 있어서,
    상기 게이트 절연막 상부에 상기 메모리 트랜지스터와 소정 간격 이격된 셀렉트 트랜지스터를 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  59. 제 44항 또는 제 58항에 있어서,
    상기 비휘발성 메모리 소자는 상기 반도체 기판 내에 상기 제1 불순물 영역과 소정 간격 이격되고 상기 메모리 트랜지스터의 일측벽에 정렬된 제2 불순물 영역 및 상기 반도체 기판 내에 상기 제1 불순물 영역과 소정 간격 이격되고 상기 셀렉트 트랜지스터의 일측벽에 정렬된 제3 불순물 영역을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
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    상기 제2 불순물 영역은 LDD(Lightly Doped Drain) 구조이고, 상기 제3 불순물 영역은 DDD(Double Diffused Drain) 구조인 비휘발성 메모리 소자의 제조 방법.
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