JPS61194877A - 絶縁ゲ−ト型不揮発性半導体メモリ - Google Patents
絶縁ゲ−ト型不揮発性半導体メモリInfo
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- JPS61194877A JPS61194877A JP3578885A JP3578885A JPS61194877A JP S61194877 A JPS61194877 A JP S61194877A JP 3578885 A JP3578885 A JP 3578885A JP 3578885 A JP3578885 A JP 3578885A JP S61194877 A JPS61194877 A JP S61194877A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は浮遊ゲート電極を有する絶縁ゲート型不揮発性
半導体メモリに関する。
半導体メモリに関する。
近年、浮遊ゲート電極を有する絶縁ゲート型不揮発性半
導体メモリは、その製造方法の簡単さ、及び保持特性の
良好さなどの利点のために広く普及している。その中で
も特に最近は高集積度の電気的消去及び書換え可能な絶
縁ゲート型不揮発性半導体メモリ（以下、これ＠ ＥＥ
ＰＲ，ＯＭという−が出現しだした。このＥＥＰ几ＯＭ
には、各種構造のメモリトランジスタが考案されている
。しかしその中でも半導体基板上の不純物拡散層上の薄
い絶縁膜中のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電子トン
ネル現象を利用したメモリトランジスタが最も信頼度が
高く、かつ大容量不揮発性半導体メモリに適している。
導体メモリは、その製造方法の簡単さ、及び保持特性の
良好さなどの利点のために広く普及している。その中で
も特に最近は高集積度の電気的消去及び書換え可能な絶
縁ゲート型不揮発性半導体メモリ（以下、これ＠ ＥＥ
ＰＲ，ＯＭという−が出現しだした。このＥＥＰ几ＯＭ
には、各種構造のメモリトランジスタが考案されている
。しかしその中でも半導体基板上の不純物拡散層上の薄
い絶縁膜中のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電子トン
ネル現象を利用したメモリトランジスタが最も信頼度が
高く、かつ大容量不揮発性半導体メモリに適している。
第４図及び第５図はそれぞれこのメモリトランジスタ金
利用しメモリセルアレイを構成する場合の一般的なメモ
リセル構造を示す断面図及び平面図である。又、第６図
＋ａ） 、 ｔｂｌ 、 ｆｃｌはその動作を説明する
ための等価回路図である。このメモリセルは第６図１８
１にも示すように、セレクタトランジスタ（以下、８ｅ
ｌ 、Ｔｒという−とメモリトランジスタ（以下、Ｍ、
Ｔｒというψから構成されている。
利用しメモリセルアレイを構成する場合の一般的なメモ
リセル構造を示す断面図及び平面図である。又、第６図
＋ａ） 、 ｔｂｌ 、 ｆｃｌはその動作を説明する
ための等価回路図である。このメモリセルは第６図１８
１にも示すように、セレクタトランジスタ（以下、８ｅ
ｌ 、Ｔｒという−とメモリトランジスタ（以下、Ｍ、
Ｔｒというψから構成されている。
ここで１は半導体基板、２ａはＳｅｌ 、Ｔ ｒのドレ
インとなる不純物拡散層、２ｂはＳｅ１．Ｔｒのソース
及びＭ 、 Ｔ ｒのドレイン及び電子トンネル領域の
ための電極を兼ねている不純物拡散層、２ＣはＭ 、
Ｔ ｒのソースとなる不純物拡散層であり、いずれも基
板と反対導電型である。３は８ｅ１．Ｔｒのゲート絶縁
膜、４はＭ 、 Ｔ ｒのゲート絶縁膜、５はプログラ
ム時に電子トンネル領域を起こす薄いトンネルゲート絶
縁膜、６は不純物拡散層２ｂ上の絶縁膜、７は浮遊ゲー
ト電極１０と制御ゲート電極１１間の絶縁膜、８は配線
層間の絶縁膜、９は８ｅ１．Ｔｒのゲート電極、１２は
Ｓｅ１．Ｔｒのドレイン電極である。
インとなる不純物拡散層、２ｂはＳｅ１．Ｔｒのソース
及びＭ 、 Ｔ ｒのドレイン及び電子トンネル領域の
ための電極を兼ねている不純物拡散層、２ＣはＭ 、
Ｔ ｒのソースとなる不純物拡散層であり、いずれも基
板と反対導電型である。３は８ｅ１．Ｔｒのゲート絶縁
膜、４はＭ 、 Ｔ ｒのゲート絶縁膜、５はプログラ
ム時に電子トンネル領域を起こす薄いトンネルゲート絶
縁膜、６は不純物拡散層２ｂ上の絶縁膜、７は浮遊ゲー
ト電極１０と制御ゲート電極１１間の絶縁膜、８は配線
層間の絶縁膜、９は８ｅ１．Ｔｒのゲート電極、１２は
Ｓｅ１．Ｔｒのドレイン電極である。
第４図の不純物拡散層２ａは第６図１８１のノードＡに
、不純物拡散層２ｂはノードＢに、不純物拡散層２Ｃは
ノードＣに、Ｓｅ１．Ｔｒのゲート電極９はノードＤに
、Ｍ、Ｔｒ制御ゲート電極１１はノードＥに対応する。
、不純物拡散層２ｂはノードＢに、不純物拡散層２Ｃは
ノードＣに、Ｓｅ１．Ｔｒのゲート電極９はノードＤに
、Ｍ、Ｔｒ制御ゲート電極１１はノードＥに対応する。
浮遊ゲート電極１０は絶縁膜により他の部分から電気的
に絶縁されるが、不純物拡散層２ｂ、半導体基板１．制
御ゲート電極１１と容量的に結合される。この容量結合
と各ノードの電位により浮遊ゲート電極１０の電位が決
定される。第６図（ｂ）。
に絶縁されるが、不純物拡散層２ｂ、半導体基板１．制
御ゲート電極１１と容量的に結合される。この容量結合
と各ノードの電位により浮遊ゲート電極１０の電位が決
定される。第６図（ｂ）。
ｆｃｌはこの容量結合をプログラミングモードの消去時
（図Ｔｂ１）、書込み時（図（Ｃ））の２状態について
表わしたものである。なおＣ１は基板１．Ｃ２は制御ゲ
ート電極１１と、ＣＤは不純物拡散層２ｂと浮遊ゲート
電極１０間の結合容量であり、ＣＤはトンネル領域の容
量Ｃ８にほぼ等しい。なおここでは、浮遊ゲート電極に
電子が蓄積された状態を消去、正孔が蓄積された状態全
書込みと定義する。
（図Ｔｂ１）、書込み時（図（Ｃ））の２状態について
表わしたものである。なおＣ１は基板１．Ｃ２は制御ゲ
ート電極１１と、ＣＤは不純物拡散層２ｂと浮遊ゲート
電極１０間の結合容量であり、ＣＤはトンネル領域の容
量Ｃ８にほぼ等しい。なおここでは、浮遊ゲート電極に
電子が蓄積された状態を消去、正孔が蓄積された状態全
書込みと定義する。
消去時には、不純物拡散層２ｂ（ノードＢ）ｔ−接地電
位にし、制御ゲート電極１１に消去電圧ＶＧｇｌＦ”印
加し、トンネルゲート絶縁膜５を介して電子を浮遊ゲー
ト電極１０に注入する。一方、書込み時には、制御ゲー
ト電極１１ｔ−接地電位にし、不純物拡散層２ｂに書込
電圧ｖＤｗｔ−印加し、浮遊ゲート電極１０中に蓄積さ
れた電子及び浮遊ゲート電極１０中の自由電子を引き出
して正孔を蓄積する。このような機構のためプログラミ
ングはトンネルゲート絶縁膜５中の電界により律速され
る。
位にし、制御ゲート電極１１に消去電圧ＶＧｇｌＦ”印
加し、トンネルゲート絶縁膜５を介して電子を浮遊ゲー
ト電極１０に注入する。一方、書込み時には、制御ゲー
ト電極１１ｔ−接地電位にし、不純物拡散層２ｂに書込
電圧ｖＤｗｔ−印加し、浮遊ゲート電極１０中に蓄積さ
れた電子及び浮遊ゲート電極１０中の自由電子を引き出
して正孔を蓄積する。このような機構のためプログラミ
ングはトンネルゲート絶縁膜５中の電界により律速され
る。
今、トンネルゲート絶縁膜５の領域（以下、トンネルゲ
ート領域という−の面積ｔｌ−８０．トンネルゲート絶
縁膜５の厚さをｄ。、Ｍ、’ｒｒのゲート絶縁膜４の厚
さをｄｌ ２Ｍ、Ｔｒチャンネル面ｆｊｔ’ｔ８工、浮
遊ゲート電極１０と制御ゲート電極１１との重なシ面積
ｋ ８２ ｒ両ゲート電極間の絶縁膜７の厚さｅｄｚと
し、各絶縁膜が同一材料からなっているとする。このと
きトンネルゲート絶縁膜５中の書込み時の電界Ｅ。Ｗ
と消去時の電界ＥｏＥは以下の式で表わされる。
ート領域という−の面積ｔｌ−８０．トンネルゲート絶
縁膜５の厚さをｄ。、Ｍ、’ｒｒのゲート絶縁膜４の厚
さをｄｌ ２Ｍ、Ｔｒチャンネル面ｆｊｔ’ｔ８工、浮
遊ゲート電極１０と制御ゲート電極１１との重なシ面積
ｋ ８２ ｒ両ゲート電極間の絶縁膜７の厚さｅｄｚと
し、各絶縁膜が同一材料からなっているとする。このと
きトンネルゲート絶縁膜５中の書込み時の電界Ｅ。Ｗ
と消去時の電界ＥｏＥは以下の式で表わされる。
効率的なプログラミングのためには（１）式、（２）式
中の各容量の設定を適切に選ぶ必要がある。特にトンネ
ルゲート絶縁膜５の厚さｄ。は、トンネル ｅ Ｖ 現象を起こす電界が高いため（〜１０ ／ ）ａπ 絶縁膜４，７の厚さｄｌ、ｄ２に比べ薄くする必要があ
る。そのためＣ８は５ａｔ−小さく設定しても大きな値
となる。従ってＥｏｗ ＋ Ｅｏｇ ′ｔ−大きくす
るためにはＣ２を大きくすることが必要である。
中の各容量の設定を適切に選ぶ必要がある。特にトンネ
ルゲート絶縁膜５の厚さｄ。は、トンネル ｅ Ｖ 現象を起こす電界が高いため（〜１０ ／ ）ａπ 絶縁膜４，７の厚さｄｌ、ｄ２に比べ薄くする必要があ
る。そのためＣ８は５ａｔ−小さく設定しても大きな値
となる。従ってＥｏｗ ＋ Ｅｏｇ ′ｔ−大きくす
るためにはＣ２を大きくすることが必要である。
しかし蓄積電荷の保持の問題からｄ２の薄膜化には限界
がある。そのため効率的なプログラミングのためには５
２ｔ−大きくする必要がある。このため従来Ｓ２は他の
Ｓ。、Ｓユ に比べて大きく設計されるのが一般的であ
った。
がある。そのため効率的なプログラミングのためには５
２ｔ−大きくする必要がある。このため従来Ｓ２は他の
Ｓ。、Ｓユ に比べて大きく設計されるのが一般的であ
った。
第５図は第４図に示したー従来例のメモリセルの平面図
を示しており、図中のＡ−Ａ’断面が第４図に対応して
いる。ここで２１はＭ、Ｔｒチャンド線を構成し、８ｅ
１．Ｔｒのドレイン電極１２を複数個接続する金属配線
によシビット線が構成される。
を示しており、図中のＡ−Ａ’断面が第４図に対応して
いる。ここで２１はＭ、Ｔｒチャンド線を構成し、８ｅ
１．Ｔｒのドレイン電極１２を複数個接続する金属配線
によシビット線が構成される。
効率的で速いプログラミング特性のために、第５図にお
いて、浮遊ゲート電極１０と制御ゲート電極１１との重
なり面積８２は、他の部分より大きく設計されていて、
Ｓ２はセル面積の３９係を占めている。このように８２
はセル内で大きな面９を占有するので、速いプログラミ
ング４１１のためＳ２を大きく設計すれば、メモリセル
面積はそれだけ大きくなってしまう。
いて、浮遊ゲート電極１０と制御ゲート電極１１との重
なり面積８２は、他の部分より大きく設計されていて、
Ｓ２はセル面積の３９係を占めている。このように８２
はセル内で大きな面９を占有するので、速いプログラミ
ング４１１のためＳ２を大きく設計すれば、メモリセル
面積はそれだけ大きくなってしまう。
ところが従来のデバイス構造は第４図、第５図に示すよ
うに浮遊ゲート電極とＳｅ１．Ｔｒゲート電極とが平面
的に隔離して配置されるのが一般的であった。そのため
第５図中の３０のような浮遊ゲート電極と８ｅ１．Ｔｒ
のゲート電極の間隔の領域が生じてしまう。この部分を
小さくしようとしても、平面的な配置を行なう従来の構
造では、この領域の間隔を最小設計値までしか小さくで
きないため、速いプログラミング特性を有しかつセル面
積の小さいメモリセルを得ることができないという欠点
があった。
うに浮遊ゲート電極とＳｅ１．Ｔｒゲート電極とが平面
的に隔離して配置されるのが一般的であった。そのため
第５図中の３０のような浮遊ゲート電極と８ｅ１．Ｔｒ
のゲート電極の間隔の領域が生じてしまう。この部分を
小さくしようとしても、平面的な配置を行なう従来の構
造では、この領域の間隔を最小設計値までしか小さくで
きないため、速いプログラミング特性を有しかつセル面
積の小さいメモリセルを得ることができないという欠点
があった。
従って、本発明の目的は、メモリセルの各領域のセル内
有効配置を与えることによシ上記欠点を除去し、高速の
プログラミング特性を有し、かつ高集積化忙適したメモ
リセルを有する絶縁ゲート整不揮発性半導体メモＩＪ
ｔ−提供することにある。
有効配置を与えることによシ上記欠点を除去し、高速の
プログラミング特性を有し、かつ高集積化忙適したメモ
リセルを有する絶縁ゲート整不揮発性半導体メモＩＪ
ｔ−提供することにある。
本発明の絶縁ゲート型不揮発性半導体メモリは、一導電
型の半導体基板の一主面に形成された反対導電型の第１
．第２．第３の不純物拡散層と、前記浮遊不純物拡散層
をドレインとし前記第２の不純物拡散層をソースとする
浮遊チャンネル領域と、前記第２の不純物拡散層をドレ
インとし前記第３の不純物拡散層をソースとする第２の
チャンネル領域と、前記浮遊チャンネル領域ｔ−覆うご
とく設けられた＠１の絶縁膜と、該浮遊絶縁膜に接して
設けられた浮遊ゲート電極と、該浮遊ゲート電極を覆う
第２の絶縁膜と、前記＠２の不純物拡散層上のｉｉ１！
３の絶縁膜と、前記第２の不純物拡散層上の一部の領域
に設けられた前記第３の絶縁膜よシ厚さの薄い＠４の絶
縁膜と、前記第２のチャンネル領域ヲ援うごとく設けら
れ次第５の絶縁膜と、少なくとも前記第４と第５の絶縁
膜に接し他の部分から電気的に絶縁されて設けられた浮
遊ゲート電極と、少なくとも前記浮遊ゲート電極を覆う
ように形成された第６の絶縁膜と、 該第６の絶縁膜に接するごとく設けられた制御ゲート電
極とを具備してなる絶縁ゲート型不揮発性かつその少く
とも一部分が前記浮遊ゲート電極上に重なるように設け
られていることからなっている。
型の半導体基板の一主面に形成された反対導電型の第１
．第２．第３の不純物拡散層と、前記浮遊不純物拡散層
をドレインとし前記第２の不純物拡散層をソースとする
浮遊チャンネル領域と、前記第２の不純物拡散層をドレ
インとし前記第３の不純物拡散層をソースとする第２の
チャンネル領域と、前記浮遊チャンネル領域ｔ−覆うご
とく設けられた＠１の絶縁膜と、該浮遊絶縁膜に接して
設けられた浮遊ゲート電極と、該浮遊ゲート電極を覆う
第２の絶縁膜と、前記＠２の不純物拡散層上のｉｉ１！
３の絶縁膜と、前記第２の不純物拡散層上の一部の領域
に設けられた前記第３の絶縁膜よシ厚さの薄い＠４の絶
縁膜と、前記第２のチャンネル領域ヲ援うごとく設けら
れ次第５の絶縁膜と、少なくとも前記第４と第５の絶縁
膜に接し他の部分から電気的に絶縁されて設けられた浮
遊ゲート電極と、少なくとも前記浮遊ゲート電極を覆う
ように形成された第６の絶縁膜と、 該第６の絶縁膜に接するごとく設けられた制御ゲート電
極とを具備してなる絶縁ゲート型不揮発性かつその少く
とも一部分が前記浮遊ゲート電極上に重なるように設け
られていることからなっている。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す断面図、第２図はその
平面図で、第１図は第２図のＢ−８’断面図である。
平面図で、第１図は第２図のＢ−８’断面図である。
ここで本実施例のメモリセルは、第４図、第５図に示す
従来例と同じ（Ｓｅｔ、ＴｒとＭ、Ｔｒとで構成されて
いる。ここで５１はＭ、Ｔ ｒのチャンネル領域で半導
体基板３１上にゲート絶縁膜３４を有している。４０は
浮遊ゲート電極、５３はトンネルゲート領域で不純物拡
散層３２ｂ上にトンネルゲート絶縁膜３５ｔ−有してい
る。３９は８ｅ１ 、Ｔｒのゲート電極でゲート電極下
にはＳｅｌ 。
従来例と同じ（Ｓｅｔ、ＴｒとＭ、Ｔｒとで構成されて
いる。ここで５１はＭ、Ｔ ｒのチャンネル領域で半導
体基板３１上にゲート絶縁膜３４を有している。４０は
浮遊ゲート電極、５３はトンネルゲート領域で不純物拡
散層３２ｂ上にトンネルゲート絶縁膜３５ｔ−有してい
る。３９は８ｅ１ 、Ｔｒのゲート電極でゲート電極下
にはＳｅｌ 。
Ｔｒのゲート絶縁膜３３ｔ−有している。３２Ｃはメモ
リセルのソースとなる不純物拡散層、３２ａはＳｅ１．
Ｔｒのドレインとなる不純物拡散層、３２ｂはＳｅ１．
Ｔｒソース、Ｍ 、Ｔ ｒドレイン及びトンネルゲート
絶縁膜下の電極を兼用する不純物拡散層、４１はＭ 、
Ｔ ｒの制御ゲート電極である。
リセルのソースとなる不純物拡散層、３２ａはＳｅ１．
Ｔｒのドレインとなる不純物拡散層、３２ｂはＳｅ１．
Ｔｒソース、Ｍ 、Ｔ ｒドレイン及びトンネルゲート
絶縁膜下の電極を兼用する不純物拡散層、４１はＭ 、
Ｔ ｒの制御ゲート電極である。
４２はＳｅ１．Ｔｒのドレイン電極であり、このドレイ
ン電極４２を複数個接続する金属配線によりビット線が
構成される。３６ａはＳｅ１．Ｔｒのゲート電極３９と
浮遊ゲート電極４０間の絶縁膜、３６ｂは不純物拡散層
３２ｂと浮遊ゲート電極４０間の絶縁膜、３７は浮遊ゲ
ート電極４ｏと制御ゲート電極４１間の絶縁膜、３８は
配線層間の絶縁膜である。
ン電極４２を複数個接続する金属配線によりビット線が
構成される。３６ａはＳｅ１．Ｔｒのゲート電極３９と
浮遊ゲート電極４０間の絶縁膜、３６ｂは不純物拡散層
３２ｂと浮遊ゲート電極４０間の絶縁膜、３７は浮遊ゲ
ート電極４ｏと制御ゲート電極４１間の絶縁膜、３８は
配線層間の絶縁膜である。
本実施例においては、浮遊ゲート電極４０及び制御ゲー
ト電極４１は平面的にＳｅ１．Ｔｒのゲート電極３４と
重なって配置されている。そのため従来例で存在したＳ
ｅ１．Ｔｒゲート電極と制御ゲート電極間の間隔（第５
図中で３０で示す間隔）が存在しない。さらに浮遊ゲー
ト電極４０及び制御ゲート電極４１ｔ−８ｅ１．Ｔｒの
ゲート電極３９上に重ねることで、浮遊ゲート電極と制
御ゲート電極の電な多面積５ｚｔ−大きくとることがで
きる。
ト電極４１は平面的にＳｅ１．Ｔｒのゲート電極３４と
重なって配置されている。そのため従来例で存在したＳ
ｅ１．Ｔｒゲート電極と制御ゲート電極間の間隔（第５
図中で３０で示す間隔）が存在しない。さらに浮遊ゲー
ト電極４０及び制御ゲート電極４１ｔ−８ｅ１．Ｔｒの
ゲート電極３９上に重ねることで、浮遊ゲート電極と制
御ゲート電極の電な多面積５ｚｔ−大きくとることがで
きる。
このためたとえ同一の重なり面積８ｚｔ−持つメモリセ
ルを設計しても、メモリセル面積を小さくすることかで
きる。
ルを設計しても、メモリセル面積を小さくすることかで
きる。
本実施例のメモリセルは、第５図に示す従来例スタの寸
法が同一に設計されており、同一のプログラミング特性
を示すものである。ところが浮遊ゲート電極と制御ゲー
ト電極１ｓｅ１．Ｔｒゲート電極の半分まで重ねた結果
、セル面積は従来の７７係に縮少された。
法が同一に設計されており、同一のプログラミング特性
を示すものである。ところが浮遊ゲート電極と制御ゲー
ト電極１ｓｅ１．Ｔｒゲート電極の半分まで重ねた結果
、セル面積は従来の７７係に縮少された。
このように本発明の構造によれば、同一の設計基準のも
とで、メモリセルプログラミング特性全損なうことなく
メモリセル面積を縮少することができる。
とで、メモリセルプログラミング特性全損なうことなく
メモリセル面積を縮少することができる。
次に本実施例の製造方法について第３図ｆａｔ〜（ｄｌ
及び第１図の断面図に基き説明する。
及び第１図の断面図に基き説明する。
まず、第３図＋ａｌに示すように、半導体基板３１上に
、周知の技術で素子間分離領域を形成した後、Ｓｅ１．
Ｔｒのゲート絶縁膜３３を形成する。その後導電性を有
する８ｅ１．Ｔｒゲート電極材料膜を形成し、周知のフ
ォトリソグラフィー技術及びエツチング技術でパターン
ニングを行なう。その後。
、周知の技術で素子間分離領域を形成した後、Ｓｅ１．
Ｔｒのゲート絶縁膜３３を形成する。その後導電性を有
する８ｅ１．Ｔｒゲート電極材料膜を形成し、周知のフ
ォトリソグラフィー技術及びエツチング技術でパターン
ニングを行なう。その後。
不純物拡散の１スクとなるレジスト膜５４を形成パター
ンニングし、半導体基板３１と反対導電型の不純物を導
入、不純物拡散層３２ｂ’ｉ形成する。
ンニングし、半導体基板３１と反対導電型の不純物を導
入、不純物拡散層３２ｂ’ｉ形成する。
この後第３図１ｂｌに示すように、Ｍ、Ｔｒのゲート絶
縁膜３４、不純物拡散層３２ｂと浮遊ゲート電極間の絶
縁膜３６ ｂ、 Ｓｅｌ 、Ｔｒのゲート電極３９と浮
遊ゲート電極間の絶縁膜ａａａ２形成する。
縁膜３４、不純物拡散層３２ｂと浮遊ゲート電極間の絶
縁膜３６ ｂ、 Ｓｅｌ 、Ｔｒのゲート電極３９と浮
遊ゲート電極間の絶縁膜ａａａ２形成する。
なお浮遊ゲート電極と８ｅ１．Ｔｒのゲート電極間容量
及びトンネルゲート電極と不純物拡散層間の容量はを主
容量として、メモリセルプログラミング特性に影響を与
えるため、絶縁膜３６ａ、３６ｂは厚いことが望ましい
。このような絶縁膜３４゜３６ａ、３６ｂの形成方法と
しては低温のウェット酸化法が適している。ウェット酸
化法によると、不純物濃度の高い半導体材料はど厚い酸
化膜厚が形成されることが一般的に知られている。その
ためＳｅ１．Ｔｒのゲート電極３９及び不純物拡散層３
２ｂの濃度を半導体基板３１よシ高くしていれば、ウェ
ット酸化により絶縁膜３６ａ 、３６ｂの厚さは、絶縁
膜３４よりはるかに厚く形成することが可能である。絶
縁膜３４，３６ａ、３６ｂｉ形成後、周知の７オトリソ
グラフイ技術及ヒエツチング技術により絶縁膜３６ｋｌ
）ンネルゲート領域パターン部５５だけ、選択的に除去
する。
及びトンネルゲート電極と不純物拡散層間の容量はを主
容量として、メモリセルプログラミング特性に影響を与
えるため、絶縁膜３６ａ、３６ｂは厚いことが望ましい
。このような絶縁膜３４゜３６ａ、３６ｂの形成方法と
しては低温のウェット酸化法が適している。ウェット酸
化法によると、不純物濃度の高い半導体材料はど厚い酸
化膜厚が形成されることが一般的に知られている。その
ためＳｅ１．Ｔｒのゲート電極３９及び不純物拡散層３
２ｂの濃度を半導体基板３１よシ高くしていれば、ウェ
ット酸化により絶縁膜３６ａ 、３６ｂの厚さは、絶縁
膜３４よりはるかに厚く形成することが可能である。絶
縁膜３４，３６ａ、３６ｂｉ形成後、周知の７オトリソ
グラフイ技術及ヒエツチング技術により絶縁膜３６ｋｌ
）ンネルゲート領域パターン部５５だけ、選択的に除去
する。
次に第３図（Ｃ１に示すように、トンネルゲート絶縁膜
３５を所望の厚さに形成する。このトンネルゲート絶縁
膜３５の厚さは、良好なプログラミング特性を得るため
に、１５０Å以下の薄膜が望ましい。この後、導電性を
もつ浮遊ゲート電極材料膜４０ａｔ−形成し、パターン
ユング後、浮遊ゲート電極−制御ゲート電極間の絶縁膜
３７ｔ−形成する。
３５を所望の厚さに形成する。このトンネルゲート絶縁
膜３５の厚さは、良好なプログラミング特性を得るため
に、１５０Å以下の薄膜が望ましい。この後、導電性を
もつ浮遊ゲート電極材料膜４０ａｔ−形成し、パターン
ユング後、浮遊ゲート電極−制御ゲート電極間の絶縁膜
３７ｔ−形成する。
さらに導電性をもつ制御ゲート電極材料膜４１ａを形成
する。
する。
次に第３図（ｄ）に示すように１周知の７オトレジスト
技術及びエツチング技術により、制御ゲート電極材料膜
４１ａｉパターンニングし、制御ゲート電極４１ｔ−形
成する。さらに電極間の絶縁膜３７及び浮遊ゲート電極
材料膜４０ａ、及び絶縁膜３４゜３６ａｔ−前記制御ゲ
ート電極パターンに自己整合的に除去する。ここで浮遊
ゲート電極材料膜４０ａは他の部分から分離され浮遊ゲ
ート電極４０となる。
技術及びエツチング技術により、制御ゲート電極材料膜
４１ａｉパターンニングし、制御ゲート電極４１ｔ−形
成する。さらに電極間の絶縁膜３７及び浮遊ゲート電極
材料膜４０ａ、及び絶縁膜３４゜３６ａｔ−前記制御ゲ
ート電極パターンに自己整合的に除去する。ここで浮遊
ゲート電極材料膜４０ａは他の部分から分離され浮遊ゲ
ート電極４０となる。
さらにＳｅ１．Ｔｒドレイン及びＭ 、 Ｔ ｒソース
不純物拡散層全形成するべく半導体基板３１と反対導電
型の不純物１ｓｅ１．Ｔｒのゲート電極３９及び制御ゲ
ート電極４１ｔ−マスクとし、半導体基板に導入するこ
とによシ、不純物拡散層３２ａ。
不純物拡散層全形成するべく半導体基板３１と反対導電
型の不純物１ｓｅ１．Ｔｒのゲート電極３９及び制御ゲ
ート電極４１ｔ−マスクとし、半導体基板に導入するこ
とによシ、不純物拡散層３２ａ。
３２Ｃｔｌ−形成し、その後配線層間の絶縁膜３８ｔ−
形成し、さらにＳｅ１．Ｔｒのドレインとなる不純物拡
散層３２ａに対し、電極取り出し口を開孔しドレイン電
極４２を設ける。この結果第１図に示す実施例のメモリ
セルが得られる。
形成し、さらにＳｅ１．Ｔｒのドレインとなる不純物拡
散層３２ａに対し、電極取り出し口を開孔しドレイン電
極４２を設ける。この結果第１図に示す実施例のメモリ
セルが得られる。
このように本発明によれば、Ｓｅ１．Ｔｒのゲート電極
と他のゲート電極を別々に形成することで、各ゲート電
極間の平面的な重なりを得ることができる。このため浮
遊ゲート電極と制御ゲート電極の重なり１ｓｅ１．Ｔｒ
のゲート電極上にも設けることができ、その分セル面積
を小さくすることが可能になる。
と他のゲート電極を別々に形成することで、各ゲート電
極間の平面的な重なりを得ることができる。このため浮
遊ゲート電極と制御ゲート電極の重なり１ｓｅ１．Ｔｒ
のゲート電極上にも設けることができ、その分セル面積
を小さくすることが可能になる。
上記実施例において、各部の材料については種々のもの
が利用できる。例えば、半導体基板はＰ型であってもＮ
型であってもよい。また拡散層を形成する不純物はＰ
、 Ａ ｓ 、 Ｂ等種々のものが選べる。ゲート電極
材料は気相成長による多結晶シリコン膜やそのシリサイ
ド膜またはＷ、Ｍｏ等の金属膜であってもよい。また各
ゲート絶縁膜は半導体基板及びゲート電極材料の酸化膜
、窒化膜。
が利用できる。例えば、半導体基板はＰ型であってもＮ
型であってもよい。また拡散層を形成する不純物はＰ
、 Ａ ｓ 、 Ｂ等種々のものが選べる。ゲート電極
材料は気相成長による多結晶シリコン膜やそのシリサイ
ド膜またはＷ、Ｍｏ等の金属膜であってもよい。また各
ゲート絶縁膜は半導体基板及びゲート電極材料の酸化膜
、窒化膜。
及びその複合膜であってもよい。また各部の絶縁膜厚は
自由に選ぶことができる。
自由に選ぶことができる。
すなわち、本特許請求の範囲の主旨を逸脱しない限り、
実施にあたりその材料の種類、膜厚は限定されるもので
ない。
実施にあたりその材料の種類、膜厚は限定されるもので
ない。
以上、詳細説明したとおり、本発明によれば、浮遊ゲー
ト電極がセレクタトランジスタのゲート電極を覆う絶縁
膜に接し、かっこのセレクタトランジスタのゲート電極
上に少くともその一部分が重なるように構成されるので
、従来必要とした浮遊ゲート電極とセレクタトランジス
タのゲート電極との平面構造における間隔をとる必要が
無くなること、さらに、浮遊ゲート電極に制御ゲート電
極金型ねると両ゲート電極間の重なり面積が大になるこ
とにより、高速のプログラミング特性ヲ有
ト電極がセレクタトランジスタのゲート電極を覆う絶縁
膜に接し、かっこのセレクタトランジスタのゲート電極
上に少くともその一部分が重なるように構成されるので
、従来必要とした浮遊ゲート電極とセレクタトランジス
タのゲート電極との平面構造における間隔をとる必要が
無くなること、さらに、浮遊ゲート電極に制御ゲート電
極金型ねると両ゲート電極間の重なり面積が大になるこ
とにより、高速のプログラミング特性ヲ有
第１図は本発明の一実施例のメモリセルを示す断面図１
．ｉｇ２図はその平面図、第３図ｔａｌ〜（ｄ）はその
製造工程における断面図、第４図は一従来例のメモリセ
ルを示す断面図、第５図はその平面図、第６図ｔａ＋〜
（Ｃ１はその等価回路図である。 ３１・・・・・・半導体基板、３２ａ 、３２ｂ 、３
２ｃ・・・・・・不純物拡散層、３３．３４・・・・・
・ゲート絶縁膜、３５・・・・・・トンネルゲート絶縁
膜、３５ａ 、３６ｂ 。 ３７．３８・・・・・・絶縁膜、３９・・・・・・ゲー
ト電極、４０・・・・・・浮遊ゲート電極、４０ａ・・
・・・・浮遊ゲート電極材料、４１・・・・・・制御ゲ
ート電極、４１ａ・・・・・・制御ゲート電極材料、４
２・・・・・・ドレイン電極、５１・・・・・・メモリ
トランジスタのチャネル領域、５３・・・・・・トンネ
ルゲート領域、５４・・・・・・レジスト膜、５５・・
・・・・トンネルゲート頓域パターン部。 代理人 弁理士 内 原 晋′ ゛第３図 第、５図 セレクタＴと メモリ丁ト ｔｙｔ− （ｂ）
ＣＧ）第６閉
．ｉｇ２図はその平面図、第３図ｔａｌ〜（ｄ）はその
製造工程における断面図、第４図は一従来例のメモリセ
ルを示す断面図、第５図はその平面図、第６図ｔａ＋〜
（Ｃ１はその等価回路図である。 ３１・・・・・・半導体基板、３２ａ 、３２ｂ 、３
２ｃ・・・・・・不純物拡散層、３３．３４・・・・・
・ゲート絶縁膜、３５・・・・・・トンネルゲート絶縁
膜、３５ａ 、３６ｂ 。 ３７．３８・・・・・・絶縁膜、３９・・・・・・ゲー
ト電極、４０・・・・・・浮遊ゲート電極、４０ａ・・
・・・・浮遊ゲート電極材料、４１・・・・・・制御ゲ
ート電極、４１ａ・・・・・・制御ゲート電極材料、４
２・・・・・・ドレイン電極、５１・・・・・・メモリ
トランジスタのチャネル領域、５３・・・・・・トンネ
ルゲート領域、５４・・・・・・レジスト膜、５５・・
・・・・トンネルゲート頓域パターン部。 代理人 弁理士 内 原 晋′ ゛第３図 第、５図 セレクタＴと メモリ丁ト ｔｙｔ− （ｂ）
ＣＧ）第６閉
Claims (1)
- （１）一導電型の半導体基板の一主面に形成された反対
導電型の第１、第２、第３の不純物拡散層と、前記第１
の不純物拡散層をドレインとし前記第２の不純物拡散層
をソースとする第１のチャンネル領域と、前記第２の不
純物拡散層をドレインとし前記第３の不純物拡散層をソ
ースとする第２のチャンネル領域と、前記第１のチャン
ネル領域を覆うごとく設けられた第１の絶縁膜と、該第
１の絶縁膜に接して設けられた第１のゲート電極と、該
第１のゲート電極を覆う第２の絶縁膜と、前記第２の不
純物拡散層上の第３の絶縁膜と、前記第２の不純物拡散
層上の一部の領域に設けられた前記第３の絶縁膜より厚
さの薄い第４の絶縁膜と、前記第２のチャンネル領域を
覆うごとく設けられた第５の絶縁膜と、少なくとも前記
第４と第５の絶縁膜に接し他の部分から電気的に絶縁さ
れて設けられた浮遊ゲート電極と、少なくとも前記浮遊
ゲート電極を覆うように形成された第６の絶縁膜と、該
第６の絶縁膜に接するごとく設けられた制御ゲート電極
とを具備してなる絶縁ゲート型不揮発性半導体メモリで
あって、前記浮遊ゲート電極が前記第１のゲート電極を
覆う前記第２の絶縁膜に接しかつその少くとも一部分が
前記第１のゲート電極上に重なるように設けられている
ことを特徴とする絶縁ゲート型不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3578885A JPS61194877A (ja) | 1985-02-25 | 1985-02-25 | 絶縁ゲ−ト型不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3578885A JPS61194877A (ja) | 1985-02-25 | 1985-02-25 | 絶縁ゲ−ト型不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61194877A true JPS61194877A (ja) | 1986-08-29 |
Family
ID=12451648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3578885A Pending JPS61194877A (ja) | 1985-02-25 | 1985-02-25 | 絶縁ゲ−ト型不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194877A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134977A (ja) * | 1985-12-09 | 1987-06-18 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS62291180A (ja) * | 1986-06-03 | 1987-12-17 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | 電気的に変更できる持久記憶浮動ゲ−トメモリデバイス |
| JPH0221664A (ja) * | 1988-07-08 | 1990-01-24 | Nec Corp | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 |
| US5049975A (en) * | 1989-03-14 | 1991-09-17 | Mitsubishi Denki Kabushiki Kaisha | Multi-layered interconnection structure for a semiconductor device |
| US5267195A (en) * | 1990-10-15 | 1993-11-30 | Nec Corporation | Semiconductor non-volatile memory device |
| US5436480A (en) * | 1993-02-22 | 1995-07-25 | Yu; Shih-Chiang | Integrated circuit interconnection programmable and erasable by a plurality of intersecting control traces |
| JP2005012191A (ja) * | 2003-05-20 | 2005-01-13 | Samsung Electronics Co Ltd | Ｅｅｐｒｏｍセル構造及びその製造方法 |
-
1985
- 1985-02-25 JP JP3578885A patent/JPS61194877A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134977A (ja) * | 1985-12-09 | 1987-06-18 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS62291180A (ja) * | 1986-06-03 | 1987-12-17 | エッセヂエッセ―トムソン マイクロエレクトロニクス・エッセ・エッレ・エッレ | 電気的に変更できる持久記憶浮動ゲ−トメモリデバイス |
| JPH0221664A (ja) * | 1988-07-08 | 1990-01-24 | Nec Corp | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 |
| US5049975A (en) * | 1989-03-14 | 1991-09-17 | Mitsubishi Denki Kabushiki Kaisha | Multi-layered interconnection structure for a semiconductor device |
| US5267195A (en) * | 1990-10-15 | 1993-11-30 | Nec Corporation | Semiconductor non-volatile memory device |
| US5436480A (en) * | 1993-02-22 | 1995-07-25 | Yu; Shih-Chiang | Integrated circuit interconnection programmable and erasable by a plurality of intersecting control traces |
| JP2005012191A (ja) * | 2003-05-20 | 2005-01-13 | Samsung Electronics Co Ltd | Ｅｅｐｒｏｍセル構造及びその製造方法 |
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