CN1599071A

CN1599071A - 具有非均匀沟道电介质厚度的eeprom单元结构及制造方法

Info

Publication number: CN1599071A
Application number: CNA2004100631378A
Authority: CN
Inventors: 姜盛泽; 韩晶昱; 尹胜范; 朴成佑
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-05-20
Filing date: 2004-05-20
Publication date: 2005-03-23
Anticipated expiration: 2024-05-20
Also published as: CN100401521C; KR100604850B1; JP2005012191A; DE102004025976B4; KR20040100909A; FR2855325A1; FR2855325B1; DE102004025976A1

Abstract

一种EEPROM单元结构，具有非均匀的栅极电介质厚度，可以包括：一半导体基板；基板上的一存储器晶体管和一选择晶体管；以及在基板中晶体管之间形成的并且部分地延伸到存储器晶体管下面的一浮动结；存储器晶体管中的一栅极电介质层，沿横向被安排到厚度为T_tunnel的隧道区中并且与浮动结的一部分重叠，厚度为T_near＞T_tunnel并且位于隧道区旁边与该选择晶体管对应的近沟道区，以及厚度为T_far＜T_near并且位于近沟道层旁边与隧道区对应的远沟道区。一种制造这种EEPROM单元结构的相关的方法包括相应的步骤。

Description

具有非均匀沟道电介质厚度的EEPROM 单元结构及制造方法

技术领域

本发明涉及一种具有非均匀沟道电介质厚度的电可擦除可编程只读存储器单元结构及其制造方法。

背景技术

电可擦除可编程只读存储器(EEPROMs)是公知的。图1是典型EEPROM单元结构100的剖面图，根据背景技术，该结构包括基板101上的一个存储器晶体管(MTR)140和一个相应的选择晶体管142。MTR140包括一个栅极电介质结构156，该结构包括一个厚度为T_104a和T_104z的栅极电介质部分104a和104z，其中T_104z＞T_104a。图1中，附图标记118a表示一个中间电介质层。

对MTR140的浮动栅极116a(包括多晶硅层(多个))充电/放电，增大/减小MTR140相对于额定值的阈电压(Vth)。在EEPROM单元结构100中，用一个增加/减少的(decreased/increased)阈电压(V_th ^decreased，V_th ^increased)或反过来表示逻辑0/1值。该逻辑值存储在MTR100中并通过预定的读电压(Vr)是否足以开启MTR100来反映。

如同其他的集成电路，正在进行的设计目的是为了进一步高度集成该EEPROM，特别是通过减小单元结构的尺寸来实现。由于沟道长度L的减小，MTR 140表现出短沟道的效果，这是人们所不希望的。该背景技术通过相对于基板101的低掺杂浓度(P-)形成一个高掺杂(例如，P-类型)浓度(P+)的防击穿(PTP)区149，来弥补了这一缺陷。

发明内容

本发明的实施例之一涉及一个具有非均匀栅极电介质厚度的EEPROM单元结构。该EEPROM单元结构可以包括：一半导体基板；基板上的一存储器晶体管和一选择晶体管；以及在基板中晶体管之间形成的并且部分地延伸到该存储器晶体管下面的一浮动结；存储器晶体管中的一栅极电介质层，沿横向，被安排到具有厚度T_tunnel的隧道(tunnel)区中与浮动结的一部分重叠，一厚度为T_near＞T_tunne并被设置在隧道区的旁边与选择晶体管相对₁的近沟道区，以及一厚度为T_far＜T_near并被设置在近沟道层的一边与隧道区相对的远沟道区。

本发明的另一个实施例涉及一种制造具有非均匀栅极电介质厚度的EEPROM单元结构的方法。该方法可以包括：在半导体基板上形成一栅极电介质第一层，其中所述基板具有分别相应于随后制造的隧道、远沟道和近沟道区的第一，第二和第三区域，该第一和第三区域被第二区域分开；选择性地除掉部分在第一和第三区域上的第一层；在第一层和基板暴露部分上形成栅极电介质第二层；在第一，第二和第三区域上的栅极电介质材料的厚度分别为T_tunnel，T_near和T_far，具有关系T_near＞T_tunnel和T_near＞T_far；在第二层上继续形成相应于一晶体管的成分的附加层；以及选择性地除掉部分该第一，第二和附加层用以定义初期的存储器和选择晶体管以至使该第一，第二和第三区域被设置在存储器晶体管下面。

通过下述的实施例和附图的具体描述本发明的其他特征和优点将更加明显。

附图说明

图1是根据背景技术的电可擦除可编程只读存储器(EEPROM)单元结构的剖面图。

其他的图是：用于描述本发明的实施例而不应被解释为对其范围的限定。

图2是根据本发明的一个实施例的EEPROM单元结构的剖面图。

图3是图2所示的重叠电路图像的一个简单的说明。

图4是图2的说明，其标出了所选成分的厚度和长度。

图5A-5H是根据本发明的实施例制造EEPROM单元结构时各阶段的剖面图。

具体实施方式

图2是根据本发明的一个实施例的电可擦除可编程只读存储器(EEPROM)单元结构200的剖面图。该EEPROM单元结构200包括在诸如多晶硅这样的半导体的基板201上形成的一存储器晶体管(MTR)240和一相应的选择晶体管(STR)242。MTR240和STR242为，例如，诸如MOSFETs(金属氧化物半导体场效应晶体管)这样的场效应晶体管。作为将在剩余部分进行讨论的一个例子，可以用P-型掺杂物掺杂基板201；可选的，也可以用N-型掺杂物。

在基板201中形成的区包括：场效应区202；与STR242联合的漏极/源极(D/S)区246；与MTR240联合的D/S区248；一个防击穿(PTP)区249，其相对于P-型掺杂物浓度较低(P-)的基板101来说P-型掺杂物的浓度较高(例如，P+，根据上面所介绍的例子)；以及一个浮动结244，其位于MTR240和STR242之间并且部分地延伸到MTR240下面。浮动结244是一个双掺杂物漏极(DDD)，其具有相对于N-型掺杂物浓度较高(N+)的区域206来说N-型掺杂物浓度较低(例如，N-，根据上面介绍的例子)的区域228。区域206是浮动结244延伸到MTR240下面的部分，而区域228一般位于MTR240和STR242之间的区域。D/S区246和248具有轻掺杂漏极(LDD)结构，分别包括位于MTR240和STR242上面附近的低掺杂物浓度(例如，N-，根据最初介绍的例子)的区域231和227；以及位于场效应区202附近的高掺杂物浓度N+的区域230和226。

基板201也可以具有可选的补偿区250，其紧接着D/S248的区域227占用了一部分MTR240的沟道区。根据本发明补偿区250的存在与缺乏代表不同的实施例。补偿区比D/S248的区域227的掺杂物浓度(例如，N--，根据上面介绍的例子)低。

每一个MTR240和STR242都具有一双栅极(浮动栅极和控制栅极)结构。MTR240包括以下结构：一栅极电介质，例如，氧化硅，具有204a，204b，204c和204d部分的结构256；浮动栅极层216a，例如，由多晶硅构成；一电介质结构218a，例如，一氧化物-氮化物-氧化物(ONO)结构；以及一控制栅极层220a，例如，由多晶硅构成。应该注意的是，栅极电介质部分204b和204c合起来与背景技术的栅极电介质部分104z相对应。同时注意到的是，栅极电介质部分204b和204c代表栅极电介质材料的非均匀厚度，然而相反的是，背景技术的栅极电介质部分104z的厚度T_104z是均匀的。

栅极电介质部分204a位于浮动结244的区域206之上，并且与MTR240的隧道区相应，通过该隧道区首先利用Fowler-Nordheim(F-N)隧道效应发生充电/放电。F-N隧道效应是主要机制，利用该机制，对浮动栅极216a充电/放电以便增大/减少Vth阈值。栅极电介质部分204b和204c位于基板201中沟道区的上方。同样，栅极电介质部分204b和204c可以被描述为近沟道和远沟道部分，因为它们分别与隧道效应区和栅极电介质部分204a相对地接近和远离。栅极电介质部分204e位于：(同样)区域206上；在栅极电介质部分204a的一边与栅极电介质部分204b相对；并且在栅极电介质部分204a和STR242之间。

为了抑制该区域通过其发生隧道效应，栅极电介质部分204b和204d的厚度T_near和T_edge应比厚度T_tunnel大得多，即，分别为T_near＞T_tunnel和T_edge＞T_tunnel。同样，厚度T_far应比T_near小得多，即T_far＜T_near。栅极电介质部分204a的厚度T_tunnel可以与栅极电介质部分204c的厚度T_far大约相等，T_tunnel≈T_far。为了生产效率，栅极电介质部分204d的厚度T_edge和栅极电介质结构204e的厚度T_STR各自可以与厚度T_near大约相等，即T_edge≈T_near和T_STR≈T_near。而且，厚度的比率可以在范围

1 < \frac{T_{near}}{T_{tunnel}} < (\approx 4)

内。并且厚度的比率

可以在范围

1 < \frac{T_{near}}{T_{far}} < (\approx 4)

内。近沟道区的侧向尺寸，L_near，应该为L_near≥0.1μm以便抑制与栅极电介质部分204a相应区的隧道效应。作为与栅极电介质部分204d相应的边缘区的长度也是如此。

STR242与204e相对照；一浮动栅极层216b，例如，由多晶硅构成；电介质结构218b，例如，ONO结构；以及一控制栅极层220b，例如，由多晶硅构成。相对于栅极电介质结构256和204e，项目号216a/b-220a/b可以被描述成表示典型地在场效应晶体管中所见到的其他成分，以及为了简短，可以作为附加层222a/b分别被聚合在一起。

单元结构200还包括：分别位于区域231和227上的侧壁隔片252；以及隔片254，其相应于在形成过程中连在一起的诸如隔片252这样的隔片。

在本发明的展开过程中，背景技术中的以下问题被认识并且确定了其物理性质。在使用PTP区149之前，通常把一个1.8伏的读电压Vr加到EEPROM单元结构100上。根据背景技术PTP区149的使用一律将V_th ^decreased和V_th ^increased向上改变/增加一个量ΔV_PTP。因此，典型分配(Vthdecreased+ΔVPTP)i的{(Vthdecreased+ΔVPTP)i}值现在包括一个上范围{Vth(i)decreased(+)}，其具有比读电压大的值。具有Vthdecreased(+)的MTR140的一个例子，将一直被解释成存有相同的逻辑值而不管实际存储的逻辑值，因为V_th ^decreased(+)＞Vr，这是一个问题。对该问题的一个简单的解决办法是通过将Vr相应的向上改变/增加ΔV_PTP来补偿，V_r ^simplistic＝V_r+ΔV_PTP。但是这个简单的补偿同样相应的增加了电源的消费量，这也是一个问题。在EEPROM单元结构100被用于低电耗设备的情况下，例如，像智能卡这样的小型电池供电设备，V_r ^simplistic是特别不合需要的。替代地，需要这样一种技术，通过该技术，能够减少V_th ^PTP＝V_th ^pre-PTP+ΔV_PTP作为对该PTP-感应阈电压增加的补偿。在其他的情况中，根据本发明的实施例，显示出了在域值电压(Vth)中有一个统一的向下改变/减少ΔV_{non-unichannel-dielec}≈-ΔV_PTP从而得到以下等式，

V_th ^comp＝V_th ^PTP+ΔV_{non-unichannel-dielec}

＝(V_th ^pre-PTP+ΔV_halo)+(-ΔV_halo)

V_th ^comp≈V_th ^pre-PTP (等式1)

其中ΔV_{non-unichannel-dielec}代表阈电压中统一的由于存储器晶体管的沟道区上栅极电介质材料不均匀的厚度(下面将作更详细的讨论)所引起的向下改变/减小。

根据本发明的一个方面，这种减小或补偿的阈电压(Vth)，即V_th ^comp，被解释如下。形成MTR240的栅极电介质结构256，以至于栅极电介质部分204b和204c一起表示沟道上栅极电介质材料的非均匀厚度。该不均匀的程度，远远大于在厚度均匀层的制造中所产生的制造公差。由栅极电介质部分204b和204c一起表示的沟道上栅极电介质材料的这种非均匀的厚度，实现了在V_th ^PTP中向下改变/减少相同的ΔV_{non-unichannel-dielec}≈-ΔV_PTP。

更具体地，MTR240可以由下述的电路表示，

(电路1)

其具有串联的电容器C1＝C_218a和C2＝C₂₅₆(C2与零伏特连接)。在充电过程中，V1是高电压(V_H)，V1＝V_H并且被加到控制栅极层220a，而V3是零伏特，V3＝0^V，并且被加到浮动结244。相反地，在放电过程中，V1＝0^V被加到控制栅极层220，而V3＝V_H被加到浮动结244。电压V1经过电容器C1和C2分压，形成如下的V2

V 2 = V 1 (\frac{C_{dielec_nearest_V_{H}}}{C_{218 a} + C_{256}})

(等式2)

其中是电容耦合率，C_{dielec_nearest_VH}是离所加电压为V_H的结点最近的电容器的容量。应注意到的是，V2与MRT240充电/放电的强度正好成正比。

同样注意到的是C₂₅₆＝C_204c+C_204b+C_204a+C_204d。相应地，电路1可以如下面这样被重新绘制，

和204c的电容C_204a和C_204c小得多。因此，电路2又可以如下重新绘制。

(电路3)

图3是图2的一个简单的说明，其示出了电路3在MTR240上的重叠。根据等式3，电容C_204b和C_204d可以忽略并且不参与等式，如下所示。

V 2 = V 1 (\frac{C_{dielec_adjacent_V_{H}}}{C_{218 a} + C_{204 c} + C_{204 a}})

(等式4)

根据本发明的实施例，等式5是阈电压统一向下改变/减小的解释，例如，对V_th ^PTP的补偿。此外，在充电过程中，V1＝V_H并被加到控制栅极层220a，而V3＝0^V并被加到浮动结244，因此C_{dielec_adjacent_VH}＝C_218a。代入等式4得到下面的等式。

{V 2}^{ch \arg e} = V_{H} (\frac{C_{218 a}}{C_{218 a} + C_{204 c} + C_{204 a}})

(等式5)

此外，在放电过程中，V1＝0^V并被加到控制栅极层220a，而V3＝V_H并被加到浮动结244，并且C_{dielec_adjcent_VH}＝C_204a。代入等式4得到下面的等式。

{V 2}^{disch \arg e} = V_{H} (\frac{C_{204 a}}{C_{218 a} + C_{204 c} + C_{204 a}})

(等式6)

通过对等式5和6的查看显示了

{V 2}^{ch \arg e} &Proportional; \frac{1}{C_{218 a} + C_{204 c} + C_{204 a}}

和

{V 2}^{disch \arg e} &Proportional; \frac{1}{C_{218 a} + C_{204 c} + C_{204 a}},

可以概括为如下等式。

{V 2}^{MTR_240} &Proportional; \frac{1}{C_{218 a} + C_{204 c} + C_{204 a}}

(等式7)

相反，根据背景技术MTR140的V2的比率如下。

{V 2}^{MTR_140} &Proportional; \frac{1}{C_{118 a} + C_{104 a}}

(等式7)

由栅极电介质部分204c和204b一起表示的不均匀性，根据本发明的实施例把一个额外的项引入了V2比率的分母中，即C_204c。

换句话说，根据本发明的实施例，存在比率

{V 2}^{MTR_240} &Proportional; \frac{1}{C_{204 c}}

(等式8)

其与在V2^MTR_240比率中没有相应于C_204c的项的背景技术形成对比。同样地，栅极电介质部分204c可以用于向下改变/减小阈电压。

回顾一下电容与厚度成反比，

C &Proportional; \frac{1}{thickness},

(等式9)

可以通过将T_far减小到比T_tunnel小来提高电容C_204c，即T_far＜T_tunnel。通过提高C_204c来减小相对于背景技术的V2^MTR_140的V2^MTR_240。

由栅极电介质部分204b和204c一起来表示的栅极电介质材料的非均匀的厚度(根据本发明的实施例)产生了一个与背景技术相比较小的V2值，V2^MTR_240＜V2^MTR_140，这样就使得MTR240与背景技术的MTR140相比充电功能较弱。这种较弱的充电导致阈电压相应的减小。同样，通过栅极电介质部分204b和204c一起来表示该不均匀性致使与背景技术的MTR140相对的MTR240的放电功能较强。这种较强的放电同样导致阈电压相对减小。因此，根据ΔV_{non-unigate-dielec}≈-ΔV_PTP，栅极电介质部分204b和204c一起表示的该不均匀性的净效应电压中所产生的不想要的增加，因为栅极电介质部分204b和204c一起所表示的所述非均匀性的净效应而得到了补偿。

上面介绍的例子现在将结合用于EEPROM单元结构200的一些参数的近似值(虽然是例子)来扩展，如下表中所示。图4是图2的说明，其示出了下面提及的扩展例子的厚度和长度。长度L_MTR是MTR240的长度。栅极电介质部分204a-204d的长度分别为L_a，L_b，L_c和L_d。

参数	近似值	参数	近似值		参数	近似值
参数	近似值	参数	近似值		参数	近似值	L_a	0.18≤La≤0.20	T_tunnel	＝70	T₂₁₆	0.15μm
L_b	≥0.10μm	T_near	250≤T_edge≤280		T₂₁₈	90	L_a	0.18≤La≤0.20	T_tunnel	＝70	T₂₁₆	0.15μm
L_b	≥0.10μm	T_near	250≤T_edge≤280		T₂₁₈	90	L_c	＝0.43μm	T_far	＝70	T₂₂₀	0.15μm
L_d	＝0.12μm	T_edge	250≤T_edge≤280					＝0.43μm	T_far	＝70	T₂₂₀	0.15μm
L_d	＝0.12μm	T_edge	250≤T_edge≤280	L_MTR				＝0.9μm	T_STR	250≤T_edge≤280

此外，上面表格中长度和厚度的具体的值仅仅是例子并不是起限定作用的。

现在将讨论用于制造本发明的实施例的方法的例子，根据以前介绍的例子，并相对于图5A-5H，其为根据本发明的实施例制造EEPROM单元结构200时各种状态的横截面。图5A中，提供了P-型传导的基板201。通过离子注入形成PTP层249，例如，700Kev & 2.0(10¹³)/cm²硼，也可以50Kev &1.5(10¹²)/cm²。然后，形成场效应区202。形成一厚度大约为240～280的栅极电介质第一层204。然后在N-型掺杂物的制造区域206执行离子注入，例如，使用50-70Kev & 7.0(10¹³)/cm²的磷或60-120Kev & 7.0(10¹³)～1.5(10¹⁴)/cm²的砷。

在图5B中，设计了第一层204，然后把位于区域208和210上的那部分除掉，其中区域208和210分别与随后制造的隧道区和远沟道层相对应。

图5C中，任选地执行更多离子注入以制造补偿区250，例如，采用25-45Kev & 2.0(10¹¹)/cm²～5.0(10¹¹)/cm²的砷。如果产生了区250，那么区域206中的N-型掺杂物的浓度就被提高了。图5D中，形成厚度大约为70～80的栅极电介质的第二层204，其生成了栅极电介质部分204c，204b，204a和204y。

图5E中，形成浮动栅极层216，例如，厚度大约为1000～2000的多晶硅。图5F中，形成电介质结构218，例如，厚度大约为50的具有低氧化物层的ONO结构，厚度大约为80的氮化物层和厚度大约为60的上氧化物层。然后，形成控制栅极层220，例如，厚度大约为1000～2000的多晶硅，这就形成了中间结构。

图5G中，设计了中间结构502并有选择地除掉某些部分用以定义初期的MTR240和初期的STR242。结果，栅极电介质部分204y成为初期的MTR240的栅极电介质部分204d和初期的STR242的栅极电介质部分204e。然后执行更多离子注入用以制造具有N-型掺杂物一较低浓度(N-)的初期的区域227，228和231，例如，采用25Kev & 2.0(10¹⁴)/cm²的砷。图5H中，形成侧壁隔片252和254。然后，执行更多的离子注入以形成具有N-型掺杂物一较高浓度(N+)的区域226和230，例如，采用50Kev & 5.0(10¹⁵)/cm²的砷。相应地初期的区域的浓度上升为N+。最后，执行另一个离子注入以将区域228的浓度变回N-，例如，采用90Kev & 8.0(10¹²)/cm²的磷。接下来，在MTR和STR的侧壁上形成侧壁隔片252和254。

本发明被如此描述，显而易见的是，可以采用多种方法来改变此结构和方法。这种变化并不脱离本发明的精神和范围，并且所有这样的修改都包括在本发明的范围中。

Claims

1、一个具有非均匀沟道电介质厚度的EEPROM单元结构，该EEPROM单元结构包括：

一半导体基板；

基板上的一存储器晶体管和一选择晶体管；以及

在基板中晶体管之间形成的并且部分地延伸到存储器晶体管下面的一浮动结；

存储器晶体管中的一栅极电介质层，沿横向被安排到

厚度为T_tunnel并叠加在一部分浮动结上的一隧道区，

厚度为T_near＞T_tunnel并位于隧道区的旁边与选择晶体管相对的一近沟道区，以及

厚度为T_far＜T_near并位于近沟道区的旁边与隧道区相对的一远沟道区。

2、如权利要求1的EEPROM单元结构，其中T_tunnel≈T_far。

3、如权利要求1的EEPROM单元结构，其中至少适合下述之一：

1 < \frac{T_{near}}{T_{tunnel}} < (\approx 4)

和

1 < \frac{T_{near}}{T_{far}} < (\approx 4) .

4、如权利要求1的EEPROM单元结构，其中T_near大约等于选择晶体管的栅极电介质层的厚度。

5、如权利要求1的EEPROM单元结构，其中近沟道区的横向尺寸，L_near，为L_near≥0.1μm。

6、如权利要求1的EEPROM单元结构，其中存储器晶体管中的栅极电介质进一步被布置成包括一厚度为T_edge≈T_near并位于隧道区的旁边与近沟道区相对的边缘区。

7、如权利要求1的EEPROM单元结构，其中：

该基板为第一传导类型；并且

在栅极电介质远沟道区下面的基板中形成第二传导类型的一个轻掺杂补偿区。

8、如权利要求7的EEPROM单元结构，其中补偿区的一个区域采用自动对准方式与栅极电介质层的远沟道区的区域相应。

9、如权利要求7的EEPROM单元结构，其中：

补偿区的深度为d_comp；并且

在邻近补偿区的基板中形成一个深度为d_source＞d_comp的源极区域。

10、如权利要求7的EEPROM单元结构，其中该补偿区的传导类型是N-型。

11、如权利要求7的EEPROM单元结构，其中栅极电介质是一种氧化物。

12、如权利要求7的EEPROM单元结构，其中：

该选择晶体管包括一栅极电介质层；并且

每一个晶体管还包括

栅极电介质层上的一多晶硅浮动栅极层，

浮动栅极层上的另一个电介质层，以及

其他电介质层上的一多晶硅控制栅极层；

13、如权利要求12的EEPROM单元结构，其中该另一种电介质是ONO。

14、一种制造具有非均匀沟道电介质厚度的EEPROM单元结构的方法，该方法包括：

在半导体基板上形成一栅极电介质第一层，其中所述基板具有与随后制造的隧道、远沟道和近沟道区分别相应的第一、第二和第三区域，该第一和第三区域被第二区域分开；

选择地除掉在第一和第三区域上的第一层的部分；

在第一层和基板的暴露部分上形成栅极电介质第二层；

分别在第一，第二和第三区域上的栅极电介质材料的厚度T_tunnel，T_near和T_far，具有关系T_near＞T_tunnel和T_near＞T_far；

在第二层上继续形成与晶体管的成分相应的附加层；以及

选择地除掉部分第一，第二和附加层以定义初期的存储器和选择晶体管以至使该第一，第二和第三区域位于存储器晶体管的下面。

15、如权利要求14的方法，其中T_tunnel≈T_far。

16、如权利要求14的方法，其中至少应用下述之一：

1 < \frac{T_{near}}{T_{tunnel}} < (\approx 4) .

和

1 < \frac{T_{near}}{T_{far}} < (\approx 4) .

17、如权利要求14的方法，其中T_near大约等于选择晶体管的栅极电介质层的厚度。

18、如权利要求14的方法，其中近沟道区的横向尺寸，L_near，为L_near≥0.1μm。

19、如权利要求14的方法，其中选择地除掉部分第一层的步骤，导致栅极电介质材料的厚度T_edge具有关系T_edge≈T_near，其中所述材料在第四区域上、位于第一区域的一侧与第二区域相对并相应于边缘区。

20、如权利要求14的方法，其中：

该基板是第一传导类型；并且

该方法还包括

在基板的第三区域中形成第二传导类型的一轻掺杂补偿区。

21、如权利要求20的方法，还包括：

将该补偿区向下延伸到深度d_comp；以及

在基板中形成一向下深度为d_source＞d_comp的源极区域。

22、如权利要求20的方法，还包括：

使该补偿区的传导类型为N-型。

23、如权利要求14的方法，还包括：

使用氧化物作为该栅极电介质第一和第二层的材料。

24、一个具有非均匀栅极电介质厚度的EEPROM单元结构，该EEPROM包括：

一个半导体基板；

基板上的一存储器晶体管和一相应的选择晶体管；以及

在基板中晶体管之间形成的并且部分地延伸到该存储器晶体管下面的一浮动结；

存储器晶体管中位于沟道区上面的栅极电介质层部分的厚度不均匀，该不均匀的程度远大于在厚度均匀的层的制造中所产生的制造公差。

25、如权利要求24的EEPROM单元结构，其中：

沟道区上远离该相应选择晶体管的栅极电介质层的厚度T_further小于沟道区上接近该相应选择晶体管的栅极电介质层的厚度T_closer，T_further＜T_closer。

26、一种制造具有非均匀栅极电介质厚度的EEPROM单元结构的方法，该方法包括：

在半导体基板上形成栅极电介质第一层；

选择地除掉部分在基板预定区域上的第一层；

在第一层和基板的暴露部分上形成栅极电介质第二层；

在第二层上继续形成相应于晶体管的成分的附加层；以及

选择地除掉部分该第一，第二和附加层用以定义一初期的存储器晶体管和一相应初期的选择晶体管；

位于沟道区上初期的存储器晶体管中栅极电介质材料的厚度是非均匀的，该不均匀的程度远大于在制造厚度均匀的层中所产生的制造公差。

27、如权利要求26的EEPROM单元结构，还包括：

选择地除掉部分第一层以至于沟道层上远离相应选择晶体管的栅极电介质材料的所获得的厚度T_further小于沟道层上接近相应选择晶体管的栅极电介质层的所获得的厚度T_closer，T_further＜T_closer。