DE19957540B4 - Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet - Google Patents

Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet Download PDF

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Abstract

Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet, bestehend aus den Schritten:
a) Ausbilden einer Maskenschicht (2) an der Oberfläche eines Halbleitersubstrats (1);
b) selektives Entfernen von vorbestimmten Bereichen der Maskenschicht (2) zum Ausbilden von Gatebereichen (GB);
c) Ausbilden einer Implantationsmaskenschicht (3) an der Oberfläche der Maskenschicht (2) mit den Gatebereichen (GB) durch Abscheiden einer ganzflächigen, homogenen Isolierschicht;
d) Implantieren von Verunreinigungen zum Ausbilden des Anti-Punch-Through-Implantationsgebietes (4) im Halbleitersubstrat (1) des Gatebereichs (GB);
e) ganzflächiges Entfernen der Implantationsmaskenschicht (3);
f) Ausbilden einer Gate-Isolationsschicht (5) an der Oberfläche des Halbleitersubstrats (1) im Gatebereich (GB);
g) Ausbilden einer Gateschicht (6) im Gatebereich (GB);
h) Entfernen der Maskenschicht (2); und
i) Ausbilden von Source-/Draingebieten (S, D) im Halbleitersubstrat (1) unter Verwendung der Gateschicht (6) als Maske.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet und insbesondere auf eine verbesserte Transistorstruktur für DRAM-Eintransistorspeicherzellen mit Strukturbreiten ≤ 0,15 μm.
  • Insbesondere bei der Herstellung von hochintegrierten Speichervorrichtungen wie z. B. DRAM-Speichern wird es ab Strukturbreiten unterhalb von 0,15 μm zunehmend schwieriger, Transistoren zu erzeugen, die sowohl ein exzellentes Leckstromverhalten Ioff pro Transistor, was wesentlich für die Ladungshaltezeit bzw. Retentionszeit in einer Eintransistorspeicherzelle ist, als auch einen ausreichenden ON-Strom zur Ladungsspeicherung pro Transistor aufweisen. Gleichzeitig sollten geringe Einsatzspannungen von ca. 0,8 V bei einer externen Spannungsversorgung von beispielsweise lediglich 1,6 V realisierbar sein.
  • 1a) und 1b) zeigen eine vereinfachte Schnittansicht von wesentlichen Verfahrensschritten zur Herstellung eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet gemäß dem Stand der Technik, wie er beispielsweise aus der Druckschrift US 5,686,321 bekannt ist.
  • Da insbesondere bei der Herstellung von hochintegrierten Feldeffekttransistoren der sogenannte Punch-Through-Effekt ein großes Problem darstellt, verwendet man insbesondere bei Kurzkanal-Transistoren zunehmend Anti-Punch-Through-Implantationsgebiete, die eine übermäßige Ausdehnung eines Verarmungsgebiets bzw. einer Raumladungszone (depletion region) im Kanalbereich verringert und dadurch die Punch-Through-Spannung erhöht.
  • Derartige Anti-Punch-Through-Implantationsgebiete werden beispielsweise selbstjustierend lokal zwischen jeweilige Source-/Draingebiete implantiert, wodurch sich Strukturbreiten von ≤ 0,15 μm realisieren lassen.
  • Gemäß 1a) wird in einem derartigen herkömmlichen Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet zunächst auf einem Halbleitersubstrat 10 eine Gate-Isolationsschicht 20 ganzflächig ausgebildet. Anschließend wird eine Nitridschicht 30 als Maskenschicht abgeschieden und zum Ausbilden von jeweiligen Gatebereichen GB entsprechend strukturiert. Ferner werden an den Randbereichen der Aussparung für den Gatebereich GB Polysilizium-Spacer 50 ausgebildet, die als zusätzliche Maskierung für die nachfolgende Implantation I1 wirken. Hierbei werden bei der Implantation I1 unter Verwendung der Polysilizium-Spacer 50 und der Nitrid-Maskenschicht 30 Verunreinigungen lokal in einen Kanalbereich des Halbleitersubstrats 10 eingebracht, wodurch das Anti-Punch-Through-Implantationsgebiet 40 ausgebildet wird.
  • Gemäß 1b) werden in nachfolgenden Schritten des herkömmlichen Verfahrens zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet 40 die Spacer 50 entfernt und die Aussparung des Gatebereichs GB mit einer Gateschicht zum Ausbilden einer Gateelektrode bzw. Steuerelektrode 60 aufgefüllt. Anschließend wird die Nitrid-Maskenschicht 30 entfernt und unter Verwendung der Gateelektrode 60 eine weitere Implantation I2 zum Ausbilden von Source-/Draingebieten S und D im Halbleitersubstrat 10 durchgeführt.
  • Auf diese Weise erhält man einen Feldeffekttransistor mit verbesserten Kurzkanal-Eigenschaften, der auf selbstjustierende Art und Weise hergestellt werden kann. Nachteilig ist jedoch bei diesem herkömmlichen Herstellungsverfahren insbesondere die Verwendung von zusätzlichen Verfahrensschritten zur Ausbildung der Maskierungsspacer 50 und die Implantation durch die Gate-Isolationsschicht 20. Insbesondere die Implantation durch die Gate-Isolationsschicht 20 kann die Qualität der Gate-Isolationsschicht nachteilig beeinflussen, wodurch sich die Transistoreigenschaften des Kurzkanal-Transistors verschlechtern.
  • Aus der DE 42 08 537 C2 ist ein Verfahren bekannt, bei dem eine pleitende Ionenimplantationsschicht in der Kanalzone einer MOS-FET-Struktur ohne zwischenliegende Opferoxidschicht durch Implantation durch ein entsprechendes Fenster in einer Nitridschicht erzeugt wird.
  • Weiterhin ist aus der DE 43 41 509 A1 ein Verfahren zur Herstellung eines MOS-Transistors bekannt, bei dem eine dünne Opferoxidschicht außerhalb einer Polysiliziumschicht vor der Implantation eines Anti-Punch-Through-Gebieten abgeschieden wird.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet zu schaffen, welches kostengünstig zu realisieren ist und bei verringerten Strukturbreiten verbesserte Transistoreigenschaften liefert.
  • Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des Patentanspruches 1 gelöst.
  • Insbesondere durch das Ausbilden einer leicht realisierbaren Implantationsmaskenschicht durch Abscheiden einer ganzflächigen, homogenen Isolierschicht für das Ausbilden des Anti-Punch-Through-Implantationsgebietes und dem zeitlich nachfolgenden Ausbilden einer Gate-Isolationsschicht erhält man einen Kurzkanal-Feldeffekttransistor mit verbesserten Eigenschaften, da die Gate-Isolationsschicht durch den Beschuss von Verunreinigungen während einer Implantation verschont bleibt.
  • Vorzugsweise wird die Implantationsmaskenschicht durch Abscheiden der homogenen Isolierschicht aus der Gasphase erzeugt, wodurch sich eine besonders kostengünstige Realisierung zur Ausbildung der Implantationsmaskenschicht ergibt, die insbesondere für die zuverlässige Herstellung planarer Transistoren mit einer Strukturgröße < 0,1 μm ermöglicht. Dadurch wird die weitere Reduzierung einer Zellfläche hochintegrierter Eintransistor-Speicherzellen wie z.B. in DRAMs ermöglicht und ein produktionstechnisch komplizierte Ausweichlösung wie z. B. vertikale Transistoren vermieden.
  • Das Implantieren von Verunreinigungen zum Ausbilden des Anti-Punch-Through-Implantationsgebiets erfolgt vorzugsweise ver tikal oder schräg, wodurch man eine lokale Kanalimplantation für einen zentralen oder leicht versetzten Kanalbereich des Feldeffekttransistors mittels selbstjustierender Maskierungstechnologie erhält. Auf diese Weise können hohe lokale Feldstärken in Source-/Draingebieten weiter verringert und hohe Sättigungsströme im eingeschalteten Feldeffekttransistor realisiert werden.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
    •
  • Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1a und 1b vereinfachte Schnittansichten von wesentlichen Verfahrensschritten zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet gemäß dem Stand der Technik; und
  • 2a bis 2g vereinfachte Schnittansichten von wesentlichen Verfahrensschritten zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet gemäß der vorliegenden Erfindung.
  • Im Verfahrensschritt gemäß 2a wird zunächst an der Oberfläche eines Halbleitersubstrats 1 eine Maskenschicht 2 ausgebildet und entsprechend strukturiert, wodurch sich Gatebereichen GB ergeben. Vorzugsweise besteht das Halbleitersubstrat 1 aus Si, SiGe, SiC, SOI, GaAs oder einem sonstigen III-V-Halbleiter. Für die Maskenschicht 2 wird vorzugsweise eine Hartmaske wie z.B. eine Nitridschicht verwendet, wobei durch die Strukturierung bzw. das Ausbilden der Gatebereiche GB eine sogenannte inverse Gate-Hartmaske entsteht. Alternativ zur bevorzugten Si3N4-Schicht können auch andere Maskenschichten zur Ausbildung der Gatebereiche GB verwendet werden.
  • In einem nachfolgenden Verfahrensschritt gemäß 2b wird nunmehr ganzflächig eine relativ dünne Implantationsmaskenschicht 3 ausgebildet. Vorzugsweise erfolgt dieses Ausbilden der Implantationsmaskenschicht 3 durch Abscheiden einer homogenen Isolierschicht aus einer Gasphase, wodurch man die in 2b dargestellte gleichmäßig dicke Implantationsmaskenschicht 3 erhält. Die Implantationsmaskenschicht 3 besteht vorzugsweise aus einer SiO2-Schicht und wird mit einem nachfolgend nicht näher beschriebenen herkömmlichen Gasphasen-Abscheideverfahren ausgebildet. Die Implantationsmaskenschicht 3 kann jedoch auch aus weiteren Materialien bestehen und/oder mittels anderer herkömmlicher Verfahren abgeschieden werden.
  • In einem Verfahrensschritt gemäß 2c erfolgt nunmehr eine vertikale Implantation I1 oder optional eine schräge Implantation I1s zum Implantieren von Verunreinigungen im Halbleitersubstrat 1. Hierbei wird unter Verwendung der Maskenschicht 2 und der darüberliegenden Implantationsmaskenschicht 3 das Anti-Punch-Through-Implantationsgebiet 4 zentriert oder seitlich versetzt im Halbleitersubstrat 1 an der Stelle des Gatebereichs GB bzw. einem entsprechenden Kanalbereich ausgebildet. Aufgrund der homogenen Schichtdicke der Implantationsmaskenschicht 3 wirkt die vertikal im Gatebereich GB entlang den Rändern der Maskenschicht 2 verlaufende Implantationsmaskenschicht 3 wie eine zusätzliche Maske, wodurch lediglich in einem lokalen Bereich des Gatebereichs GB im Halbleitersubstrat 1 bzw. dem entsprechenden Kanalbereich zentriert oder seitlich leicht versetzt das Anti-Punch-Through-Implantationsgebiet 4 bzw. 4s ausgebildet wird.
  • Die im Gatebereich GB bzw. in der durch die Maskenschicht 2 ausgebildeten Aussparung horizontal verlaufende Implantationsmaskenschicht 3 stellt hierbei kein wesentliches Hindernis für die Implantation I1 oder I1s dar, weshalb relativ geringe Implantationsenergien verwendet werden können. Demzufolge wird außerhalb des Gatebereichs GB die maskierende Wirkung im wesentlichen durch die Maskenschicht 2 realisiert. Da die Herstellung einer derartigen Implantationsmaskenschicht 3 relativ einfach ist, ergibt sich ein kostengünstiges Verfahren zur Herstellung eines Kurzkanal-Feldeffekttransistors für Strukturbreiten unterhalb von 0,1 μm.
  • Zur Verbesserung des Anti-Punch-Through-Verhaltens kann durch die schräge Implantation I1s das Anti-Punch-Through-Implantationsgebiet 4s in Abhängigkeit von den verwendeten Drain-/Sourcespannungen an ein später definiertes bzw. ausgebildetes Drain-/Sourcegebiet herangeführt bzw. verschoben werden, wodurch sich lokale Feldstärken weiter ausgleichen lassen und man verbesserte Sättigungsströme für den Feldeffekttransistor erhält.
  • In einem nachfolgenden Verfahrensschritt gemäß 2d wird nunmehr die Implantationsmaskenschicht 3, welche im wesentlichen als Opferschicht verwendet wird, mittels eines herkömmlichen Ätzverfahrens ganzflächig entfernt.
  • In einem Verfahrensschritt gemäß 2e erfolgt nunmehr eine lokale Ausbildung einer Gate-Isolationsschicht 5 an der Oberfläche des Halbleitersubstrats 1 im Gatebereich GB. Vorzugsweise wird dieses lokale Ausbilden der Gate-Isolationsschicht 5 durch ein thermisches Oxidationsverfahren unter Verwendung der Maskenschicht 2 als Maske realisiert. Hierbei wird beispielsweise mit einer herkömmlichen thermischen Oxi dation das Halbleitersubstrat 1 lokal im Gatebereich GB oxidiert, wodurch bei Verwendung von Si als Halbleitersubstrat 1 beispielsweise eine SiO2-Gate-Isolationsschicht 5 ausgebildet wird.
  • Diese Gate-Isolationsschicht 5 besitzt hierbei insbesondere im Gegensatz zum eingangs genannten Stand der Technik hervorragende elektrische Eigenschaften, weshalb es auch als Tunneloxid für sogenannte nichtflüchtige Eintransistorhalbleiterspeicherzellen verwendet werden kann (z.B. Flash-Speicher). Eine leichte Unteroxidation der Maskenschicht 2 stellt hierbei keinerlei Nachteile dar, da sie insbesondere bei einem späteren Ausbilden von Source-/Draingebieten vorzugsweise mittels Spacertechnik ausgeglichen wird.
  • Im Gegensatz zum Stand der Technik stehen ferner bei der Auswahl von Dotierstoffen alle Möglichkeiten gleichwertig zur Verfügung, da eine jeweils unterschiedliche Beschädigung einer Gate-Isolationsschicht durch die jeweiligen Dotierstoffe bei der erfindungsgemäßen nachträglichen Ausbildung der Gate-Isolationsschicht nicht von Bedeutung ist. Der Freiheitsgrad bei der Realisierung insbesondere der Anti-Punch-Through-Implantationsgebiete wird dadurch stark verbessert.
  • Gemäß 2f wird in nachfolgenden Verfahrensschritten eine Gateschicht bzw. Gateelektrode 6 im Gatebereich GB ausgebildet. Vorzugsweise wird hierbei eine Polysiliziumschicht ganzflächig abgeschieden und unter Verwendung eines selektiven Ätzverfahrens bis zur Maskenschicht 2 entfernt, wodurch sich zunächst eine nichtdargestellte halb gefüllte Aussparung im Gatebereich GB ergibt. Anschließend kann bei Realisierung der Gateschicht 6 durch eine Mehrschichtstruktur beispielsweise eine WSix-Schicht ganzflächig abgeschieden und wiederum beispielsweise mittels CMP (chemical mechanical polishing) bis zur Maskenschicht 2 planarisiert werden, wodurch man die in 2f dargestellte Schnittansicht erhält.
  • Die Gateelektrode bzw. Gateschicht 6 kann jedoch auch aus einem einzigen elektrisch leitenden Material bestehen und/oder selektiv in der Aussparung für den Gatebereich GB ausgebildet werden. Wesentlich für die vorliegende Erfindung ist jedoch die weiterhin vorhandene Maskenschicht 2, die auf diese Art und Weise für alle wesentlichen Implantations- und Strukturierungsvorgänge hinsichtlich des Gatebereichs GB selbstjustierende Prozesse ermöglichen.
  • Gemäß 2g werden in nachfolgenden Schritten zunächst die Maskenschicht 2 entfernt und beispielsweise unter Verwendung der Gateelektrode bzw. Gateschicht 6 als Maske schwach dotierte Source-/Draingebiete S/D (LDD, low doped drain) im Halbleitersubstrat 1 ausgebildet. Vorzugsweise werden in einem nachfolgenden Schritt Spacerschichten 7 an den Seitenwänden der Gateelektrode bzw. Gateschicht 6 ausgebildet und eine weitere (starke) Dotierung zum selbstjustierenden Ausbilden von stark dotierten Source-/Draingebieten (HDD, high doped drain) durchgeführt.
  • Vorzugsweise erfolgt diese Dotierung der Source-/Draingebiete S/D mittels einer oder mehrerer weiterer Ionenimplantationen I2, wobei jedoch grundsätzlich auch Diffusionsverfahren möglich sind.
  • Zur weiteren Verbesserung der Transistoreigenschaften kann darüber hinaus eine Seitenwand-Oxidation (side wall oxidation) sowie ein sogenanntes „junction annealing" zum Ausheilen von jeweiligen pn-Übergängen durchgeführt werden. Auf diese Weise erhält man einen Kurzkanal-Feldeffekttransistor mit verbesserten elektrischen Eigenschaften, der sich insbesondere für hochintegrierte Schaltungen mit einer Strukturbreite von ≤ 0,15 μm einfach und kostengünstig realisieren läßt.
  • Die Erfindung wurde vorstehend anhand eines Feldeffekttransistors für eine DRAM-Eintransistorspeicherzelle beschrieben. Sie ist jedoch nicht darauf beschränkt und umfaßt vielmehr alle Anwendungsfälle von Kurzkanal-Feldeffekttransistoren, wie sie beispielsweise auch in nichtflüchtigen Halbleiterspeicherzellen mit ladungsspeichernder Schicht (Flash, EEPROM, EPROM) und sonstigen Schaltungen mit Kurzkanal-Feldeffekttransistoren verwendet werden können.
  • Die vorliegende Erfindung wurde insbesondere anhand eines n-Kanal-MOSFETs beschrieben, sie ist jedoch nicht darauf beschränkt und umfaßt vielmehr alle weiteren Feldeffekttransistorstrukturen oder Kombinationen und insbesondere auch den p-Kanal-MOSFET.

Claims (10)

  1. Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet, bestehend aus den Schritten: a) Ausbilden einer Maskenschicht (2) an der Oberfläche eines Halbleitersubstrats (1); b) selektives Entfernen von vorbestimmten Bereichen der Maskenschicht (2) zum Ausbilden von Gatebereichen (GB); c) Ausbilden einer Implantationsmaskenschicht (3) an der Oberfläche der Maskenschicht (2) mit den Gatebereichen (GB) durch Abscheiden einer ganzflächigen, homogenen Isolierschicht; d) Implantieren von Verunreinigungen zum Ausbilden des Anti-Punch-Through-Implantationsgebietes (4) im Halbleitersubstrat (1) des Gatebereichs (GB); e) ganzflächiges Entfernen der Implantationsmaskenschicht (3); f) Ausbilden einer Gate-Isolationsschicht (5) an der Oberfläche des Halbleitersubstrats (1) im Gatebereich (GB); g) Ausbilden einer Gateschicht (6) im Gatebereich (GB); h) Entfernen der Maskenschicht (2); und i) Ausbilden von Source-/Draingebieten (S, D) im Halbleitersubstrat (1) unter Verwendung der Gateschicht (6) als Maske.
  2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass das Ausbilden der Implantationsmaskenschicht (3) in Schritt c) durch Abscheiden der homogenen Isolierschicht aus der Gasphase erfolgt.
  3. Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass die Implantationsmaskenschicht (3) eine SiO2-Schicht darstellt.
  4. Verfahren nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass das Ausbilden der Gate-Isolationsschicht (5) in Schritt f) durch thermische Oxidation des Halbleitersubstrats (1) erfolgt.
  5. Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass die Gate-Isolationsschicht (5) eine SiO2-Schicht ist.
  6. Verfahren nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass das Implantieren in Schritt d) vertikal (I1) oder schräg (I1s) zum Ausbilden des Anti-Punch-Through-Implantationsgebietes (4, 4s) zentriert oder seitlich versetzt im Halbleitersubstrat (1) des Gatebereichs (GB) erfolgt.
  7. Verfahren nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass das Ausbilden der Source-/Draingebiete (S, D) in Schritt i) ein Ausbilden von schwach dotierten und stark dotierten Source-/Draingebieten darstellt, wobei für das Ausbilden der stark dotierten Source-/Draingebiete (S, D) zusätzliche seitlich an der Gateschicht (6) angeordnete Spacer (7) verwendet werden.
  8. Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass das Ausbilden der Source-/Draingebiete (S, D) in Schritt i) zumindest eine weitere Implantation (I2) von Verunreinigungen darstellt.
  9. Verfahren nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass die Maskenschicht (2) eine Si3N9-Hartmaske ist.
  10. Verfahren nach einem der Patentansprüche 1 bis 9, dadurch gekennzeichnet, dass die Gateschicht (6) eine Polysilizium- und/oder WSix-Schicht ist.
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