JPH088314B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
- Publication number
- JPH088314B2 JPH088314B2 JP1264453A JP26445389A JPH088314B2 JP H088314 B2 JPH088314 B2 JP H088314B2 JP 1264453 A JP1264453 A JP 1264453A JP 26445389 A JP26445389 A JP 26445389A JP H088314 B2 JPH088314 B2 JP H088314B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- prom
- forming
- eprom
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 136
- 238000004519 manufacturing process Methods 0.000 title claims description 84
- 230000015572 biosynthetic process Effects 0.000 claims description 138
- 239000012535 impurity Substances 0.000 claims description 129
- 230000002093 peripheral effect Effects 0.000 claims description 85
- 239000000758 substrate Substances 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 50
- 238000000059 patterning Methods 0.000 claims description 28
- 238000003860 storage Methods 0.000 claims description 12
- 230000000903 blocking effect Effects 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims 6
- 239000010410 layer Substances 0.000 description 265
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 151
- 229920005591 polysilicon Polymers 0.000 description 151
- 229920002120 photoresistant polymer Polymers 0.000 description 39
- 150000004767 nitrides Chemical class 0.000 description 24
- 238000009792 diffusion process Methods 0.000 description 17
- 239000004020 conductor Substances 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 14
- 230000000694 effects Effects 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 10
- 238000001259 photo etching Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 2
- -1 Arsenic ions Chemical class 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052810 boron oxide Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- JKWMSGQKBLHBQQ-UHFFFAOYSA-N diboron trioxide Chemical compound O=BOB=O JKWMSGQKBLHBQQ-UHFFFAOYSA-N 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置およびその製造方法に関
し、特に紫外線により記憶消去が可能なメモリセルと、
電気的に記憶消去が可能なメモリセルとを同一チップ上
に混載した半導体記憶装置およびその製造方法に関す
る。
し、特に紫外線により記憶消去が可能なメモリセルと、
電気的に記憶消去が可能なメモリセルとを同一チップ上
に混載した半導体記憶装置およびその製造方法に関す
る。
（従来の技術） 従来、１チップ上にSRAMと、EPROMとを混載した１チ
ップマイクロコンピュータが良く知られている。このよ
うな、１チップマイクロコンピュータは、書き替える必
要があるデータと、書き替える必要がほとんどないデー
タとがある場合に用いられている。例えば書き替える必
要があるデータを記憶させる場合には、揮発性メモリで
あるSRAMで構成されたメモリ部に記憶させ、書き替える
必要がほとんどないデータを記憶させる場合には、不揮
発性メモリであるEPROMで構成されたメモリ部に記憶さ
せる。
ップマイクロコンピュータが良く知られている。このよ
うな、１チップマイクロコンピュータは、書き替える必
要があるデータと、書き替える必要がほとんどないデー
タとがある場合に用いられている。例えば書き替える必
要があるデータを記憶させる場合には、揮発性メモリで
あるSRAMで構成されたメモリ部に記憶させ、書き替える
必要がほとんどないデータを記憶させる場合には、不揮
発性メモリであるEPROMで構成されたメモリ部に記憶さ
せる。
ところで、上記EPROMで構成されたメモリ部は、他のR
OMで構成しても構わないが、EPROMで構成することによ
り、メーカー側でデータを書き込む（装置内に作り込
む）必要がなく、ユーザー側で任意なデータを書き込
め、非常に便利で、かつ汎用性の高い製品となる。
OMで構成しても構わないが、EPROMで構成することによ
り、メーカー側でデータを書き込む（装置内に作り込
む）必要がなく、ユーザー側で任意なデータを書き込
め、非常に便利で、かつ汎用性の高い製品となる。
しかし、上記１チップマイクロコンピュータでは、書
き替える必要があるデータを記憶させるメモリ部がSRAM
にて構成されているため、チップ上で、このメモリ部が
占める割合が大きいものとなっている。よって、上記SR
AMと、EPROMとを混載した１チップマイクロコンピュー
タのチップサイズは、大きいものとなっている。
き替える必要があるデータを記憶させるメモリ部がSRAM
にて構成されているため、チップ上で、このメモリ部が
占める割合が大きいものとなっている。よって、上記SR
AMと、EPROMとを混載した１チップマイクロコンピュー
タのチップサイズは、大きいものとなっている。
（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、
その目的は、チップサイズが縮小された、１チップマイ
クロコンピュータのような、書き替える必要があるデー
タを記憶する記憶部と、書き替える必要がほとんどない
データを記憶する記憶部とを具備する不揮発性半導体記
憶装置およびその製造方法を提供することにある。
その目的は、チップサイズが縮小された、１チップマイ
クロコンピュータのような、書き替える必要があるデー
タを記憶する記憶部と、書き替える必要がほとんどない
データを記憶する記憶部とを具備する不揮発性半導体記
憶装置およびその製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明に係る半導体記
憶装置によれば、同一半導体基板上に、E2PROMにて構成
された第１の記憶部と、EPROMにて構成された第２の記
憶部と、MOSFETにて構成された周辺部とを少なくとも具
備し、前記E2PROMが持つ浮遊ゲートを構成する導電層
と、前記EPROMが持つ浮遊ゲートを構成する導電層との
面積抵抗値がそれぞれ異なり、前記E2PROMが持つ浮遊ゲ
ートの面積抵抗値を、前記EPROMが持つ浮遊ゲートの面
積抵抗値よりも大きくしたことを特徴としている。
憶装置によれば、同一半導体基板上に、E2PROMにて構成
された第１の記憶部と、EPROMにて構成された第２の記
憶部と、MOSFETにて構成された周辺部とを少なくとも具
備し、前記E2PROMが持つ浮遊ゲートを構成する導電層
と、前記EPROMが持つ浮遊ゲートを構成する導電層との
面積抵抗値がそれぞれ異なり、前記E2PROMが持つ浮遊ゲ
ートの面積抵抗値を、前記EPROMが持つ浮遊ゲートの面
積抵抗値よりも大きくしたことを特徴としている。
また、その製造方法では、半導体基板上にフィールド
絶縁膜を形成し、素子領域としてE2PROM形成予定領域、
EPROM形成予定領域、および周辺用MOSFET形成予定領域
を得て、前記E2PROM形成予定領域に対して所定の不純物
をイオン注入し、第１の不純物層を形成し、前記各素子
領域上に第１のゲート絶縁膜を形成し、前記EPROM形成
予定領域、および周辺用MOSFET形成予定領域上に形成さ
れた前記第１のゲート絶縁膜を剥離し、前記EPROM形成
予定領域、および周辺用MOSFET形成予定領域上に前記第
１のゲート絶縁膜と膜厚の異なる第２のゲート絶縁膜を
形成し、前記第１の不純物層上の第１のゲート絶縁膜の
一部を除去し、この除去された部分に、前記第１のゲー
ト絶縁膜および前記第２のゲート絶縁膜とは膜厚の異な
る第３のゲート絶縁膜を形成する。
絶縁膜を形成し、素子領域としてE2PROM形成予定領域、
EPROM形成予定領域、および周辺用MOSFET形成予定領域
を得て、前記E2PROM形成予定領域に対して所定の不純物
をイオン注入し、第１の不純物層を形成し、前記各素子
領域上に第１のゲート絶縁膜を形成し、前記EPROM形成
予定領域、および周辺用MOSFET形成予定領域上に形成さ
れた前記第１のゲート絶縁膜を剥離し、前記EPROM形成
予定領域、および周辺用MOSFET形成予定領域上に前記第
１のゲート絶縁膜と膜厚の異なる第２のゲート絶縁膜を
形成し、前記第１の不純物層上の第１のゲート絶縁膜の
一部を除去し、この除去された部分に、前記第１のゲー
ト絶縁膜および前記第２のゲート絶縁膜とは膜厚の異な
る第３のゲート絶縁膜を形成する。
第３のゲート絶縁膜を形成した後、製造方法の第１の
態様では、全面に、E2PROMの浮遊ゲート、EPROMの浮遊
ゲート、E2PROMの選択用MOSFETのゲート、および周辺用
MOSFETのゲートとなる第１の導電層を形成し、前記第１
の導電層を、E2PROMの浮遊ゲートのセルスリット、EPRO
Mの浮遊ゲートのセルスリット、E2PROMの選択用MOSFET
のゲート、および周辺用MOSFETのゲートの形状にパター
ニングし、全面に、第４のゲート絶縁膜を形成し、全面
に、E2PROMの制御ゲート、およびEPROMの制御ゲートと
なる第２の導電層を形成し、前記第２の導電層を、E2PR
OMの制御ゲート、およびEPROMの制御ゲートの形状にパ
ターニングし、これをマスクに引き続き前記第１の電導
層をE2PROMの浮遊ゲート、およびEPROMの浮遊ゲートの
形状にパターニングし、前記E2PROMの制御ゲート、前記
EPROMの制御ゲート、前記E2PROMの選択用MOSFET、およ
び周辺用MOSFETのゲートを少なくともマスクに用いて、
ソース／ドレイン領域形成用の不純物を、前記基板に対
しイオン注入し、このイオン注入された不純物を活性化
して、ソース／ドレイン領域を形成する。
態様では、全面に、E2PROMの浮遊ゲート、EPROMの浮遊
ゲート、E2PROMの選択用MOSFETのゲート、および周辺用
MOSFETのゲートとなる第１の導電層を形成し、前記第１
の導電層を、E2PROMの浮遊ゲートのセルスリット、EPRO
Mの浮遊ゲートのセルスリット、E2PROMの選択用MOSFET
のゲート、および周辺用MOSFETのゲートの形状にパター
ニングし、全面に、第４のゲート絶縁膜を形成し、全面
に、E2PROMの制御ゲート、およびEPROMの制御ゲートと
なる第２の導電層を形成し、前記第２の導電層を、E2PR
OMの制御ゲート、およびEPROMの制御ゲートの形状にパ
ターニングし、これをマスクに引き続き前記第１の電導
層をE2PROMの浮遊ゲート、およびEPROMの浮遊ゲートの
形状にパターニングし、前記E2PROMの制御ゲート、前記
EPROMの制御ゲート、前記E2PROMの選択用MOSFET、およ
び周辺用MOSFETのゲートを少なくともマスクに用いて、
ソース／ドレイン領域形成用の不純物を、前記基板に対
しイオン注入し、このイオン注入された不純物を活性化
して、ソース／ドレイン領域を形成する。
また、第３のゲート絶縁膜を形成した後、製造方法の
第２の態様では、全面に、E2PROMの浮遊ゲート、および
EPROMの浮遊ゲートとなる第１の導電層を形成し、前記
第１の導電層を、E2PROMの浮遊ゲートのセルスリット、
およびEPROMの浮遊ゲートのセルスリットの形状にパタ
ーニングするとともに、E2PROMの選択用MOSFET形成領
域、および周辺用MOSFET形成領域に存在する第１の導電
層を除去し、全面に、第４のゲート絶縁膜を形成し、全
面に、E2PROMの制御ゲート、EPROMの制御ゲート、E2PRO
Mの選択用MOSFETのゲート、および周辺用MOSFETのゲー
トとなる第２の導電層を形成し、前記第２の導電層を、
E2PROMの選択用MOSFETのゲート、および周辺用MOSFETの
ゲートの形状にパターニングし、さらに前記第２の導電
層を、E2PROMの制御ゲート、およびEPROMの制御ゲート
の形状にパターニングし、これをマスクに引き続き前記
第１の導電層をE2PROMの浮遊ゲートおよびEPROMの浮遊
ゲートの形状にパターニングし、前記E2PROMの制御ゲー
ト、前記EPROMの制御ゲート、前記E2PROMの選択用のMOS
FET、および周辺用MOSFETのゲートを少なくともマスク
に用いて、ソース／ドレイン領域形成用の不純物を、前
記基板に対しイオン注入し、このイオン注入された不純
物を活性化して、ソース／ドレイン領域を形成する。
第２の態様では、全面に、E2PROMの浮遊ゲート、および
EPROMの浮遊ゲートとなる第１の導電層を形成し、前記
第１の導電層を、E2PROMの浮遊ゲートのセルスリット、
およびEPROMの浮遊ゲートのセルスリットの形状にパタ
ーニングするとともに、E2PROMの選択用MOSFET形成領
域、および周辺用MOSFET形成領域に存在する第１の導電
層を除去し、全面に、第４のゲート絶縁膜を形成し、全
面に、E2PROMの制御ゲート、EPROMの制御ゲート、E2PRO
Mの選択用MOSFETのゲート、および周辺用MOSFETのゲー
トとなる第２の導電層を形成し、前記第２の導電層を、
E2PROMの選択用MOSFETのゲート、および周辺用MOSFETの
ゲートの形状にパターニングし、さらに前記第２の導電
層を、E2PROMの制御ゲート、およびEPROMの制御ゲート
の形状にパターニングし、これをマスクに引き続き前記
第１の導電層をE2PROMの浮遊ゲートおよびEPROMの浮遊
ゲートの形状にパターニングし、前記E2PROMの制御ゲー
ト、前記EPROMの制御ゲート、前記E2PROMの選択用のMOS
FET、および周辺用MOSFETのゲートを少なくともマスク
に用いて、ソース／ドレイン領域形成用の不純物を、前
記基板に対しイオン注入し、このイオン注入された不純
物を活性化して、ソース／ドレイン領域を形成する。
また、第３のゲート絶縁膜を形成した後、製造方法の
第３の態様では、全面に、E2PROMの浮遊ゲート、および
EPROMの浮遊ゲートとなる第１の導電層を形成し、前記
第１の導電層を、E2PROMの浮遊ゲートのセルスリット、
およびEPROMの浮遊ゲートのセルスリットの形状にパタ
ーニングするとともに、E2PROMの選択用MOSFET形成領
域、および周辺用MOSFET形成領域に存在する第１の導電
層を除去し、全面に、酸化膜層および酸化されにくい絶
縁膜層を含む第４のゲート絶縁膜を形成し、全面に、E2
PROMの制御ゲート、EPROMの制御ゲート、E2PROMの選択
用MOSFETのゲート、および周辺用MOSFETのゲートとなる
第２の導電層を形成し、前記第２の導電層を、E2PROMの
選択用MOSFETのゲート、および周辺用MOSFETのゲートの
形状にパターニングし、さらに前記第２の導電層を、E2
PROMの制御ゲート、およびEPROMの制御ゲートの形状に
パターニングし、これをマスクに引き続き前記第１の導
電層をE2PROMの浮遊ゲートおよびEPROMの浮遊ゲートの
形状にパターニングし、前記E2PROMの制御ゲート、前記
EPROMの制御ゲート、前記E2PROMの選択用MOSFET、およ
び周辺用MOSFETのゲートを少なくともマスクに用いて、
ソース／ドレイン領域形成用の不純物を、前記基板に対
しイオン注入し、このイオン注入された不純物を活性化
して、ソース／ドレイン領域を形成する。
第３の態様では、全面に、E2PROMの浮遊ゲート、および
EPROMの浮遊ゲートとなる第１の導電層を形成し、前記
第１の導電層を、E2PROMの浮遊ゲートのセルスリット、
およびEPROMの浮遊ゲートのセルスリットの形状にパタ
ーニングするとともに、E2PROMの選択用MOSFET形成領
域、および周辺用MOSFET形成領域に存在する第１の導電
層を除去し、全面に、酸化膜層および酸化されにくい絶
縁膜層を含む第４のゲート絶縁膜を形成し、全面に、E2
PROMの制御ゲート、EPROMの制御ゲート、E2PROMの選択
用MOSFETのゲート、および周辺用MOSFETのゲートとなる
第２の導電層を形成し、前記第２の導電層を、E2PROMの
選択用MOSFETのゲート、および周辺用MOSFETのゲートの
形状にパターニングし、さらに前記第２の導電層を、E2
PROMの制御ゲート、およびEPROMの制御ゲートの形状に
パターニングし、これをマスクに引き続き前記第１の導
電層をE2PROMの浮遊ゲートおよびEPROMの浮遊ゲートの
形状にパターニングし、前記E2PROMの制御ゲート、前記
EPROMの制御ゲート、前記E2PROMの選択用MOSFET、およ
び周辺用MOSFETのゲートを少なくともマスクに用いて、
ソース／ドレイン領域形成用の不純物を、前記基板に対
しイオン注入し、このイオン注入された不純物を活性化
して、ソース／ドレイン領域を形成する。
また、製造方法の第４の態様では、前記第１の導電層
のうち、E2PROMの浮遊ゲート形成予定領域上に不純物の
遮断能力を持つ遮蔽層を形成し、前記遮蔽層をマスク
に、前記第１の導電層に対し不純物を導入し、この第１
の導電層に、面積抵抗値が異なる領域を少なくとも１箇
所形成する。
のうち、E2PROMの浮遊ゲート形成予定領域上に不純物の
遮断能力を持つ遮蔽層を形成し、前記遮蔽層をマスク
に、前記第１の導電層に対し不純物を導入し、この第１
の導電層に、面積抵抗値が異なる領域を少なくとも１箇
所形成する。
（作用） 上記の構成を有する半導体記憶装置にあってはE2PROM
にて構成された記憶部において、電気的に記憶消去が可
能であるため、データの随時書き替えというRAM動作が
可能であり、よって、例えばチップ上に形成されている
SRAMとの置き替えが可能である。しかも、従来のSRAMに
比較して、その１セル当りの面積は約1/5であることか
ら、上記第１ないし第６の半導体記憶装置のチップサイ
ズは小さくなる。
にて構成された記憶部において、電気的に記憶消去が可
能であるため、データの随時書き替えというRAM動作が
可能であり、よって、例えばチップ上に形成されている
SRAMとの置き替えが可能である。しかも、従来のSRAMに
比較して、その１セル当りの面積は約1/5であることか
ら、上記第１ないし第６の半導体記憶装置のチップサイ
ズは小さくなる。
さらに、このE2PROMにて構成された記憶部において
は、従来のSRAMではできなかったデータの記憶というRO
M動作も可能になることから、上記半導体記憶装置の機
能性は高いものとなる。
は、従来のSRAMではできなかったデータの記憶というRO
M動作も可能になることから、上記半導体記憶装置の機
能性は高いものとなる。
また、前記E2PROMが持つ浮遊ゲートと面積抵抗値が、
前記EPROMが持つ浮遊ゲートの面積抵抗値よりも大きい
ことにより、その不純物濃度は薄くなる。不純物濃度が
薄いために、E2PROMが持つ浮遊ゲートから、膜厚の薄い
絶縁膜を介した不純物のしみ出しが抑制され、しみ出し
た不純物による特性の変動が抑制される。したがって、
EPROMとE2PROMとを同一半導体基板上に形成したとき、E
2PROMの信頼性の低下を抑制できる。
前記EPROMが持つ浮遊ゲートの面積抵抗値よりも大きい
ことにより、その不純物濃度は薄くなる。不純物濃度が
薄いために、E2PROMが持つ浮遊ゲートから、膜厚の薄い
絶縁膜を介した不純物のしみ出しが抑制され、しみ出し
た不純物による特性の変動が抑制される。したがって、
EPROMとE2PROMとを同一半導体基板上に形成したとき、E
2PROMの信頼性の低下を抑制できる。
上記第１の態様に係る半導体記憶装置の製造方法によ
れば、E2PROM形成領域に存在する第１ゲート絶縁膜と、
トンネル絶縁膜と、EPROM形成領域およびMOSFET形成領
域に存在する第１ゲート絶縁膜とを、それぞれ異なる膜
厚に形成して、E2PROMと、EPROMと、MOSFETとが同一チ
ップに形成できるようになる。
れば、E2PROM形成領域に存在する第１ゲート絶縁膜と、
トンネル絶縁膜と、EPROM形成領域およびMOSFET形成領
域に存在する第１ゲート絶縁膜とを、それぞれ異なる膜
厚に形成して、E2PROMと、EPROMと、MOSFETとが同一チ
ップに形成できるようになる。
上記第２の態様に係る半導体記憶装置の製造方法によ
れば、E2PROM形成領域のE2PROMセルの第１ゲート絶縁膜
と、トンネル絶縁膜と、EPROM形成領域の第１ゲート絶
縁膜と、MOSFET形成領域およびE2PROM形成領域の選択ト
ランジスタの第１ゲート絶縁膜とを、それぞれ異なる膜
厚に形成して、さらに、E2PROMおよびEPROMの浮遊ゲー
トと、MOSFET（E2PROMの選択トランジスタを含む）のゲ
ートとを、それぞれ異なる導電層にて形成して、E2PROM
と、EPROMと、MOSFETとが同一チップに形成できるよう
になる。
れば、E2PROM形成領域のE2PROMセルの第１ゲート絶縁膜
と、トンネル絶縁膜と、EPROM形成領域の第１ゲート絶
縁膜と、MOSFET形成領域およびE2PROM形成領域の選択ト
ランジスタの第１ゲート絶縁膜とを、それぞれ異なる膜
厚に形成して、さらに、E2PROMおよびEPROMの浮遊ゲー
トと、MOSFET（E2PROMの選択トランジスタを含む）のゲ
ートとを、それぞれ異なる導電層にて形成して、E2PROM
と、EPROMと、MOSFETとが同一チップに形成できるよう
になる。
上記第３の態様に係る半導体記憶装置の製造方法によ
れば、E2PROM形成領域のE2PROMセルの第１ゲート絶縁膜
と、トンネル絶縁膜と、EPROM形成領域の第１ゲート絶
縁膜と、MOSFET形成領域およびE2PROM形成領域の選択ト
ランジスタの第１ゲート絶縁膜とを、それぞれ異なる膜
厚に形成して、さらに、E2PROMおよびEPROMの浮遊ゲー
トと、MOSFET（E2PROMの選択トランジスタを含む）のゲ
ートとを、それぞれ異なる導電層にて形成して、E2PROM
と、MOSFETとが同一チップに形成できるようになる。し
かも、MOSFET（E2PROMの選択トランジスタを含む）のチ
ャネル領域に対するチャネルインプラの際には、犠牲酸
化膜の導入が可能となる。
れば、E2PROM形成領域のE2PROMセルの第１ゲート絶縁膜
と、トンネル絶縁膜と、EPROM形成領域の第１ゲート絶
縁膜と、MOSFET形成領域およびE2PROM形成領域の選択ト
ランジスタの第１ゲート絶縁膜とを、それぞれ異なる膜
厚に形成して、さらに、E2PROMおよびEPROMの浮遊ゲー
トと、MOSFET（E2PROMの選択トランジスタを含む）のゲ
ートとを、それぞれ異なる導電層にて形成して、E2PROM
と、MOSFETとが同一チップに形成できるようになる。し
かも、MOSFET（E2PROMの選択トランジスタを含む）のチ
ャネル領域に対するチャネルインプラの際には、犠牲酸
化膜の導入が可能となる。
上記第４の態様に係る半導体記憶装置の製造方法によ
れば、第１の半導体記憶装置の製造方法の作用に加え
て、E2PROMの浮遊ゲートと、EPROMの浮遊ゲートとの面
積抵抗値とを、互いに異ならせて形成できるようにな
る。
れば、第１の半導体記憶装置の製造方法の作用に加え
て、E2PROMの浮遊ゲートと、EPROMの浮遊ゲートとの面
積抵抗値とを、互いに異ならせて形成できるようにな
る。
上記第５の半導体記憶装置の製造方法によれば、第２
の半導体記憶装置の製造方法の作用に加えて、E2PROMの
浮遊ゲートと、EPROMの浮遊ゲートとの面積抵抗値と
を、互いに異ならせて形成できるようになる。
の半導体記憶装置の製造方法の作用に加えて、E2PROMの
浮遊ゲートと、EPROMの浮遊ゲートとの面積抵抗値と
を、互いに異ならせて形成できるようになる。
上記第６の半導体記憶装置の製造方法によれば、第３
の半導体記憶装置の製造方法の作用に加えて、E2PROMの
浮遊ゲートと、EPROMの浮遊ゲートとの面積抵抗値と
を、互いに異ならせて形成できるようになる。
の半導体記憶装置の製造方法の作用に加えて、E2PROMの
浮遊ゲートと、EPROMの浮遊ゲートとの面積抵抗値と
を、互いに異ならせて形成できるようになる。
（実施例） 以下、図面を参照して、この発明の実施例に係わる半
導体記憶装置およびその製造方法について説明する。
導体記憶装置およびその製造方法について説明する。
第１図は、この発明の第１の実施例に係わる半導体記
憶装置の概念を示す断面図である。
憶装置の概念を示す断面図である。
第２図（ａ）ないし第２図（ｈ）は、第１図に示す半
導体記憶装置を製造工程順に示した断面図である。
導体記憶装置を製造工程順に示した断面図である。
まず、第１図の断面図に示すように、半導体基板１上
には、フィールド酸化膜２が形成され、E2PROM形成領
域、EPROM形成領域、および周辺用MOSFET形成領域の各
能動素子領域に、それぞれ分離されている。
には、フィールド酸化膜２が形成され、E2PROM形成領
域、EPROM形成領域、および周辺用MOSFET形成領域の各
能動素子領域に、それぞれ分離されている。
これらの能動素子領域のうち、まず、E2PROM形成領域
における能動素子の構造について説明する。E2PROM形成
領域における基板１の表面領域には、基板１とは反対導
電型のソース／ドレイン領域３が２箇所に形成されてい
る。これらのソース／ドレイン領域３の相互間には、第
２のソース／ドレイン領域３′が１箇所形成されてい
る。第２のソース／ドレイン領域３′には、これに接し
て、基板１とは反対導電型の不純物層４が形成されてい
る。ソース／ドレイン領域３と、第２のソース／ドレイ
ン領域３′との相互間に形成されるチャネル領域上に
は、第１ゲート酸化膜５が形成されている。この第１ゲ
ート酸化膜５の膜厚は、例えば430Å程度である。ただ
し、不純物層４上に存在する第１ゲート酸化膜５には、
一部、膜厚が、例えば100Å程度のトンネル酸化膜５′
が設けられている。これらの第１ゲート酸化膜５、およ
びトンネル酸化膜５′上には、第１層ポリシリコン層に
て形成された浮遊ゲート６が形成されている。選択用MO
SFET側に存在するソース／ドレイン領域３と、第２のソ
ース／ドレイン領域３′との相互間に形成されるチャネ
ル領域上には、選択用MOSFETの第１ゲート酸化膜７が形
成されている。この第１ゲート酸化膜７の膜厚は、第１
ゲート酸化膜５の膜厚と同じであり、例えば430Å程度
である。この第１ゲート酸化膜７上には、第１層ポリシ
リコン層にて形成された選択用MOSFETのゲート８が形成
されている。
における能動素子の構造について説明する。E2PROM形成
領域における基板１の表面領域には、基板１とは反対導
電型のソース／ドレイン領域３が２箇所に形成されてい
る。これらのソース／ドレイン領域３の相互間には、第
２のソース／ドレイン領域３′が１箇所形成されてい
る。第２のソース／ドレイン領域３′には、これに接し
て、基板１とは反対導電型の不純物層４が形成されてい
る。ソース／ドレイン領域３と、第２のソース／ドレイ
ン領域３′との相互間に形成されるチャネル領域上に
は、第１ゲート酸化膜５が形成されている。この第１ゲ
ート酸化膜５の膜厚は、例えば430Å程度である。ただ
し、不純物層４上に存在する第１ゲート酸化膜５には、
一部、膜厚が、例えば100Å程度のトンネル酸化膜５′
が設けられている。これらの第１ゲート酸化膜５、およ
びトンネル酸化膜５′上には、第１層ポリシリコン層に
て形成された浮遊ゲート６が形成されている。選択用MO
SFET側に存在するソース／ドレイン領域３と、第２のソ
ース／ドレイン領域３′との相互間に形成されるチャネ
ル領域上には、選択用MOSFETの第１ゲート酸化膜７が形
成されている。この第１ゲート酸化膜７の膜厚は、第１
ゲート酸化膜５の膜厚と同じであり、例えば430Å程度
である。この第１ゲート酸化膜７上には、第１層ポリシ
リコン層にて形成された選択用MOSFETのゲート８が形成
されている。
一方、浮遊ゲート６上には、第２ゲート酸化膜９が形
成されている。この第２ゲート酸化膜９上には、第２層
ポリシリコン層にて形成された制御ゲート10が形成され
ている。全面には、層間絶縁膜11が形成され、この層間
絶縁膜11には、ソース／ドレイン領域３に通じるコンタ
クト孔12が開孔されている。このコンタクト孔12内に
は、例えばアルミニウムからなる配線12′が形成されて
いる。さらに、層間絶縁膜11上には、表面保護膜13が形
成されている。
成されている。この第２ゲート酸化膜９上には、第２層
ポリシリコン層にて形成された制御ゲート10が形成され
ている。全面には、層間絶縁膜11が形成され、この層間
絶縁膜11には、ソース／ドレイン領域３に通じるコンタ
クト孔12が開孔されている。このコンタクト孔12内に
は、例えばアルミニウムからなる配線12′が形成されて
いる。さらに、層間絶縁膜11上には、表面保護膜13が形
成されている。
次に、EPROM形成領域における能動素子の構造につい
て説明する。EPROM形成領域における基板１の表面領域
には、基板１とは反対導電型のソース／ドレイン領域14
が２箇所に形成されている。これらのソース／ドレイン
領域14の相互間に存在するチャネル領域上には、第１ゲ
ート酸化膜15が形成されている。この第１ゲート酸化膜
15の膜厚は、例えば250Å程度である。この第１ゲート
酸化膜15上には、第１層ポリシリコン層にて形成された
浮遊ゲート16が形成されている。この浮遊ゲート16上に
は、第２ゲート酸化膜17が形成されている。この第２ゲ
ート酸化膜17上には、第２層ポリシリコン層にて形成さ
れた制御ゲート18が形成されている。全面には、層間絶
縁膜11が形成され、この層間絶縁膜11には、ソース／ド
レイン領域14に通じるコンタクト孔19が開孔されてい
る。このコンタクト孔19内には、例えばアルミニウムか
らなる配線19′が形成されている。さらに、層間絶縁膜
11上には、表面保護膜13が形成されている。
て説明する。EPROM形成領域における基板１の表面領域
には、基板１とは反対導電型のソース／ドレイン領域14
が２箇所に形成されている。これらのソース／ドレイン
領域14の相互間に存在するチャネル領域上には、第１ゲ
ート酸化膜15が形成されている。この第１ゲート酸化膜
15の膜厚は、例えば250Å程度である。この第１ゲート
酸化膜15上には、第１層ポリシリコン層にて形成された
浮遊ゲート16が形成されている。この浮遊ゲート16上に
は、第２ゲート酸化膜17が形成されている。この第２ゲ
ート酸化膜17上には、第２層ポリシリコン層にて形成さ
れた制御ゲート18が形成されている。全面には、層間絶
縁膜11が形成され、この層間絶縁膜11には、ソース／ド
レイン領域14に通じるコンタクト孔19が開孔されてい
る。このコンタクト孔19内には、例えばアルミニウムか
らなる配線19′が形成されている。さらに、層間絶縁膜
11上には、表面保護膜13が形成されている。
尚、図示するE2PROMおよびEPROMは、ソースおよびド
レインにおのおの配線が接続された、いわゆる２バス方
式のものである。
レインにおのおの配線が接続された、いわゆる２バス方
式のものである。
次に、周辺用MOSFET形成領域における能動素子の構造
について説明する。MOSFET形成領域における基板１の表
面領域には、基板１とは反対導電型のソース／ドレイン
領域20が２箇所に形成されている。これらのソース／ド
レイン領域20の相互間に存在するチャネル領域上には、
第１ゲート酸化膜21が形成されている。この第１ゲート
酸化膜21の膜厚は、第１ゲート酸化膜15と同じであり、
例えば250Å程度である。この第１ゲート酸化膜21上に
は、第１層ポリシリコン層にて形成されたゲート22が形
成されている。全面には、層間絶縁膜11が形成され、こ
の層間絶縁膜11には、ソース／ドレイン領域20に通じる
コンタクト孔23が開孔されている。このコンタクト孔23
内には、例えばアルミニウムからなる配線23′が形成さ
れている。さらに、層間絶縁膜11上には、表面保護膜13
が形成されている。
について説明する。MOSFET形成領域における基板１の表
面領域には、基板１とは反対導電型のソース／ドレイン
領域20が２箇所に形成されている。これらのソース／ド
レイン領域20の相互間に存在するチャネル領域上には、
第１ゲート酸化膜21が形成されている。この第１ゲート
酸化膜21の膜厚は、第１ゲート酸化膜15と同じであり、
例えば250Å程度である。この第１ゲート酸化膜21上に
は、第１層ポリシリコン層にて形成されたゲート22が形
成されている。全面には、層間絶縁膜11が形成され、こ
の層間絶縁膜11には、ソース／ドレイン領域20に通じる
コンタクト孔23が開孔されている。このコンタクト孔23
内には、例えばアルミニウムからなる配線23′が形成さ
れている。さらに、層間絶縁膜11上には、表面保護膜13
が形成されている。
第１の実施例に係わる半導体記憶装置は、以上のよう
な構造となっている。
な構造となっている。
このような、第１の実施例に係わる半導体記憶装置に
よれば、E2PROMと、ERROMとが同一基板１上に混載され
ている。したがって、１チップ上に、E2PROMにて構成さ
れ、電気的に記憶消去が可能である記憶部と、EPROMに
て構成され、紫外線照射により記憶消去が可能である記
憶部とを備えた半導体記憶装置が実現される。
よれば、E2PROMと、ERROMとが同一基板１上に混載され
ている。したがって、１チップ上に、E2PROMにて構成さ
れ、電気的に記憶消去が可能である記憶部と、EPROMに
て構成され、紫外線照射により記憶消去が可能である記
憶部とを備えた半導体記憶装置が実現される。
また、E2PROMは、電気的に記憶の消去が可能であるた
め、データの随時書き替えというRAM動作が可能であ
る。そこで、従来のSRAM、EPROM混載１チップマイクロ
コンピュータにおいて、SRAMを、E2PROMと置き換えるこ
とが可能である。しかも、E2PROMは、SRAMに比較して、
その１セル当りの面積が約1/5であることから、第１の
実施例に係わる半導体記憶装置のチップサイズは小さい
ものとなる。
め、データの随時書き替えというRAM動作が可能であ
る。そこで、従来のSRAM、EPROM混載１チップマイクロ
コンピュータにおいて、SRAMを、E2PROMと置き換えるこ
とが可能である。しかも、E2PROMは、SRAMに比較して、
その１セル当りの面積が約1/5であることから、第１の
実施例に係わる半導体記憶装置のチップサイズは小さい
ものとなる。
さらに、このE2PROMにて構成された記憶部では、従来
のSRAMではできなかった不揮発性のデータ記憶というRO
M動作も可能であり。よって、入力されたデータは、全
て消去されるものではなくなり、必要に応じてデータの
記憶が可能となり、１チップマイクロコンピュータの機
能は、より高いものとなる。
のSRAMではできなかった不揮発性のデータ記憶というRO
M動作も可能であり。よって、入力されたデータは、全
て消去されるものではなくなり、必要に応じてデータの
記憶が可能となり、１チップマイクロコンピュータの機
能は、より高いものとなる。
さらに、本発明の効果としては、従来のEPROM搭載半
導体記憶装置と、E2PROM搭載半導体記憶装置とを、それ
ぞれ１チップにモノリシック化することも可能であり、
例えばシステムの簡略化、高機能化等にも貢献できる。
導体記憶装置と、E2PROM搭載半導体記憶装置とを、それ
ぞれ１チップにモノリシック化することも可能であり、
例えばシステムの簡略化、高機能化等にも貢献できる。
次に、第２図（ａ）ないし第２図（ｈ）を参照して、
第１の実施例に係わる半導体記憶装置の製造方法につい
て説明する。第２図（ａ）ないし第２図（ｈ）におい
て、各参照する符号は、第１図と対応するものとする。
第１の実施例に係わる半導体記憶装置の製造方法につい
て説明する。第２図（ａ）ないし第２図（ｈ）におい
て、各参照する符号は、第１図と対応するものとする。
まず、第２図（ａ）に示すように、例えばｐ型半導体
基板１（ここでは、便宜上、基板１をｐ型として場合に
ついて説明する）上に、例えば公知であるLOCOS法によ
り、フィールド酸化膜２を選択的に形成し、E2PROM形成
領域、EPROM形成領域、および周辺用MOSFET形成領域の
各能動素子領域に、それぞれ分離する。次に、露出して
いる基板１の表面に、例えば熱酸化法により、第１の熱
酸化膜24を形成する。次に、E2PROM形成領域における基
板１の所定の場所に対して、例えば図示しないホトレジ
ストによるマスクを用いて、選択的に、ｎ型不純物であ
るヒ素をイオン注入し、ｎ型不純物層４を形成する。
基板１（ここでは、便宜上、基板１をｐ型として場合に
ついて説明する）上に、例えば公知であるLOCOS法によ
り、フィールド酸化膜２を選択的に形成し、E2PROM形成
領域、EPROM形成領域、および周辺用MOSFET形成領域の
各能動素子領域に、それぞれ分離する。次に、露出して
いる基板１の表面に、例えば熱酸化法により、第１の熱
酸化膜24を形成する。次に、E2PROM形成領域における基
板１の所定の場所に対して、例えば図示しないホトレジ
ストによるマスクを用いて、選択的に、ｎ型不純物であ
るヒ素をイオン注入し、ｎ型不純物層４を形成する。
次に、第２図（ｂ）に示すように、EPROM形成領域、
および周辺用MOSFET形成領域上に形成されている第１の
熱酸化膜24を除去し、例えば基板１表面を露出させる。
および周辺用MOSFET形成領域上に形成されている第１の
熱酸化膜24を除去し、例えば基板１表面を露出させる。
次に、第２図（ｃ）に示すように、EPROM形成領域、
および周辺用MOSFET形成領域における基板１の露出面
に、例えば熱酸化法により、第２の熱酸化膜25を形成す
る。このとき、熱酸化時の熱により、第１の熱酸化膜24
も成長し、膜厚が若干厚くなる。
および周辺用MOSFET形成領域における基板１の露出面
に、例えば熱酸化法により、第２の熱酸化膜25を形成す
る。このとき、熱酸化時の熱により、第１の熱酸化膜24
も成長し、膜厚が若干厚くなる。
次に、第２図（ｄ）に示すように、E2PROM形成領域に
おけるｎ型不純物層４上に存在する第１の熱酸化膜24
を、一部、例えば図示しないホトレジストを用いた写真
蝕刻法によって除去し、基板１が露出した除去部26を形
成する。次に、この除去部26内に、例えば熱酸化法によ
り、第３の熱酸化膜27を形成する。このとき、熱酸化時
の熱により、第１の熱酸化膜24、および第２の熱酸化膜
25も成長し、膜厚が若干厚くなる。
おけるｎ型不純物層４上に存在する第１の熱酸化膜24
を、一部、例えば図示しないホトレジストを用いた写真
蝕刻法によって除去し、基板１が露出した除去部26を形
成する。次に、この除去部26内に、例えば熱酸化法によ
り、第３の熱酸化膜27を形成する。このとき、熱酸化時
の熱により、第１の熱酸化膜24、および第２の熱酸化膜
25も成長し、膜厚が若干厚くなる。
次に、第２図（ｅ）に示すように、全面に、例えばCV
D法により、第１層ポリシリコン層28を形成する。ここ
で、第１の熱酸化膜24、第２の熱酸化膜25、および第３
の熱酸化膜27の成長は、ほぼ止まる。このときの膜厚
は、例えばそれぞれ約430Å、約250Å、および約100Å
である。これらの膜厚値は、上記値に限られるものでは
なく、それぞれ適切な膜厚値に設定してよいことは勿論
である。ところで、実施例中における第１の熱酸化膜24
の膜厚は、第１図に図示する第１ゲート酸化膜５および
７の膜厚に、ほぼ等しいものとなる。同様に、第２の熱
酸化膜25の膜厚は、第１ゲート酸化膜15、並びに第１ゲ
ート酸化膜21の膜厚に、ほぼ等しいものとなり、第３の
熱酸化膜27の膜厚は、トンネル酸化膜５′の膜厚に、ほ
ぼ等しいものとなる。次に、第１層ポリシリコン層28に
対し、例えばPOCl3雰囲気中におけるリン拡散により、
第１層ポリシリコン層28が、所望の面積抵抗値ρｓを持
つように導体化（ｎ型化）する。この第１層ポリシリコ
ン層28の導体化処理は、別にｎ型不純物のイオン注入に
よっても構わない。また、あらかじめ不純物がドープさ
れた形で、第１層ポリシリコン層28を形成しても構わな
い。
D法により、第１層ポリシリコン層28を形成する。ここ
で、第１の熱酸化膜24、第２の熱酸化膜25、および第３
の熱酸化膜27の成長は、ほぼ止まる。このときの膜厚
は、例えばそれぞれ約430Å、約250Å、および約100Å
である。これらの膜厚値は、上記値に限られるものでは
なく、それぞれ適切な膜厚値に設定してよいことは勿論
である。ところで、実施例中における第１の熱酸化膜24
の膜厚は、第１図に図示する第１ゲート酸化膜５および
７の膜厚に、ほぼ等しいものとなる。同様に、第２の熱
酸化膜25の膜厚は、第１ゲート酸化膜15、並びに第１ゲ
ート酸化膜21の膜厚に、ほぼ等しいものとなり、第３の
熱酸化膜27の膜厚は、トンネル酸化膜５′の膜厚に、ほ
ぼ等しいものとなる。次に、第１層ポリシリコン層28に
対し、例えばPOCl3雰囲気中におけるリン拡散により、
第１層ポリシリコン層28が、所望の面積抵抗値ρｓを持
つように導体化（ｎ型化）する。この第１層ポリシリコ
ン層28の導体化処理は、別にｎ型不純物のイオン注入に
よっても構わない。また、あらかじめ不純物がドープさ
れた形で、第１層ポリシリコン層28を形成しても構わな
い。
次に、第２図（ｆ）に示すように、第１層ポリシリコ
ン層28を、例えば図示しないホトレジストを用いた写真
蝕刻法により、E2PROMおよびEPROMにおける浮遊ゲート
のセルスリット（第２図（ｆ）には図示せず）、選択用
MOSFET並びに周辺用MOSFETのゲートの形状（これらの部
分には、符号28′を付す）にパターニングする。この状
態の平面図を第３図に図示する。
ン層28を、例えば図示しないホトレジストを用いた写真
蝕刻法により、E2PROMおよびEPROMにおける浮遊ゲート
のセルスリット（第２図（ｆ）には図示せず）、選択用
MOSFET並びに周辺用MOSFETのゲートの形状（これらの部
分には、符号28′を付す）にパターニングする。この状
態の平面図を第３図に図示する。
第３図に図示するように、第１層ポリシリコン層28に
は、フィールド酸化膜２上で、ワード線方向におけるセ
ルの浮遊ゲートを、互いに分離するセルスリット29がパ
ターニングされ、さらに、選択用MOSFET並びに周辺用MO
SFET形成領域上では、ゲートの形状28′にパターニング
されている。ここで、周辺用MOSFETにおけるゲートの形
状28′は、おのおのゲートが分離されるようにパターニ
ングされている。これは、別にゲートがおのおの分離さ
れるように形成する必要はなく、回路構成によっては必
ずしも分離する必要はない。第３図中のＡ−Ａ′線に沿
う断面は、第２図（ｆ）である。
は、フィールド酸化膜２上で、ワード線方向におけるセ
ルの浮遊ゲートを、互いに分離するセルスリット29がパ
ターニングされ、さらに、選択用MOSFET並びに周辺用MO
SFET形成領域上では、ゲートの形状28′にパターニング
されている。ここで、周辺用MOSFETにおけるゲートの形
状28′は、おのおのゲートが分離されるようにパターニ
ングされている。これは、別にゲートがおのおの分離さ
れるように形成する必要はなく、回路構成によっては必
ずしも分離する必要はない。第３図中のＡ−Ａ′線に沿
う断面は、第２図（ｆ）である。
次に、第２図（ｇ）に示すように、全面に、例えば熱
酸化法により、第４の熱酸化膜30を形成する。この第４
の熱酸化膜30は、E2PROMおよびEPROMの第２ゲート酸化
膜となるものであり、したがって、その膜厚は、両メモ
リセルの特性に合わせて設定される。次に、全面に、例
えばCVD法により、第２層ポリシリコン層31を形成す
る。次に、この第２層ポリシリコン層31に対し、例えば
POCl3雰囲気中におけるリン拡散により、第２層ポリシ
リコン層31が、所望の面積抵抗値ρｓを持つように導体
化（ｎ型化）する。この第２層ポリシリコン層31の導体
化処理は、別にｎ型不純物のイオン注入によっても構わ
ない。また、あらかじめ不純物がドープされた形で、第
２層ポリシリコン層31を形成しても構わない。
酸化法により、第４の熱酸化膜30を形成する。この第４
の熱酸化膜30は、E2PROMおよびEPROMの第２ゲート酸化
膜となるものであり、したがって、その膜厚は、両メモ
リセルの特性に合わせて設定される。次に、全面に、例
えばCVD法により、第２層ポリシリコン層31を形成す
る。次に、この第２層ポリシリコン層31に対し、例えば
POCl3雰囲気中におけるリン拡散により、第２層ポリシ
リコン層31が、所望の面積抵抗値ρｓを持つように導体
化（ｎ型化）する。この第２層ポリシリコン層31の導体
化処理は、別にｎ型不純物のイオン注入によっても構わ
ない。また、あらかじめ不純物がドープされた形で、第
２層ポリシリコン層31を形成しても構わない。
次に、第２図（ｈ）に示すように、EPROM形成領域、
およびE2PROM形成領域のメモリトランジスタ領域の上部
を、例えば図示しないホトレジストによってマスクす
る。次に、ホトレジスタをマスクとして、周辺用MOSFET
形成領域、および選択用MOSFET領域の上部に存在する第
２層ポリシリコン層31を除去する。次に、図示しないホ
トレジストを除去し、今度は、周辺用MOSFET形成領域、
および選択用MOSFET領域の上部を、例えば図示しないホ
トレジストによってマスクする。これとともに、E2PROM
およびEPROMの制御ゲートパターンを、ホトレジストに
形成する。次に、ホトレジストをマスクとして、第２層
ポリシリコン層31、第４の熱酸化膜30、および第１層ポ
リシリコン層28を順次除去する、いわゆるセルフアライ
ンエッチングを行なう。このセルフアラインエッチング
によって、第１層ポリシリコン層28にて構成された浮遊
ゲート６、16、並びにMOSFET（選択用MOSFETを含む）の
ゲート８、22が形成される。同様に、第４の熱酸化膜30
にて構成された第２ゲート酸化膜９、17、並びに第２層
ポリシリコン層31にて構成された制御ゲート10、18が形
成される。また、第１の熱酸化膜24にて構成された第１
ゲート酸化膜５、７が形成される。同様に、第２の熱酸
化膜25にて構成された第１ゲート酸化膜15、21が形成さ
れ、第３の熱酸化膜27にて構成されたトンネル酸化膜
５′が形成される。次に、制御ゲート10および18、並び
にMOSFET（選択用MOSFETを含む）のゲート８、22をマス
クにして、ｎ型不純物である、例えばヒ素32を、基板１
に対してイオン注入することにより、基板１とは反対導
電型のソース／ドレイン領域３、３′14、20を、それぞ
れ形成する。次に、これらのソース／ドレイン領域３、
３′、14、20を、例えば熱処理することにより、活性化
させる。ここで、ソース／ドレイン領域３′は、ｎ型不
純物層４に接するように活性化される。
およびE2PROM形成領域のメモリトランジスタ領域の上部
を、例えば図示しないホトレジストによってマスクす
る。次に、ホトレジスタをマスクとして、周辺用MOSFET
形成領域、および選択用MOSFET領域の上部に存在する第
２層ポリシリコン層31を除去する。次に、図示しないホ
トレジストを除去し、今度は、周辺用MOSFET形成領域、
および選択用MOSFET領域の上部を、例えば図示しないホ
トレジストによってマスクする。これとともに、E2PROM
およびEPROMの制御ゲートパターンを、ホトレジストに
形成する。次に、ホトレジストをマスクとして、第２層
ポリシリコン層31、第４の熱酸化膜30、および第１層ポ
リシリコン層28を順次除去する、いわゆるセルフアライ
ンエッチングを行なう。このセルフアラインエッチング
によって、第１層ポリシリコン層28にて構成された浮遊
ゲート６、16、並びにMOSFET（選択用MOSFETを含む）の
ゲート８、22が形成される。同様に、第４の熱酸化膜30
にて構成された第２ゲート酸化膜９、17、並びに第２層
ポリシリコン層31にて構成された制御ゲート10、18が形
成される。また、第１の熱酸化膜24にて構成された第１
ゲート酸化膜５、７が形成される。同様に、第２の熱酸
化膜25にて構成された第１ゲート酸化膜15、21が形成さ
れ、第３の熱酸化膜27にて構成されたトンネル酸化膜
５′が形成される。次に、制御ゲート10および18、並び
にMOSFET（選択用MOSFETを含む）のゲート８、22をマス
クにして、ｎ型不純物である、例えばヒ素32を、基板１
に対してイオン注入することにより、基板１とは反対導
電型のソース／ドレイン領域３、３′14、20を、それぞ
れ形成する。次に、これらのソース／ドレイン領域３、
３′、14、20を、例えば熱処理することにより、活性化
させる。ここで、ソース／ドレイン領域３′は、ｎ型不
純物層４に接するように活性化される。
この後、第１図に示すように、全面に層間絶縁膜11を
形成する。次に、例えば図示しないホトレジストを用い
た写真蝕刻法により、層間絶縁膜11に対して、ソース／
ドレイン領域３、14、20等に通じるコンタクト孔12、1
9、23を、選択的に開孔する。次に、例えばスパッタ法
により、コンタクト孔12、19、23内を含む全面に、アル
ミニウム等の導電性の材料を蒸着し、これを所定の配線
12′、19′、23′等の形状にパターニングする。そし
て、最後に、表面保護膜13を全面に形成することによ
り、この発明の第１の実施例に係わる半導体記憶装置が
製造される。
形成する。次に、例えば図示しないホトレジストを用い
た写真蝕刻法により、層間絶縁膜11に対して、ソース／
ドレイン領域３、14、20等に通じるコンタクト孔12、1
9、23を、選択的に開孔する。次に、例えばスパッタ法
により、コンタクト孔12、19、23内を含む全面に、アル
ミニウム等の導電性の材料を蒸着し、これを所定の配線
12′、19′、23′等の形状にパターニングする。そし
て、最後に、表面保護膜13を全面に形成することによ
り、この発明の第１の実施例に係わる半導体記憶装置が
製造される。
このような、第１の実施例に係わる半導体記憶装置の
製造方法によれば、第１ゲート酸化膜５、７、トンネル
酸化膜５′、第１ゲート酸化膜15、21を、それぞれ異な
る膜厚に形成して、E2PROMと、EPROMと、MOSFETとが同
一チップに形成できる。本実施例中では、第１ゲート酸
化膜5,7の膜厚が430Å、第１ゲート酸化膜15、21の膜厚
が250Å、トンネル酸化膜５′の膜厚が100Åとなってい
る。
製造方法によれば、第１ゲート酸化膜５、７、トンネル
酸化膜５′、第１ゲート酸化膜15、21を、それぞれ異な
る膜厚に形成して、E2PROMと、EPROMと、MOSFETとが同
一チップに形成できる。本実施例中では、第１ゲート酸
化膜5,7の膜厚が430Å、第１ゲート酸化膜15、21の膜厚
が250Å、トンネル酸化膜５′の膜厚が100Åとなってい
る。
以下、第４図、第４図（ａ）ないし第５図（ｄ）、お
よび第６図を参照して、この発明の第２の実施例に係わ
る半導体記憶装置およびその製造方法について説明す
る。
よび第６図を参照して、この発明の第２の実施例に係わ
る半導体記憶装置およびその製造方法について説明す
る。
第４図は、この発明の第２の実施例に係わる半導体記
憶装置の概念を示す断面図である。
憶装置の概念を示す断面図である。
第５図（ａ）ないし第５図（ｄ）は、第４図に示す半
導体記憶装置を製造工程順に示した断面図である。
導体記憶装置を製造工程順に示した断面図である。
第４図の断面図において、第１図と同一の部分につい
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。
この第２の実施例に係わる半導体記憶装置の特徴とし
ては、主に、以下に説明する４点がある。
ては、主に、以下に説明する４点がある。
第４図に示すように、まず、第１に、E2PROM形成領域
におけるメモリトランジスタの第１ゲート酸化膜５と、
選択用MOSFETの第１ゲート酸化膜33との膜厚が互いに異
なる点である。第１の実施例に係わる半導体記憶装置で
は、これらが、同一の膜厚を持っていた。本第２の実施
例に係わる半導体記憶装置では、第１のゲート酸化膜５
の膜厚が、例えば430Å程度であり、第１のゲート酸化
膜33の膜厚が、例えば250Å程度である。
におけるメモリトランジスタの第１ゲート酸化膜５と、
選択用MOSFETの第１ゲート酸化膜33との膜厚が互いに異
なる点である。第１の実施例に係わる半導体記憶装置で
は、これらが、同一の膜厚を持っていた。本第２の実施
例に係わる半導体記憶装置では、第１のゲート酸化膜５
の膜厚が、例えば430Å程度であり、第１のゲート酸化
膜33の膜厚が、例えば250Å程度である。
第２に、EPROM形成領域における第１ゲート酸化膜15
と、周辺用MOSFET形成領域における第１ゲート酸化膜35
との膜厚が異なる点である。第１の実施例に係わる半導
体記憶装置では、これらが、同一の膜厚を持っていた。
本第２の実施例に係わる半導体記憶装置では、第１のゲ
ート酸化膜15の膜厚が、例えば250Å程度であり、第１
のゲート酸化膜35の膜厚が、例えば150Å程度である。
と、周辺用MOSFET形成領域における第１ゲート酸化膜35
との膜厚が異なる点である。第１の実施例に係わる半導
体記憶装置では、これらが、同一の膜厚を持っていた。
本第２の実施例に係わる半導体記憶装置では、第１のゲ
ート酸化膜15の膜厚が、例えば250Å程度であり、第１
のゲート酸化膜35の膜厚が、例えば150Å程度である。
第３に、選択用MOSFETのゲート34が第２層ポリシリコ
ン層にて形成されている点である。第１の実施例に係わ
る半導体記憶装置では、これが第１層ポリシリコン層に
て形成されていた。
ン層にて形成されている点である。第１の実施例に係わ
る半導体記憶装置では、これが第１層ポリシリコン層に
て形成されていた。
第４に、周辺用MOSFETのゲート36が第２層ポリシリコ
ン層にて形成されている点である。第１の実施例に係わ
る半導体記憶装置では、これが第１層ポリシリコン層に
て形成されていた。
ン層にて形成されている点である。第１の実施例に係わ
る半導体記憶装置では、これが第１層ポリシリコン層に
て形成されていた。
以上の４つの特徴から、第２の実施例に係わる半導体
記憶装置によれば、第１層ポリシリコン層にて形成され
た浮遊ゲート６、16と、MOSFET（選択用MOSFETを含む）
のゲート34、36との、例えば面積抵抗値ρｓや、膜厚等
を、それぞれ任意に変えることができる。よって、第１
の実施例に係わる半導体記憶装置に比べて、E2PROMおよ
びEPROMの特性の設定、並びにMOSFET（E2PROMの選択ト
ランジスタを含む）の特性の設定に、互いに自由度を持
たせることができる。
記憶装置によれば、第１層ポリシリコン層にて形成され
た浮遊ゲート６、16と、MOSFET（選択用MOSFETを含む）
のゲート34、36との、例えば面積抵抗値ρｓや、膜厚等
を、それぞれ任意に変えることができる。よって、第１
の実施例に係わる半導体記憶装置に比べて、E2PROMおよ
びEPROMの特性の設定、並びにMOSFET（E2PROMの選択ト
ランジスタを含む）の特性の設定に、互いに自由度を持
たせることができる。
次に、第５図（ａ）ないし第５図（ｄ）を参照して、
第２の実施例に係わる半導体記憶装置の製造方法につい
て説明する。第５図（ａ）ないし第５図（ｄ）におい
て、各参照する符号は、第４図と対応するものとする。
第２の実施例に係わる半導体記憶装置の製造方法につい
て説明する。第５図（ａ）ないし第５図（ｄ）におい
て、各参照する符号は、第４図と対応するものとする。
尚、第５図（ａ）までの工程は、第１の実施例に係わ
る半導体記憶装置で説明した第２図（ａ）ないし第２図
（ｄ）の工程と、ほぼ同一の工程であるので省略する。
る半導体記憶装置で説明した第２図（ａ）ないし第２図
（ｄ）の工程と、ほぼ同一の工程であるので省略する。
第５図（ａ）に示すように、第１の実施例に係わる半
導体記憶装置で説明した第２図（ｄ）までの工程と、ほ
ぼ同一の工程を経て形成された装置の全面に、例えばCV
D法により、第１層ポリシリコン層28を形成する。ここ
で、第１の熱酸化膜24、第２の熱酸化膜25、および第３
の熱酸化膜27の成長は、ほぼ止まる。このときの膜厚
は、例えばそれぞれ約430Å、約250Å、および約100Å
である。これらの膜厚値は、上記値に限られるものでは
なく、それぞれ適切な膜厚値に設定してよいことは勿論
である。ところで、この実施例中では、第１の熱酸化膜
24の膜厚が、第４図に図示する第１ゲート酸化膜５の膜
厚に、ほぼ等しいものとなる。同様に、第２の熱酸化膜
25の膜厚は、第１ゲート酸化膜15の膜厚に、ほぼ等しい
ものとなる。第３の熱酸化膜27の膜厚は、トンネル酸化
膜５′の膜厚に、ほぼ等しいものとなる。次に、第１層
ポリシリコン層28に対し、例えばPOCl3雰囲気中におけ
るリン拡散により、第１層ポリシリコン層28が所望の、
面積抵抗値ρｓを持つように導体化（ｎ型化）する。こ
の第１層ポリシリコン層28の導体化処理は、別にｎ型不
純物のイオン注入によっても構わない。また、あらかじ
め不純物がドープされた形で第１層ポリシリコン層28を
形成しても構わない。
導体記憶装置で説明した第２図（ｄ）までの工程と、ほ
ぼ同一の工程を経て形成された装置の全面に、例えばCV
D法により、第１層ポリシリコン層28を形成する。ここ
で、第１の熱酸化膜24、第２の熱酸化膜25、および第３
の熱酸化膜27の成長は、ほぼ止まる。このときの膜厚
は、例えばそれぞれ約430Å、約250Å、および約100Å
である。これらの膜厚値は、上記値に限られるものでは
なく、それぞれ適切な膜厚値に設定してよいことは勿論
である。ところで、この実施例中では、第１の熱酸化膜
24の膜厚が、第４図に図示する第１ゲート酸化膜５の膜
厚に、ほぼ等しいものとなる。同様に、第２の熱酸化膜
25の膜厚は、第１ゲート酸化膜15の膜厚に、ほぼ等しい
ものとなる。第３の熱酸化膜27の膜厚は、トンネル酸化
膜５′の膜厚に、ほぼ等しいものとなる。次に、第１層
ポリシリコン層28に対し、例えばPOCl3雰囲気中におけ
るリン拡散により、第１層ポリシリコン層28が所望の、
面積抵抗値ρｓを持つように導体化（ｎ型化）する。こ
の第１層ポリシリコン層28の導体化処理は、別にｎ型不
純物のイオン注入によっても構わない。また、あらかじ
め不純物がドープされた形で第１層ポリシリコン層28を
形成しても構わない。
次に、第５図（ｂ）に示すように、第１層ポリシリコ
ン層28に対して、例えば図示しないホトレジストを用い
た写真蝕刻法により、セルスリット（第５図（ｂ）には
図示せず）をパターニングし、同時に、周辺用MOSFET形
成領域および選択用MOSFET領域上に存在する第１層ポリ
シリコン層28を除去する。この状態の平面図を第６図に
示す。
ン層28に対して、例えば図示しないホトレジストを用い
た写真蝕刻法により、セルスリット（第５図（ｂ）には
図示せず）をパターニングし、同時に、周辺用MOSFET形
成領域および選択用MOSFET領域上に存在する第１層ポリ
シリコン層28を除去する。この状態の平面図を第６図に
示す。
第６図に図示するように、第１層ポリシリコン層28に
は、フィールド酸化膜２上で、ワード線方向におけるセ
ルの浮遊ゲートを、それぞれ分離するセルスリット29が
パターニングされている。ここで、周辺用MOSFET形成領
域および選択用MOSFET領域上に存在する第１層ポリシリ
コン層28は除去されている。第６図中のＢ−Ｂ′線に沿
う断面は、第５図（ｂ）である。
は、フィールド酸化膜２上で、ワード線方向におけるセ
ルの浮遊ゲートを、それぞれ分離するセルスリット29が
パターニングされている。ここで、周辺用MOSFET形成領
域および選択用MOSFET領域上に存在する第１層ポリシリ
コン層28は除去されている。第６図中のＢ−Ｂ′線に沿
う断面は、第５図（ｂ）である。
次に、第５図（ｃ）に示すように、全面に、例えば熱
酸化法により、第４の熱酸化膜30を形成する。この第４
の熱酸化膜30は、E2PROMおよびEPROMの第２ゲート酸化
膜、並びにMOSFET（選択用MOSFETを含む）の第１ゲート
酸化膜となるものであり、したがって、その膜厚は、E2
PROMおよびEPROMの特性、並びにMOSFET（選択用MOSFET
を含む）の特性に合わせて設定される。次に、全面に、
例えばCVD法により、第２層ポリシリコン層31を形成す
る。次に、この第２層ポリシリコン層31に対し、例えば
POCl3雰囲気中におけるリン拡散により、第２層ポリシ
リコン層31が、所望の面積抵抗値ρｓを持つように導体
化（ｎ型化）する。この第２層ポリシリコン層31の導体
化処理は、別にｎ型不純物のイオン注入によっても構わ
ない。また、あらかじめ不純物がドープされた形で、第
２層ポリシリコン層31を形成しても構わない。
酸化法により、第４の熱酸化膜30を形成する。この第４
の熱酸化膜30は、E2PROMおよびEPROMの第２ゲート酸化
膜、並びにMOSFET（選択用MOSFETを含む）の第１ゲート
酸化膜となるものであり、したがって、その膜厚は、E2
PROMおよびEPROMの特性、並びにMOSFET（選択用MOSFET
を含む）の特性に合わせて設定される。次に、全面に、
例えばCVD法により、第２層ポリシリコン層31を形成す
る。次に、この第２層ポリシリコン層31に対し、例えば
POCl3雰囲気中におけるリン拡散により、第２層ポリシ
リコン層31が、所望の面積抵抗値ρｓを持つように導体
化（ｎ型化）する。この第２層ポリシリコン層31の導体
化処理は、別にｎ型不純物のイオン注入によっても構わ
ない。また、あらかじめ不純物がドープされた形で、第
２層ポリシリコン層31を形成しても構わない。
次に、第５図（ｄ）に示すように、EPROM形成領域、
およびE2PROM形成領域のメモリトランジスタ領域の上部
を、例えば図示しないホトレジストによってマスクす
る。次に、ホトレジストをマスクとして、MOSFET形成領
域および選択用MOSFET領域の上部に存在する第２層ポリ
シリコン層31を、所定のMOSFETのゲートの形状にパター
ニングする。これによって、第２層ポリシリコン層31に
て構成されたMOSFET（選択用トランジスタを含む）のゲ
ート34、36が形成される。同時に、第４の熱酸化膜30に
て構成されたMOSFET（選択用MOSFETを含む）の第１ゲー
ト酸化膜33、35が形成される。次に、図示しないホトレ
ジストを除去し、今度は、MOSFET形成領域、および選択
用MOSFET領域の上部を、例えば図示しないホトレジスト
によってマスクする。これとともに、E2PROMおよびEPRO
Mの制御ゲートパターンを、ホトレジストに形成する。
次に、ホトレジストをマスクとして、第２層ポリシリコ
ン層31、第４の熱酸化膜30、および第１層ポリシリコン
層28を順次除去する、いわゆるセルフアラインエッチン
グを行なう。このセルフアラインエッチングによって、
第１層ポリシリコン層28にて構成された浮遊ゲート６、
16が形成される。同様に、第４の熱酸化膜30にて構成さ
れた第２ゲート酸化膜５、15、並びに第２層ポリシリコ
ン層31にて構成された制御ゲート10、18が形成される。
また、第１の熱酸化膜24にて構成された第１ゲート酸化
膜５が形成される。同様に、第２の熱酸化膜25にて構成
された第１ゲート酸化膜15が形成され、第３の熱酸化膜
27にて構成されるトンネル酸化膜５′が形成される。次
に、制御ゲート10および18、並びにMOSFET（選択用MOSF
ETを含む）のゲート、34、36をマスクにして、ｎ型不純
物である、例えばヒ素32を、基板１に対してイオン注入
することにより、基板１とは反対導電型のソース／ドレ
イン領域３、３′14、20を、それぞれ形成する。次に、
これらのソース／ドレイン領域３、３′、14、20を、例
えば熱処理することにより、活性化させる。ここで、ソ
ース／ドレイン領域３′は、ｎ型不純物層４に接するよ
うに活性化される。
およびE2PROM形成領域のメモリトランジスタ領域の上部
を、例えば図示しないホトレジストによってマスクす
る。次に、ホトレジストをマスクとして、MOSFET形成領
域および選択用MOSFET領域の上部に存在する第２層ポリ
シリコン層31を、所定のMOSFETのゲートの形状にパター
ニングする。これによって、第２層ポリシリコン層31に
て構成されたMOSFET（選択用トランジスタを含む）のゲ
ート34、36が形成される。同時に、第４の熱酸化膜30に
て構成されたMOSFET（選択用MOSFETを含む）の第１ゲー
ト酸化膜33、35が形成される。次に、図示しないホトレ
ジストを除去し、今度は、MOSFET形成領域、および選択
用MOSFET領域の上部を、例えば図示しないホトレジスト
によってマスクする。これとともに、E2PROMおよびEPRO
Mの制御ゲートパターンを、ホトレジストに形成する。
次に、ホトレジストをマスクとして、第２層ポリシリコ
ン層31、第４の熱酸化膜30、および第１層ポリシリコン
層28を順次除去する、いわゆるセルフアラインエッチン
グを行なう。このセルフアラインエッチングによって、
第１層ポリシリコン層28にて構成された浮遊ゲート６、
16が形成される。同様に、第４の熱酸化膜30にて構成さ
れた第２ゲート酸化膜５、15、並びに第２層ポリシリコ
ン層31にて構成された制御ゲート10、18が形成される。
また、第１の熱酸化膜24にて構成された第１ゲート酸化
膜５が形成される。同様に、第２の熱酸化膜25にて構成
された第１ゲート酸化膜15が形成され、第３の熱酸化膜
27にて構成されるトンネル酸化膜５′が形成される。次
に、制御ゲート10および18、並びにMOSFET（選択用MOSF
ETを含む）のゲート、34、36をマスクにして、ｎ型不純
物である、例えばヒ素32を、基板１に対してイオン注入
することにより、基板１とは反対導電型のソース／ドレ
イン領域３、３′14、20を、それぞれ形成する。次に、
これらのソース／ドレイン領域３、３′、14、20を、例
えば熱処理することにより、活性化させる。ここで、ソ
ース／ドレイン領域３′は、ｎ型不純物層４に接するよ
うに活性化される。
この後、第４図に示すように、第１の実施例同様、層
間絶縁膜11の形成、コンタクト孔12、29、23の開孔、ア
ルミニウム等の導電性膜の蒸着、これを所定の配線形状
にパターニング、そして表面保護膜13の形成等によって
第２の実施例に係わる半導体記憶装置が製造される。
間絶縁膜11の形成、コンタクト孔12、29、23の開孔、ア
ルミニウム等の導電性膜の蒸着、これを所定の配線形状
にパターニング、そして表面保護膜13の形成等によって
第２の実施例に係わる半導体記憶装置が製造される。
このような、第２の実施例に係わる半導体記憶装置の
製造方法によれば、第１ゲート酸化膜５、トンネル酸化
膜５′、第１ゲート酸化膜15、並びに第１ゲート酸化膜
33および35を、それぞれ異なる膜厚に形成することがで
きる。本実施例中では、第１ゲート酸化膜５の膜厚が43
0Å程度、第１ゲート酸化膜15の膜厚が250Å程度、第１
ゲート酸化膜33および35の膜厚が150Å程度、トンネル
酸化膜５′の膜厚が100Å程度である。
製造方法によれば、第１ゲート酸化膜５、トンネル酸化
膜５′、第１ゲート酸化膜15、並びに第１ゲート酸化膜
33および35を、それぞれ異なる膜厚に形成することがで
きる。本実施例中では、第１ゲート酸化膜５の膜厚が43
0Å程度、第１ゲート酸化膜15の膜厚が250Å程度、第１
ゲート酸化膜33および35の膜厚が150Å程度、トンネル
酸化膜５′の膜厚が100Å程度である。
さらに、浮遊ゲート６、16と、ゲート34、36とを、そ
れぞれ異なる導電層にて形成できる。本実施例中では、
浮遊ゲート６、16が第１層ポリシリコン層28にて構成さ
れ、ゲート34、36が第２層ポリシリコン層31にて構成さ
れて、E2PROMと、EPROMと、MOSFETとが同一チップに形
成できるようになる。
れぞれ異なる導電層にて形成できる。本実施例中では、
浮遊ゲート６、16が第１層ポリシリコン層28にて構成さ
れ、ゲート34、36が第２層ポリシリコン層31にて構成さ
れて、E2PROMと、EPROMと、MOSFETとが同一チップに形
成できるようになる。
また、本実施例中では述べていないが、MOSFET（選択
用MOSFETを含む）形成領域の基板１に対して、チャネル
インプラを行なう際、この基板１に対してインプラされ
たしきい値制御用不純物が、第２層ポリシリコン層31形
成時の熱履歴を受けることがなくなる。このチャネルイ
ンプラは、例えば第５図（ｃ）に示す工程で、第２層ポ
リシリコン層31の形成以前に行なわれる。
用MOSFETを含む）形成領域の基板１に対して、チャネル
インプラを行なう際、この基板１に対してインプラされ
たしきい値制御用不純物が、第２層ポリシリコン層31形
成時の熱履歴を受けることがなくなる。このチャネルイ
ンプラは、例えば第５図（ｃ）に示す工程で、第２層ポ
リシリコン層31の形成以前に行なわれる。
よって、第２の実施例に係わる半導体記憶装置の製造
方法では、MOSFET（選択用MOSFETを含む）のしきい値
を、所望の値に精度よく合わせ込むことが可能となる。
方法では、MOSFET（選択用MOSFETを含む）のしきい値
を、所望の値に精度よく合わせ込むことが可能となる。
以下、第７図、第８図（ａ）ないし第８図（ｆ）を参
照して、この発明の第３の実施例に係わる半導体記憶装
置およびその製造方法について説明する。
照して、この発明の第３の実施例に係わる半導体記憶装
置およびその製造方法について説明する。
第７図は、この発明の第３の実施例に係わる半導体記
憶装置の概念を示す断面図である。
憶装置の概念を示す断面図である。
第８図（ａ）ないし第８図（ｆ）は、第７図に示す半
導体記憶装置を製造工程順に示した断面図である。
導体記憶装置を製造工程順に示した断面図である。
第７図の断面図において、第１図および第４図と同一
の部分については、同一の参照符号を付し、重複する説
明は避けるものとする。
の部分については、同一の参照符号を付し、重複する説
明は避けるものとする。
第７図に示すように、この第３の実施例に係わる半導
体記憶装置の特徴としては、第２の実施例に係わる半導
体記憶装置の特徴に加えて、浮遊ゲート６と、制御ゲー
ト10とを互いに絶縁する第２ゲート絶縁膜が、酸化膜3
8、窒化膜39、酸化膜40、および窒化膜41からなる積層
構造膜にて構成されている点である。同様に、浮遊ゲー
ト16と、制御ゲート18とを互いに絶縁する第２ゲート酸
化膜も、酸化膜42、窒化膜43、酸化膜44、および窒化膜
45からなる積層構造膜にて構成されている。
体記憶装置の特徴としては、第２の実施例に係わる半導
体記憶装置の特徴に加えて、浮遊ゲート６と、制御ゲー
ト10とを互いに絶縁する第２ゲート絶縁膜が、酸化膜3
8、窒化膜39、酸化膜40、および窒化膜41からなる積層
構造膜にて構成されている点である。同様に、浮遊ゲー
ト16と、制御ゲート18とを互いに絶縁する第２ゲート酸
化膜も、酸化膜42、窒化膜43、酸化膜44、および窒化膜
45からなる積層構造膜にて構成されている。
以上の特徴から、この第３の実施例によれば、第２の
実施例に係わる半導体記憶装置による効果に加えてE2PR
OMおよびEPROMの特性のうち、例えば浮遊ゲートと、制
御ゲートとの間の容量の増大等が為される。
実施例に係わる半導体記憶装置による効果に加えてE2PR
OMおよびEPROMの特性のうち、例えば浮遊ゲートと、制
御ゲートとの間の容量の増大等が為される。
次に、第８図（ａ）ないし第８図（ｆ）を参照して、
第３の実施例に係わる半導体記憶装置の製造方法につい
て説明する。第８図（ａ）ないし第８図（ｆ）におい
て、各参照する符号は、第７図と対応するものとする。
第３の実施例に係わる半導体記憶装置の製造方法につい
て説明する。第８図（ａ）ないし第８図（ｆ）におい
て、各参照する符号は、第７図と対応するものとする。
尚、第８図（ａ）までの工程は、第１の実施例に係わ
る半導体記憶装置で説明した第２図（ａ）ないし第２図
（ｄ）の工程と、ほぼ同一の工程であるので省略する。
る半導体記憶装置で説明した第２図（ａ）ないし第２図
（ｄ）の工程と、ほぼ同一の工程であるので省略する。
第８図（ａ）に示すように、第１の実施例に係わる半
導体記憶装置で説明した第２図（ｄ）までの工程と、ほ
ぼ同一の工程を経て形成された装置の全面に、例えばCV
D法により、第１層ポリシリコン層28を形成する。ここ
で、第１の熱酸化膜24、第２の熱酸化膜25、および第３
の熱酸化膜27の成長は、ほぼ止まる。このときの膜厚
は、例えばそれぞれ約430Å、約250Å、および約100Å
である。これらの膜厚値は、上記値に限られるものでは
なく、それぞれ適切な膜厚値に設定してよいことは勿論
である。次に、第１層ポリシリコン層28に対し、例えば
POCl3雰囲気中におけるリン拡散により、第１層ポリシ
リコン層28が所望の、面積抵抗値ρｓを持つように導体
化（ｎ型化）する。この第１層ポリシリコン層28の導体
化処理は、別にｎ型不純物のイオン注入によっても構わ
ない。また、あらかじめ不純物がドープされた形で第１
層ポリシリコン層28を形成しても構わない。
導体記憶装置で説明した第２図（ｄ）までの工程と、ほ
ぼ同一の工程を経て形成された装置の全面に、例えばCV
D法により、第１層ポリシリコン層28を形成する。ここ
で、第１の熱酸化膜24、第２の熱酸化膜25、および第３
の熱酸化膜27の成長は、ほぼ止まる。このときの膜厚
は、例えばそれぞれ約430Å、約250Å、および約100Å
である。これらの膜厚値は、上記値に限られるものでは
なく、それぞれ適切な膜厚値に設定してよいことは勿論
である。次に、第１層ポリシリコン層28に対し、例えば
POCl3雰囲気中におけるリン拡散により、第１層ポリシ
リコン層28が所望の、面積抵抗値ρｓを持つように導体
化（ｎ型化）する。この第１層ポリシリコン層28の導体
化処理は、別にｎ型不純物のイオン注入によっても構わ
ない。また、あらかじめ不純物がドープされた形で第１
層ポリシリコン層28を形成しても構わない。
次に、第８図（ｂ）に示すように、第１層ポリシリコ
ン層28に対して、例えば図示しないホトレジストを用い
た写真蝕刻法により、セルスリット（第８図（ｂ）には
図示せず）をパターニングし、同時に、周辺用MOSFET形
成領域および選択用MOSFET領域上に存在する第１層ポリ
シリコン層28を除去する。この状態の平面図は、例えば
第６図に図示する平面図と同じものであるので、第６図
を参照願う。また、ここでの第６図の説明は、既に説明
ずみであるので省略する。
ン層28に対して、例えば図示しないホトレジストを用い
た写真蝕刻法により、セルスリット（第８図（ｂ）には
図示せず）をパターニングし、同時に、周辺用MOSFET形
成領域および選択用MOSFET領域上に存在する第１層ポリ
シリコン層28を除去する。この状態の平面図は、例えば
第６図に図示する平面図と同じものであるので、第６図
を参照願う。また、ここでの第６図の説明は、既に説明
ずみであるので省略する。
次に、第８図（ｃ）に示すように、全面に、例えば温
度1000℃、N2希釈率20％の雰囲気中で、第１層ポリシリ
コン層28上において膜厚が、例えば350Å程度となる第
４の熱酸化膜47を形成する。次に、全面に、例えばCVD
法により、第１の窒化膜48を、例えば膜厚が300Å程度
となるように形成する。次に、この第１の窒化膜48上
に、例えば温度950℃、BOX（ボロン酸化物）雰囲気中、
80分間の時間指定により、膜厚60Å程度となる第５の熱
酸化膜49を形成する。次に、全面に、例えばCVD法によ
り、第２の窒化膜50を、例えば膜厚が300Å程度となる
ように形成する。これらの第４の酸化膜47、第１の窒化
膜48、第５の酸化膜49、および第２の窒化膜50からなる
積層構造膜は、E2PROMおよびEPROMの第２ゲート絶縁膜
となるものであり、したがって、その膜厚は、E2PROMセ
ルおよびEPROMセルの特性に合わせて設定される。
度1000℃、N2希釈率20％の雰囲気中で、第１層ポリシリ
コン層28上において膜厚が、例えば350Å程度となる第
４の熱酸化膜47を形成する。次に、全面に、例えばCVD
法により、第１の窒化膜48を、例えば膜厚が300Å程度
となるように形成する。次に、この第１の窒化膜48上
に、例えば温度950℃、BOX（ボロン酸化物）雰囲気中、
80分間の時間指定により、膜厚60Å程度となる第５の熱
酸化膜49を形成する。次に、全面に、例えばCVD法によ
り、第２の窒化膜50を、例えば膜厚が300Å程度となる
ように形成する。これらの第４の酸化膜47、第１の窒化
膜48、第５の酸化膜49、および第２の窒化膜50からなる
積層構造膜は、E2PROMおよびEPROMの第２ゲート絶縁膜
となるものであり、したがって、その膜厚は、E2PROMセ
ルおよびEPROMセルの特性に合わせて設定される。
次に、第８図（ｄ）に示すように、EPROM形成領域上
およびE2PROM形成領域のメモリトランジスタ形成領域上
を、例えば図示しないホトレジストによってマスクす
る。次に、選択用MOSFET領域上および周辺用MOSFET成領
域上に存在する第４の酸化膜47、第１の窒化膜48、第５
の酸化膜49、および第２の窒化膜50を除去し、例えば基
板１の表面を露出させる。次に、この基板１の表面上
に、例えば熱酸化法により、第６の熱酸化膜51を、基板
１表面において、例えば膜厚150Å程度となるように形
成する。この第６の熱酸化膜51は、MOSFET（選択用MOSF
ETを含む）の第１ゲート酸化膜となるものである。この
とき、第２の窒化膜50上にも、膜厚の薄い熱酸化膜が形
成されるが、極めて薄い膜厚であるため無視しても構わ
ない。
およびE2PROM形成領域のメモリトランジスタ形成領域上
を、例えば図示しないホトレジストによってマスクす
る。次に、選択用MOSFET領域上および周辺用MOSFET成領
域上に存在する第４の酸化膜47、第１の窒化膜48、第５
の酸化膜49、および第２の窒化膜50を除去し、例えば基
板１の表面を露出させる。次に、この基板１の表面上
に、例えば熱酸化法により、第６の熱酸化膜51を、基板
１表面において、例えば膜厚150Å程度となるように形
成する。この第６の熱酸化膜51は、MOSFET（選択用MOSF
ETを含む）の第１ゲート酸化膜となるものである。この
とき、第２の窒化膜50上にも、膜厚の薄い熱酸化膜が形
成されるが、極めて薄い膜厚であるため無視しても構わ
ない。
尚、ここで、第６の熱酸化膜51を、MOSFET（選択用MO
SFETを含む）のチャネル領域に対するチャネルインプラ
の際の、いわゆる犠牲酸化膜とすることもできる。この
場合の製造方法の一例としては、まず、例えばしきい値
制御用の所定の不純物をイオン注入後、第６の熱酸化膜
51を除去する。このとき、E2PROMおよびEPROMの第２ゲ
ート絶縁膜においては、第２の窒化膜50がエッチングの
障壁となるために、ほとんど除去されることはない。そ
して、基板１の表面に、再度、MOSFET（選択用MOSFETを
含む）の第１ゲート酸化膜となる、新たな熱酸化膜を形
成すればよい。
SFETを含む）のチャネル領域に対するチャネルインプラ
の際の、いわゆる犠牲酸化膜とすることもできる。この
場合の製造方法の一例としては、まず、例えばしきい値
制御用の所定の不純物をイオン注入後、第６の熱酸化膜
51を除去する。このとき、E2PROMおよびEPROMの第２ゲ
ート絶縁膜においては、第２の窒化膜50がエッチングの
障壁となるために、ほとんど除去されることはない。そ
して、基板１の表面に、再度、MOSFET（選択用MOSFETを
含む）の第１ゲート酸化膜となる、新たな熱酸化膜を形
成すればよい。
次に、第８図（ｅ）に示すように、全面に、例えばCV
D法により、第２層ポリシリコン層31を形成する。次
に、この第２層ポリシリコン層31に対し、例えばPOCl3
雰囲気中におけるリン拡散により、第２層ポリシリコン
層31が、所望の面積抵抗値ρｓを持つように導体化（ｎ
型化）する。この第２層ポリシリコン層31の導体化処理
は、別にｎ型不純物のイオン注入によっても構わない。
また、あらかじめ不純物がドープされた形で、第２層ポ
リシリコン層31を形成しても構わない。
D法により、第２層ポリシリコン層31を形成する。次
に、この第２層ポリシリコン層31に対し、例えばPOCl3
雰囲気中におけるリン拡散により、第２層ポリシリコン
層31が、所望の面積抵抗値ρｓを持つように導体化（ｎ
型化）する。この第２層ポリシリコン層31の導体化処理
は、別にｎ型不純物のイオン注入によっても構わない。
また、あらかじめ不純物がドープされた形で、第２層ポ
リシリコン層31を形成しても構わない。
次に、第８図（ｆ）に示すように、EPROM形成領域、
およびE2PROM形成領域のメモリトランジスタ領域の上部
を、例えば図示しないホトレジストによってマスクす
る。次に、ホトレジストをマスクとして、周辺用MOSFET
形成領域および選択用MOSFET領域の上部に存在する第２
層ポリシリコン層31を、所定のMOSFETのゲートの形状に
パターニングする。これによって、第２層ポリシリコン
層31にて構成されたMOSFET（選択用MOSFETを含む）のゲ
ート34、36が形成される。同時に、第６の熱酸化膜51に
て構成されたMOSFET（選択用MOSFETを含む）の第１ゲー
ト酸化膜37、46が形成される。次に、図示しないホトレ
ジストを除去し、今度は、MOSFET形成領域、および選択
用MOSFET領域の上部を、例えば図示しないホトレジスト
によってマスクする。これとともに、E2PROMおよびEPRO
Mの制御ゲートパターンを、レジストに形成する。次
に、ホトレジストをマスクとして、第２層ポリシリコン
層31を除去する。引き続き、第２の窒化膜50、第５の熱
酸化膜49、第１の窒化膜48、第４の熱酸化膜47を除去
し、さらに、引き続いて第１層ポリシリコン層28を除去
する、いわゆるセルフアラインエッチングを行なう。こ
のセルフアラインエッチングによって、第１層ポリシリ
コン層28にて構成された浮遊ゲート６、16が形成され
る。同様に、第４の熱酸化膜47、第１の窒化膜48、第５
の熱酸化膜49、および第２の窒化膜50からなる積層構造
膜にて構成されたE2PROMの第２ゲート絶縁膜（図中では
38〜41の積層構造膜で図示）、およびEPROMの第２ゲー
ト絶縁膜（図中では42〜45の積層構造膜で図示）が形成
される。さらに、第２層ポリシリコン層31にて構成され
た制御ゲート10、18が形成される。また、第１の熱酸化
膜24にて構成された第１ゲート酸化膜５が形成される。
同様に、第２の熱酸化膜25にて構成された第１ゲート酸
化膜15が形成され、第３の熱酸化膜27にて構成されたト
ンネル酸化膜５′が形成される。次に、制御ゲート10お
よび18、並びにMOSFET（選択用MOSFETを含む）のゲート
34、36をマスクにして、ｎ型不純物である、例えばヒ素
32を、基板１に対してイオン注入することにより、基板
１とは反対導電型のソース／ドレイン領域３、３′14、
20を、それぞれ形成する。次に、これらのソース／ドレ
イン領域３、３′、14、20を、例えば熱処理することに
より、活性化させる。ここで、ソース／ドレイン領域
３′は、ｎ型不純物層４に接するように活性化される。
およびE2PROM形成領域のメモリトランジスタ領域の上部
を、例えば図示しないホトレジストによってマスクす
る。次に、ホトレジストをマスクとして、周辺用MOSFET
形成領域および選択用MOSFET領域の上部に存在する第２
層ポリシリコン層31を、所定のMOSFETのゲートの形状に
パターニングする。これによって、第２層ポリシリコン
層31にて構成されたMOSFET（選択用MOSFETを含む）のゲ
ート34、36が形成される。同時に、第６の熱酸化膜51に
て構成されたMOSFET（選択用MOSFETを含む）の第１ゲー
ト酸化膜37、46が形成される。次に、図示しないホトレ
ジストを除去し、今度は、MOSFET形成領域、および選択
用MOSFET領域の上部を、例えば図示しないホトレジスト
によってマスクする。これとともに、E2PROMおよびEPRO
Mの制御ゲートパターンを、レジストに形成する。次
に、ホトレジストをマスクとして、第２層ポリシリコン
層31を除去する。引き続き、第２の窒化膜50、第５の熱
酸化膜49、第１の窒化膜48、第４の熱酸化膜47を除去
し、さらに、引き続いて第１層ポリシリコン層28を除去
する、いわゆるセルフアラインエッチングを行なう。こ
のセルフアラインエッチングによって、第１層ポリシリ
コン層28にて構成された浮遊ゲート６、16が形成され
る。同様に、第４の熱酸化膜47、第１の窒化膜48、第５
の熱酸化膜49、および第２の窒化膜50からなる積層構造
膜にて構成されたE2PROMの第２ゲート絶縁膜（図中では
38〜41の積層構造膜で図示）、およびEPROMの第２ゲー
ト絶縁膜（図中では42〜45の積層構造膜で図示）が形成
される。さらに、第２層ポリシリコン層31にて構成され
た制御ゲート10、18が形成される。また、第１の熱酸化
膜24にて構成された第１ゲート酸化膜５が形成される。
同様に、第２の熱酸化膜25にて構成された第１ゲート酸
化膜15が形成され、第３の熱酸化膜27にて構成されたト
ンネル酸化膜５′が形成される。次に、制御ゲート10お
よび18、並びにMOSFET（選択用MOSFETを含む）のゲート
34、36をマスクにして、ｎ型不純物である、例えばヒ素
32を、基板１に対してイオン注入することにより、基板
１とは反対導電型のソース／ドレイン領域３、３′14、
20を、それぞれ形成する。次に、これらのソース／ドレ
イン領域３、３′、14、20を、例えば熱処理することに
より、活性化させる。ここで、ソース／ドレイン領域
３′は、ｎ型不純物層４に接するように活性化される。
この後、第７図に示すように、第１および第２の実施
例と同様、層間絶縁膜11の形成、コンタクト孔12、19、
23の開孔、アルミニウム等の導電性膜の蒸着、これを所
定の配線形状にパターニング、そひて表面保護膜13の形
成等によって第３の実施例に係わる半導体記憶装置が製
造される。
例と同様、層間絶縁膜11の形成、コンタクト孔12、19、
23の開孔、アルミニウム等の導電性膜の蒸着、これを所
定の配線形状にパターニング、そひて表面保護膜13の形
成等によって第３の実施例に係わる半導体記憶装置が製
造される。
このような、第３の実施例に係わる半導体記憶装置の
製造方法によれば、第２の実施例で説明した効果に加え
て、第２ゲート絶縁膜を、窒化膜（酸化されにくい絶縁
膜）と、酸化膜との積層構造膜にすることができる。
製造方法によれば、第２の実施例で説明した効果に加え
て、第２ゲート絶縁膜を、窒化膜（酸化されにくい絶縁
膜）と、酸化膜との積層構造膜にすることができる。
しかも、MOSFET（E2PROMの選択トランジスタを含む）
のチャネル領域に対するチャネルインプラの際には、第
８図（ｄ）の工程で説明したように、犠牲酸化膜の導入
が可能となる。
のチャネル領域に対するチャネルインプラの際には、第
８図（ｄ）の工程で説明したように、犠牲酸化膜の導入
が可能となる。
以下、第９図、第10図（ａ）ないし第10図（ｃ）、お
よび第11図を参照して、この発明の第４の実施例に係わ
る半導体記憶装置およびその製造方法について説明す
る。
よび第11図を参照して、この発明の第４の実施例に係わ
る半導体記憶装置およびその製造方法について説明す
る。
第９図は、この発明の第４の実施例に係わる半導体記
憶装置の概念を示す断面図である。
憶装置の概念を示す断面図である。
第10図（ａ）ないし第10図（ｃ）は、第９図に示す半
導体記憶装置を製造工程順に示した断面図である。
導体記憶装置を製造工程順に示した断面図である。
第９図の断面図において、第１図と同一の部分につい
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。
第９図に示すように、この第４の実施例に係わる半導
体記憶装置の特徴としては、E2PROMの浮遊ゲート６と、
EPROMの浮遊ゲート53との面積抵抗値ρｓが、互いに異
なる点である。例えばE2PROMの浮遊ゲート６の面積抵抗
値をρs1とし、EPROMの浮遊ゲート53の面積抵抗値をρs
2とすると、 ρs1＞ρs2 の関係になるように設定されている。
体記憶装置の特徴としては、E2PROMの浮遊ゲート６と、
EPROMの浮遊ゲート53との面積抵抗値ρｓが、互いに異
なる点である。例えばE2PROMの浮遊ゲート６の面積抵抗
値をρs1とし、EPROMの浮遊ゲート53の面積抵抗値をρs
2とすると、 ρs1＞ρs2 の関係になるように設定されている。
つまり、浮遊ゲートにおける不純物濃度の関係が E2PROM＜EPROM となっている。
このように、E2PROMの浮遊ゲート６の面積抵抗値ρs1
が高い抵抗値を持って形成されている。すなわち不純物
濃度が低く設定されていることにより、例えばトンネル
リーク、あるいはトンネル酸化膜５′からの不純物の基
板へのしみ出し等の問題が解決され、E2PROMの信頼性が
高まる。
が高い抵抗値を持って形成されている。すなわち不純物
濃度が低く設定されていることにより、例えばトンネル
リーク、あるいはトンネル酸化膜５′からの不純物の基
板へのしみ出し等の問題が解決され、E2PROMの信頼性が
高まる。
よって、この第４の実施例によれば、第１の実施例に
係わる半導体記憶装置の効果に加えて、より信頼性の高
まったE2PROMを、EPROMと同一チップ上に混載すること
が実現される。
係わる半導体記憶装置の効果に加えて、より信頼性の高
まったE2PROMを、EPROMと同一チップ上に混載すること
が実現される。
次に、第10図（ａ）ないし第10図（ｃ）を参照して、
第４の実施例に係わる半導体記憶装置の製造方法につい
て説明する。第10図（ａ）ないし第10図（ｃ）におい
て、各参照する符号は、第９図と対応するものとする。
第４の実施例に係わる半導体記憶装置の製造方法につい
て説明する。第10図（ａ）ないし第10図（ｃ）におい
て、各参照する符号は、第９図と対応するものとする。
尚、第10（ａ）までの工程は、第１の実施例に係わる
半導体記憶装置で説明した第２図（ａ）ないし第２図
（ｄ）までの工程と同一であるので省略する。
半導体記憶装置で説明した第２図（ａ）ないし第２図
（ｄ）までの工程と同一であるので省略する。
第10図（ａ）に示すように、第１の実施例に係わる半
導体記憶装置の製造方法の第２図（ｄ）までの工程と、
同一の工程を経て形成された装置の全面に、例えばCVD
法により、第１層ポリシリコン層28を形成する。ここ
で、第１の熱酸化膜24、第２の熱酸化膜25、および第３
の熱酸化膜27の成長は、ほぼ止まる。このときの膜厚
は、例えばそれぞれ約430Å、約250Å、および約100Å
である。これらの膜厚値は、上記値に限られるものでは
なく、それぞれ適切な膜厚値に設定してよいことは勿論
である。
導体記憶装置の製造方法の第２図（ｄ）までの工程と、
同一の工程を経て形成された装置の全面に、例えばCVD
法により、第１層ポリシリコン層28を形成する。ここ
で、第１の熱酸化膜24、第２の熱酸化膜25、および第３
の熱酸化膜27の成長は、ほぼ止まる。このときの膜厚
は、例えばそれぞれ約430Å、約250Å、および約100Å
である。これらの膜厚値は、上記値に限られるものでは
なく、それぞれ適切な膜厚値に設定してよいことは勿論
である。
次に、第10図（ｂ）に示すように、第１層ポリシリコ
ン層28上に、例えば熱酸化法により、膜厚400Å程度の
熱酸化膜55を形成する。そして、E2PROMの浮遊ゲート形
成領域上に熱酸化膜55が残るように、例えば図示しない
ホトレジストを用いた写真蝕刻法により、除去する。次
に、第１層ポリシリコン層28に対し、例えばPOCl3雰囲
気中におけるリン拡散により、第１層ポリシリコン層28
が、所望の面積抵抗値ρｓを持つように導体化（ｎ型
化）する。このとき、第１層ポリシリコン層28上に、熱
酸化膜55が残留している領域（第１層ポリシリコン層28
として図示）では、不純物の拡散が制限され、不純物濃
度が低くなる。また、熱酸化膜55が残留していない領域
（第１層ポリシリコン層28−２として図示）では、反対
に不純物濃度が高くなる。例えば第１層ポリシリコン層
28の不純物濃度は、１〜３×1020cm-2程度となり、第１
層ポリシリコン層28−２の不純物濃度は、４〜６×1020
cm-2程度となる。このような、第１層ポリシリコン層28
に対して、異なった面積抵抗値ρｓの領域を得る導体化
処理は、別にｎ型不純物のイオン注入によっても構わな
い。また、不純物のマスクとしては、第１層ポリシリコ
ン層28上に形成された熱酸化膜55を用いたが、例えばCV
D法により、堆積形成したCVD酸化膜等であってもよい。
さらに、不純物遮断能力を持ったホトレジスト等であっ
てもよい。
ン層28上に、例えば熱酸化法により、膜厚400Å程度の
熱酸化膜55を形成する。そして、E2PROMの浮遊ゲート形
成領域上に熱酸化膜55が残るように、例えば図示しない
ホトレジストを用いた写真蝕刻法により、除去する。次
に、第１層ポリシリコン層28に対し、例えばPOCl3雰囲
気中におけるリン拡散により、第１層ポリシリコン層28
が、所望の面積抵抗値ρｓを持つように導体化（ｎ型
化）する。このとき、第１層ポリシリコン層28上に、熱
酸化膜55が残留している領域（第１層ポリシリコン層28
として図示）では、不純物の拡散が制限され、不純物濃
度が低くなる。また、熱酸化膜55が残留していない領域
（第１層ポリシリコン層28−２として図示）では、反対
に不純物濃度が高くなる。例えば第１層ポリシリコン層
28の不純物濃度は、１〜３×1020cm-2程度となり、第１
層ポリシリコン層28−２の不純物濃度は、４〜６×1020
cm-2程度となる。このような、第１層ポリシリコン層28
に対して、異なった面積抵抗値ρｓの領域を得る導体化
処理は、別にｎ型不純物のイオン注入によっても構わな
い。また、不純物のマスクとしては、第１層ポリシリコ
ン層28上に形成された熱酸化膜55を用いたが、例えばCV
D法により、堆積形成したCVD酸化膜等であってもよい。
さらに、不純物遮断能力を持ったホトレジスト等であっ
てもよい。
次に、第10図（ｃ）に示すように、第１層ポリシリコ
ン層28に対して、例えば図示しないホトレジストを用い
た写真蝕刻法により、セルスリット（第10図（ｃ）は図
示せず）、並びにMOSFETのゲートの形状（この部分に
は、符号28−２′を付す）をパターニングする。この状
態の平面図を第11図に図示する。
ン層28に対して、例えば図示しないホトレジストを用い
た写真蝕刻法により、セルスリット（第10図（ｃ）は図
示せず）、並びにMOSFETのゲートの形状（この部分に
は、符号28−２′を付す）をパターニングする。この状
態の平面図を第11図に図示する。
第11図に図示するように、第１層ポリシリコン層28に
は、フィールド酸化膜２上で、ワード線方向における互
いのセルの浮遊ゲートを、それぞれ分離するセルスリッ
ト29が形成されてパターニングされ、さらに、MOSFETの
ゲートの形状28−２′にパターニングされている。ここ
で、MOSFETのゲートの形状28−２′は、おのおのゲート
が分離されるようにパターニングされている。これは、
第１の実施例で説明したように、ゲートがおのおの分離
されるように形成する必要はない。
は、フィールド酸化膜２上で、ワード線方向における互
いのセルの浮遊ゲートを、それぞれ分離するセルスリッ
ト29が形成されてパターニングされ、さらに、MOSFETの
ゲートの形状28−２′にパターニングされている。ここ
で、MOSFETのゲートの形状28−２′は、おのおのゲート
が分離されるようにパターニングされている。これは、
第１の実施例で説明したように、ゲートがおのおの分離
されるように形成する必要はない。
また、同図に示すように、E2PROM形成領域では、不純
物濃度の低い第１層ポリシリコン層28が存在しており、
一方、EPROM形成領域では、不純物濃度の高い第１層ポ
リシリコン層28−２が存在している。第11図中のＣ−
Ｃ′線に沿う断面は、第10図（ｃ）である。
物濃度の低い第１層ポリシリコン層28が存在しており、
一方、EPROM形成領域では、不純物濃度の高い第１層ポ
リシリコン層28−２が存在している。第11図中のＣ−
Ｃ′線に沿う断面は、第10図（ｃ）である。
以後の工程は、第１の実施例に係わる半導体記憶装置
で説明した第２図（ｇ）および第２図（ｈ）の工程と同
一であるので省略する。
で説明した第２図（ｇ）および第２図（ｈ）の工程と同
一であるので省略する。
このような、第４の実施例に係わる半導体記憶装置の
製造方法によれば、第１の実施例に係わる半導体記憶装
置の製造方法による効果に加えて、E2PROMの浮遊ゲート
６の面積抵抗値ρs1と、EPROMの浮遊ゲート53の面積抵
抗値ρs2とを、互いに異ならせて、E2PROMと、EPROM
と、MOSFETとが同一チップに形成できる。本実施例中で
は、例えば互いの面積抵抗値を関係を、 ρs1＞ρs2 とするために、E2PROMの浮遊ゲート６の不純物濃度が１
〜３×1020cm-2程度であり、EPROMの浮遊ゲート53の不
純物濃度が４〜６×1020cm-2程度とされている。
製造方法によれば、第１の実施例に係わる半導体記憶装
置の製造方法による効果に加えて、E2PROMの浮遊ゲート
６の面積抵抗値ρs1と、EPROMの浮遊ゲート53の面積抵
抗値ρs2とを、互いに異ならせて、E2PROMと、EPROM
と、MOSFETとが同一チップに形成できる。本実施例中で
は、例えば互いの面積抵抗値を関係を、 ρs1＞ρs2 とするために、E2PROMの浮遊ゲート６の不純物濃度が１
〜３×1020cm-2程度であり、EPROMの浮遊ゲート53の不
純物濃度が４〜６×1020cm-2程度とされている。
以下、第12図、第13図（ａ）ないし第13図（ｃ）、お
よび第14図を参照して、この発明の第５の実施例に係わ
る半導体記憶装置およびその製造方法について説明す
る。
よび第14図を参照して、この発明の第５の実施例に係わ
る半導体記憶装置およびその製造方法について説明す
る。
第12図は、この発明の第５の実施例に係わる半導体記
憶装置の概念を示す断面図である。
憶装置の概念を示す断面図である。
第13図（ａ）ないし第13図（ｃ）は、第12図に示す半
導体記憶装置を製造工程順に示した断面図である。
導体記憶装置を製造工程順に示した断面図である。
第12図の断面図において、第１図と同一の部分につい
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。
第12図に示すように、この第５の実施例に係わる半導
体記憶装置の特徴としては、第２の実施例に係わる半導
体記憶装置の特徴に加えて、E2PROMの浮遊ゲート６と、
EPROMの浮遊ゲート53との面積抵抗値ρｓが、互いに異
なる点である。例えばE2PROMの浮遊ゲート６の面積抵抗
値をρs1とし、EPROMの浮遊ゲート53の面積抵抗値をρs
2とすると、 ρs1＞ρs2 の関係になるように設定されている。
体記憶装置の特徴としては、第２の実施例に係わる半導
体記憶装置の特徴に加えて、E2PROMの浮遊ゲート６と、
EPROMの浮遊ゲート53との面積抵抗値ρｓが、互いに異
なる点である。例えばE2PROMの浮遊ゲート６の面積抵抗
値をρs1とし、EPROMの浮遊ゲート53の面積抵抗値をρs
2とすると、 ρs1＞ρs2 の関係になるように設定されている。
このように、E2PROMの浮遊ゲート６の面積抵抗値ρs1
が高い抵抗値を持って形成されている、すなわち不純物
濃度が低く設定されていることで、第４の実施例で説明
したようにE2PROMの信頼性が高まる。
が高い抵抗値を持って形成されている、すなわち不純物
濃度が低く設定されていることで、第４の実施例で説明
したようにE2PROMの信頼性が高まる。
よって、この第４の実施例によれば、第２の実施例に
係わる半導体記憶装置の効果に加えて、信頼性の高いE2
PROMを、EPROMと同一チップ上への同時混載が実現され
る。
係わる半導体記憶装置の効果に加えて、信頼性の高いE2
PROMを、EPROMと同一チップ上への同時混載が実現され
る。
次に、第13図（ａ）ないし第13図（ｃ）を参照して、
第５の実施例に係わる半導体記憶装置の製造方法につい
て説明する。第13図（ａ）ないし第13図（ｃ）におい
て、各参照する符号は、第12図と対応するものとする。
第５の実施例に係わる半導体記憶装置の製造方法につい
て説明する。第13図（ａ）ないし第13図（ｃ）におい
て、各参照する符号は、第12図と対応するものとする。
尚、第13図（ａ）までの工程は、第１の実施例に係わ
る半導体記憶装置で説明した第２図（ａ）ないし第２図
（ｄ）までの工程と同一であるので省略する。
る半導体記憶装置で説明した第２図（ａ）ないし第２図
（ｄ）までの工程と同一であるので省略する。
第13図（ａ）に示すように、第１の実施例に係わる半
導体記憶装置の製造方法の第２図（ｄ）までの工程と、
同一の工程を経て形成された装置の全面に、例えばCVD
法により、第１層ポリシリコン層28を形成する。ここ
で、第１の熱酸化膜24、第２の熱酸化膜25、および第３
の熱酸化膜27の成長は、ほぼ止まる。このときの膜厚
は、例えばそれぞれ約430Å、約250Å、および約100Å
である。これらの膜厚値は、上記値に限られるものでは
なく、それぞれ適切な膜厚値に設定してよいことは勿論
である。
導体記憶装置の製造方法の第２図（ｄ）までの工程と、
同一の工程を経て形成された装置の全面に、例えばCVD
法により、第１層ポリシリコン層28を形成する。ここ
で、第１の熱酸化膜24、第２の熱酸化膜25、および第３
の熱酸化膜27の成長は、ほぼ止まる。このときの膜厚
は、例えばそれぞれ約430Å、約250Å、および約100Å
である。これらの膜厚値は、上記値に限られるものでは
なく、それぞれ適切な膜厚値に設定してよいことは勿論
である。
次に、第13図（ｂ）に示すように、第１層ポリシリコ
ン層28上に、例えば熱酸化法により、膜厚400Å程度の
熱酸化膜55を形成する。そして、E2PROMの浮遊ゲート形
成領域上に熱酸化膜55が残るように、例えば図示しない
ホトレジストを用いた写真蝕刻法により、除去する。次
に、第１層ポリシリコン層28に対し、例えばPOCl3雰囲
気中におけるリン拡散により、第１層ポリシリコン層28
が、所望の面積抵抗値ρｓを持つように導体化（ｎ型
化）する。このとき、第１層ポリシリコン層28上に、熱
酸化膜55が残留している領域（第１層ポリシリコン層28
として図示）では、不純物の拡散が制限され、不純物濃
度が低くなる。また、熱酸化膜55が残留していない領域
（第１層ポリシリコン層28−２として図示）では、反対
に不純物濃度が高くなる。例えば第１層ポリシリコン層
28の不純物濃度は、１〜３×1020cm-2程度となり、第１
層ポリシリコン層28−２の不純物濃度は、４〜６×1020
cm-2程度となる。このような、第１層ポリシリコン層28
に対して、異なった面積抵抗値ρｓの領域を得る導体化
処理は、別にｎ型不純物のイオン注入によっても構わな
い。また、不純物のマスクとしては、第１層ポリシリコ
ン層28上に形成された熱酸化膜55を用いたが、例えばCV
D法により、堆積形成したCVD酸化膜等であってもよい。
さらに、不純物遮断能力を持つホトレジスト等であって
もよい。
ン層28上に、例えば熱酸化法により、膜厚400Å程度の
熱酸化膜55を形成する。そして、E2PROMの浮遊ゲート形
成領域上に熱酸化膜55が残るように、例えば図示しない
ホトレジストを用いた写真蝕刻法により、除去する。次
に、第１層ポリシリコン層28に対し、例えばPOCl3雰囲
気中におけるリン拡散により、第１層ポリシリコン層28
が、所望の面積抵抗値ρｓを持つように導体化（ｎ型
化）する。このとき、第１層ポリシリコン層28上に、熱
酸化膜55が残留している領域（第１層ポリシリコン層28
として図示）では、不純物の拡散が制限され、不純物濃
度が低くなる。また、熱酸化膜55が残留していない領域
（第１層ポリシリコン層28−２として図示）では、反対
に不純物濃度が高くなる。例えば第１層ポリシリコン層
28の不純物濃度は、１〜３×1020cm-2程度となり、第１
層ポリシリコン層28−２の不純物濃度は、４〜６×1020
cm-2程度となる。このような、第１層ポリシリコン層28
に対して、異なった面積抵抗値ρｓの領域を得る導体化
処理は、別にｎ型不純物のイオン注入によっても構わな
い。また、不純物のマスクとしては、第１層ポリシリコ
ン層28上に形成された熱酸化膜55を用いたが、例えばCV
D法により、堆積形成したCVD酸化膜等であってもよい。
さらに、不純物遮断能力を持つホトレジスト等であって
もよい。
次に、第13図（ｃ）に示すように、第１層ポリシリコ
ン層28に対して、例えば図示しないホトレジストを用い
た写真蝕刻法により、セルスリット（第10図（ｃ）には
図示せず）をパターニングする。この状態の平面図を第
14図に図示する。
ン層28に対して、例えば図示しないホトレジストを用い
た写真蝕刻法により、セルスリット（第10図（ｃ）には
図示せず）をパターニングする。この状態の平面図を第
14図に図示する。
第14図に図示するように、第１層ポリシリコン層28に
は、セルスリット29がパターニングされている。また、
同図に示すように、E2PROM形成領域では不純物濃度の低
い第１層ポリシリコン層28が存在しており、一方、EPRO
M形成領域では、不純物濃度の高い第１層ポリシリコン
層28−２が存在している。第11図中のＣ−Ｃ′線に沿う
断面は、第13図（ｃ）である。
は、セルスリット29がパターニングされている。また、
同図に示すように、E2PROM形成領域では不純物濃度の低
い第１層ポリシリコン層28が存在しており、一方、EPRO
M形成領域では、不純物濃度の高い第１層ポリシリコン
層28−２が存在している。第11図中のＣ−Ｃ′線に沿う
断面は、第13図（ｃ）である。
以後の工程は、第２の実施例に係わる半導体記憶装置
で説明した第５図（ｃ）および第５図（ｄ）の工程と同
一であるので省略する。
で説明した第５図（ｃ）および第５図（ｄ）の工程と同
一であるので省略する。
このような、第５の実施例に係わる半導体記憶装置の
製造方法によれば、第２の実施例に係わる半導体記憶装
置の製造方法による効果に加えて、E2PROMの浮遊ゲート
６の面積抵抗値ρs1と、EPROMの浮遊ゲート53の面積抵
抗値ρs2とを、互いに異ならせて、E2PROMと、EPROM
と、MOSFETとが同一チップに形成できる。本実施例中で
は、例えば互いの面積抵抗値を関係を、 ρs1＞ρs2 とするために、第４の実施例同様、E2PROMの浮遊ゲート
６の不純物濃度が１〜３×1020cm-2程度であり、EPROM
の浮遊ゲート53の不純物濃度が４〜６×1020cm-2程度と
されている。
製造方法によれば、第２の実施例に係わる半導体記憶装
置の製造方法による効果に加えて、E2PROMの浮遊ゲート
６の面積抵抗値ρs1と、EPROMの浮遊ゲート53の面積抵
抗値ρs2とを、互いに異ならせて、E2PROMと、EPROM
と、MOSFETとが同一チップに形成できる。本実施例中で
は、例えば互いの面積抵抗値を関係を、 ρs1＞ρs2 とするために、第４の実施例同様、E2PROMの浮遊ゲート
６の不純物濃度が１〜３×1020cm-2程度であり、EPROM
の浮遊ゲート53の不純物濃度が４〜６×1020cm-2程度と
されている。
以下、第15図を参照して、この発明の第６の実施例に
係わる半導体記憶装置およびその製造方法について説明
する。
係わる半導体記憶装置およびその製造方法について説明
する。
第15図は、この発明の第６の実施例に係わる半導体記
憶装置の概念を示す断面図である。
憶装置の概念を示す断面図である。
第15図の断面図において、第７図と同一の部分につい
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。
第15図に示すように、この第６の実施例に係わる半導
体記憶装置の特徴としては、第３の実施例に係わる半導
体記憶装置の特徴に加えて、E2PROMの浮遊ゲート６と、
EPROMの浮遊ゲート53との面積抵抗値ρｓが、互いに異
なる点である。例えばE2PROMの浮遊ゲート６の面積抵抗
値をρs1とし、EPROMの浮遊ゲート53の面積抵抗値をρs
2とすると、 ρs1＞ρs2 の関係になるように設定されている。
体記憶装置の特徴としては、第３の実施例に係わる半導
体記憶装置の特徴に加えて、E2PROMの浮遊ゲート６と、
EPROMの浮遊ゲート53との面積抵抗値ρｓが、互いに異
なる点である。例えばE2PROMの浮遊ゲート６の面積抵抗
値をρs1とし、EPROMの浮遊ゲート53の面積抵抗値をρs
2とすると、 ρs1＞ρs2 の関係になるように設定されている。
このように、E2PROMの浮遊ゲート６の面積抵抗値ρs1
が高い抵抗値を持って形成されていることにより、第
４、第５の実施例同様、E2PROMの信頼性が高まる。
が高い抵抗値を持って形成されていることにより、第
４、第５の実施例同様、E2PROMの信頼性が高まる。
よって、この第６の実施例によれば、第３の実施例に
係わる半導体記憶装置の効果に加えて、信頼性の高いE2
PROMを、EPROMと同一チップ上への同時混載が実現され
る。
係わる半導体記憶装置の効果に加えて、信頼性の高いE2
PROMを、EPROMと同一チップ上への同時混載が実現され
る。
次に、第６の実施例に係わる半導体記憶装置の製造方
法について説明する。
法について説明する。
尚、図面については、第１の実施例に係わる半導体記
憶装置の製造方法の第２（ａ）ないし第２図（ｄ）、第
５の実施例に係わる半導体記憶装置の製造方法の第13図
（ａ）ないし第13図（ｃ）、並びに第３の実施例に係わ
る半導体記憶装置の製造方法の第８図（ｃ）ないし第８
図（ｆ）と重複するので省略する。
憶装置の製造方法の第２（ａ）ないし第２図（ｄ）、第
５の実施例に係わる半導体記憶装置の製造方法の第13図
（ａ）ないし第13図（ｃ）、並びに第３の実施例に係わ
る半導体記憶装置の製造方法の第８図（ｃ）ないし第８
図（ｆ）と重複するので省略する。
製造方法としては、まず、第２図（ａ）ないし第２図
（ｄ）までの工程を経たあと、第13図（ａ）ないし第13
図（ｃ）の工程を経る。ここで、E2PROMの浮遊ゲートを
構成する第１層ポリシリコン層と、EPROMの浮遊ゲート
を構成する第１層ポリシリコン層との不純物の濃度が変
わる。そして、第８図（ｃ）ないし第８図（ｆ）の工程
を経ることにより、窒化膜と、酸化膜との積層構造膜に
よる第２ゲート絶縁膜が形成され、第６の実施例に係わ
る半導体記憶装置が製造される。
（ｄ）までの工程を経たあと、第13図（ａ）ないし第13
図（ｃ）の工程を経る。ここで、E2PROMの浮遊ゲートを
構成する第１層ポリシリコン層と、EPROMの浮遊ゲート
を構成する第１層ポリシリコン層との不純物の濃度が変
わる。そして、第８図（ｃ）ないし第８図（ｆ）の工程
を経ることにより、窒化膜と、酸化膜との積層構造膜に
よる第２ゲート絶縁膜が形成され、第６の実施例に係わ
る半導体記憶装置が製造される。
このような、第６の実施例に係わる半導体記憶装置の
製造方法によれば、第３の実施例に係わる半導体記憶装
置の製造方法による効果に加えて、E2PROMの浮遊ゲート
６の面積抵抗値ρs1と、EPROMの浮遊ゲート53の面積抵
抗値ρs2とを、互いに異ならせて、E2PROMと、EPROM
と、MOSFETとが同一チップに形成できる。本実施例中で
は、例えば互いの面積抵抗値を関係を、 ρs1＞ρs2 とするために、第４、第５の実施例同様、E2PROMの浮遊
ゲート６の不純物濃度が１〜３×1020cm-2程度であり、
EPROMの浮遊ゲート53の不純物濃度が４〜６×1020cm-2
程度とされている。
製造方法によれば、第３の実施例に係わる半導体記憶装
置の製造方法による効果に加えて、E2PROMの浮遊ゲート
６の面積抵抗値ρs1と、EPROMの浮遊ゲート53の面積抵
抗値ρs2とを、互いに異ならせて、E2PROMと、EPROM
と、MOSFETとが同一チップに形成できる。本実施例中で
は、例えば互いの面積抵抗値を関係を、 ρs1＞ρs2 とするために、第４、第５の実施例同様、E2PROMの浮遊
ゲート６の不純物濃度が１〜３×1020cm-2程度であり、
EPROMの浮遊ゲート53の不純物濃度が４〜６×1020cm-2
程度とされている。
以上、第１ないし第６の実施例について述べた。
ところで、E2PROMおよびEPROMのメモリセルの構造
は、なにも２バス方式にこだわることはなく、基板内に
ソース拡散層を形成し、この拡散層をソース配線とした
メモリセルでも良い。また、ビット線方向に存在するメ
モリセルでは、ソース／ドレイン領域を共有していても
良い。
は、なにも２バス方式にこだわることはなく、基板内に
ソース拡散層を形成し、この拡散層をソース配線とした
メモリセルでも良い。また、ビット線方向に存在するメ
モリセルでは、ソース／ドレイン領域を共有していても
良い。
以下、そのような例を、積層型選択ゲートを持つE2PR
OMの例を交えて、第７、第８の実施例として説明する。
OMの例を交えて、第７、第８の実施例として説明する。
第16図は、この発明の第７の実施例に係わる半導体記
憶装置の概念を示す断面図である。
憶装置の概念を示す断面図である。
第17図（ａ）ないし第17図（ｄ）は、第16図に示す半
導体記憶装置を製造工程順に示した断面図である。
導体記憶装置を製造工程順に示した断面図である。
第16図の断面図において、第１図と同一の部分につい
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。
この第７の実施例に係わる半導体記憶装置の特徴とし
ては、上記したようにE2PROMの選択用MOSFETのゲート電
極８が、積層型選択ゲート（参照符号８′）となってい
る点である。
ては、上記したようにE2PROMの選択用MOSFETのゲート電
極８が、積層型選択ゲート（参照符号８′）となってい
る点である。
また、E2PROM、EPROMの両メモリセルの構造は、ビッ
ト線方向のメモリセルにおいて、ソース／ドレイン領域
３（31はソース、32はドレイン）、14（141はソース、1
42はドレイン）を共有した構造、並びに１バス方式とな
っている。
ト線方向のメモリセルにおいて、ソース／ドレイン領域
３（31はソース、32はドレイン）、14（141はソース、1
42はドレイン）を共有した構造、並びに１バス方式とな
っている。
次に、第17図（ａ）ないし第17図（ｄ）を参照して、
第７の実施例に係わる半導体記憶装置の製造方法につい
て説明する。第17図（ａ）ないし第17図（ｄ）におい
て、各参照する符号は、第16図および第２図（ａ）ない
し第２図（ｈ）と対応するものとする。
第７の実施例に係わる半導体記憶装置の製造方法につい
て説明する。第17図（ａ）ないし第17図（ｄ）におい
て、各参照する符号は、第16図および第２図（ａ）ない
し第２図（ｈ）と対応するものとする。
尚、第17図（ａ）までの工程は、第１の実施例で説明
した第２図（ｄ）までの工程と、ほぼ同一の工程である
ので省略する。
した第２図（ｄ）までの工程と、ほぼ同一の工程である
ので省略する。
第17図（ａ）に示すように、第１の実施例で説明した
第２図（ｄ）までの工程を経て形成された装置の全面
に、例えばCVD法により、第１層ポリシリコン層28を形
成する。ここで、第１の熱酸化膜24、第２の熱酸化膜2
5、および第３の熱酸化膜27の成長は、ほぼ止まる。こ
のときの膜厚は、例えばそれぞれ約430Å、約250Å、10
0Åである。これらの膜厚値は、上記値の限られること
はなく、それぞれ適切な膜厚値に設定して良いことは勿
論である。次に、第１層ポリシリコン層28に対し、例え
ばPOCl3雰囲気中におけるリン拡散により、第１層ポリ
シリコン層28が所望の面積抵抗値ρｓを持つように導体
化（ｎ型化）する。この第１層ポリシリコン層28の導体
化処理は、別にｎ型不純物のイオン注入によっても構わ
ない。また、あらかじめ不純物がドープされた形で、第
１層ポリシリコン層28を形成しても構わない。
第２図（ｄ）までの工程を経て形成された装置の全面
に、例えばCVD法により、第１層ポリシリコン層28を形
成する。ここで、第１の熱酸化膜24、第２の熱酸化膜2
5、および第３の熱酸化膜27の成長は、ほぼ止まる。こ
のときの膜厚は、例えばそれぞれ約430Å、約250Å、10
0Åである。これらの膜厚値は、上記値の限られること
はなく、それぞれ適切な膜厚値に設定して良いことは勿
論である。次に、第１層ポリシリコン層28に対し、例え
ばPOCl3雰囲気中におけるリン拡散により、第１層ポリ
シリコン層28が所望の面積抵抗値ρｓを持つように導体
化（ｎ型化）する。この第１層ポリシリコン層28の導体
化処理は、別にｎ型不純物のイオン注入によっても構わ
ない。また、あらかじめ不純物がドープされた形で、第
１層ポリシリコン層28を形成しても構わない。
次に、第17図（ｂ）に示すように、第１層ポリシリコ
ン層28に対して、例えば図示しないホトレジストを用い
た写真蝕刻法により、セルスリット（第17図（ｂ）には
図示せず）をパターニング、並びに周辺用MOSFETのゲー
トの形状（この部分には、符号28′を付す）をパターニ
ングする。この状態の平面図を第18図に図示する。
ン層28に対して、例えば図示しないホトレジストを用い
た写真蝕刻法により、セルスリット（第17図（ｂ）には
図示せず）をパターニング、並びに周辺用MOSFETのゲー
トの形状（この部分には、符号28′を付す）をパターニ
ングする。この状態の平面図を第18図に図示する。
第18図に図示するように、第１層ポリシリコン層28に
は、フィールド酸化膜２上で、ワード線方向におけるセ
ルを互いに分離するセルスリット29がパターニングされ
ている。さらに、周辺用MOSFET形成領域では、第１層ポ
リシリコン層28がゲートの形状28′にパターニングされ
ている。ここで、周辺用MOSFETのゲートの形状28′は、
ゲートがおのおの分離される形状になっている。しかし
これは、別におのおの分離される形状でなくとも、第１
の実施例で説明したように、回路構成によっては分離す
る必要は必ずしもない。第18図中のＥ−Ｅ′線に沿う断
面図は第17図（ｂ）である。
は、フィールド酸化膜２上で、ワード線方向におけるセ
ルを互いに分離するセルスリット29がパターニングされ
ている。さらに、周辺用MOSFET形成領域では、第１層ポ
リシリコン層28がゲートの形状28′にパターニングされ
ている。ここで、周辺用MOSFETのゲートの形状28′は、
ゲートがおのおの分離される形状になっている。しかし
これは、別におのおの分離される形状でなくとも、第１
の実施例で説明したように、回路構成によっては分離す
る必要は必ずしもない。第18図中のＥ−Ｅ′線に沿う断
面図は第17図（ｂ）である。
次に、第17図（ｃ）に示すように、全面に、例えば熱
酸化法により、第４の熱酸化膜30を形成する。この第４
の熱酸化膜30は、E2PROMおよびEPROMの第２ゲート絶縁
膜となるものであり、したがって、その膜厚は、E2PROM
セルおよびEPROMセルの特性に合わせて設定される。次
に、全面に、例えばCVD法により、第２層ポリシリコン
層31を形成する。次に、この第２層ポリシリコン層31に
対し、例えばPOCl3雰囲気中におけるリン拡散により、
第２層ポリシリコン層31が所望の面積抵抗値ρｓを持つ
ように導体化（ｎ型化）する。この導体化処理は、別に
ｎ型不純物のイオン注入によっても構わない。また、あ
らかじめ不純物がドープされた形で、第２層ポリシリコ
ン層31を形成しても構わない。
酸化法により、第４の熱酸化膜30を形成する。この第４
の熱酸化膜30は、E2PROMおよびEPROMの第２ゲート絶縁
膜となるものであり、したがって、その膜厚は、E2PROM
セルおよびEPROMセルの特性に合わせて設定される。次
に、全面に、例えばCVD法により、第２層ポリシリコン
層31を形成する。次に、この第２層ポリシリコン層31に
対し、例えばPOCl3雰囲気中におけるリン拡散により、
第２層ポリシリコン層31が所望の面積抵抗値ρｓを持つ
ように導体化（ｎ型化）する。この導体化処理は、別に
ｎ型不純物のイオン注入によっても構わない。また、あ
らかじめ不純物がドープされた形で、第２層ポリシリコ
ン層31を形成しても構わない。
次に、第17図（ｄ）に示すように、E2PROM形成領域、
EPROM形成領域を、例えば図示しないホトレジストによ
ってマスクする。次に、このホトレジストをマスクとし
て、周辺用MOSFET形成領域上に存在する第２層ポリシリ
コン層31を除去する。次に、ホトレジストを除去し、今
度は、周辺MOSFET形成領域を、新たなホトレジスト（図
示せず）によってマスクする。これとともに、このホト
レジストに対して、E2PROMセルおよび選択用MOSFETのパ
ターン、並びにEPROMセルのパターンを形成する。次
に、このホトレジストをマスクとして、第２層ポリシリ
コン層31、第４の熱酸化膜30、および第１層ポリシリコ
ン層29を順次除去する、いわゆるセルフアラインエッチ
ングを行なう。このセルフアラインエッチングによっ
て、第１層ポリシリコン層29にて構成された浮遊ゲート
６、16、周辺用MOSFETのゲート22が形成される。同様
に、第２層ポリシリコン層31にて構成された制御ゲート
10、18が形成される。そして、第１層、第２層のポリシ
リコン層29、30にて積層型選択ゲート（８と８′）も形
成される。次に、制御ゲート10、18、選択ゲート18′、
周辺用MOSFETのゲート22をマスクにして、ｎ型不純物で
ある、例えばヒ素を、基板１に対してイオン注入し、ｎ
型ソース／ドレイン領域３（31、32）、３′、14（1
41、142）、20をそれぞれ形成する。次に、これらのソ
ース／ドレイン領域３、３′、14、20を、例えば熱処理
することにより、活性化させる。ここで、ソース／ドレ
イン領域３′は、拡散層４に接するように活性化され
る。
EPROM形成領域を、例えば図示しないホトレジストによ
ってマスクする。次に、このホトレジストをマスクとし
て、周辺用MOSFET形成領域上に存在する第２層ポリシリ
コン層31を除去する。次に、ホトレジストを除去し、今
度は、周辺MOSFET形成領域を、新たなホトレジスト（図
示せず）によってマスクする。これとともに、このホト
レジストに対して、E2PROMセルおよび選択用MOSFETのパ
ターン、並びにEPROMセルのパターンを形成する。次
に、このホトレジストをマスクとして、第２層ポリシリ
コン層31、第４の熱酸化膜30、および第１層ポリシリコ
ン層29を順次除去する、いわゆるセルフアラインエッチ
ングを行なう。このセルフアラインエッチングによっ
て、第１層ポリシリコン層29にて構成された浮遊ゲート
６、16、周辺用MOSFETのゲート22が形成される。同様
に、第２層ポリシリコン層31にて構成された制御ゲート
10、18が形成される。そして、第１層、第２層のポリシ
リコン層29、30にて積層型選択ゲート（８と８′）も形
成される。次に、制御ゲート10、18、選択ゲート18′、
周辺用MOSFETのゲート22をマスクにして、ｎ型不純物で
ある、例えばヒ素を、基板１に対してイオン注入し、ｎ
型ソース／ドレイン領域３（31、32）、３′、14（1
41、142）、20をそれぞれ形成する。次に、これらのソ
ース／ドレイン領域３、３′、14、20を、例えば熱処理
することにより、活性化させる。ここで、ソース／ドレ
イン領域３′は、拡散層４に接するように活性化され
る。
この後、第16図に示すように、第１ないし第６の実施
例と同様、層間絶縁膜11の形成、コンタクト孔12、19、
23の開孔、アルミニウム等の導電性膜の蒸着、これを所
定の配線形状にパターニング、そして表面保護膜13の形
成等によって第７の実施例に係わる半導体記憶装置が製
造される。
例と同様、層間絶縁膜11の形成、コンタクト孔12、19、
23の開孔、アルミニウム等の導電性膜の蒸着、これを所
定の配線形状にパターニング、そして表面保護膜13の形
成等によって第７の実施例に係わる半導体記憶装置が製
造される。
このような製造方法によれば、E2PROMの選択用MOSFET
のゲートを積層型にでき、かつE2PROMとEPROMとを同一
基板上に混載して形成できる。その他、製法上の特徴と
しては、第１の実施例の製造方法の特徴とほぼ同様であ
る。
のゲートを積層型にでき、かつE2PROMとEPROMとを同一
基板上に混載して形成できる。その他、製法上の特徴と
しては、第１の実施例の製造方法の特徴とほぼ同様であ
る。
以下、第19図、第20図（ａ）および第20図（ｂ）、第
21図を参照して、第８の実施例に係わる半導体記憶装置
について説明する。
21図を参照して、第８の実施例に係わる半導体記憶装置
について説明する。
第19図は、この発明の第８の実施例に係わる半導体記
憶装置の概念を示す断面図、第20図（ａ）および第20図
（ｂ）は、第19図に示す装置の製造方法のうち、特徴的
な工程を示す断面図である。
憶装置の概念を示す断面図、第20図（ａ）および第20図
（ｂ）は、第19図に示す装置の製造方法のうち、特徴的
な工程を示す断面図である。
第19図の断面図において、第９図と同一の部分につい
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。
この第８の実施例に係わる半導体記憶装置の特徴とし
ては、第７の実施例同様、積層型選択ゲート（参照符号
52′）となっている点、およびE2PROMの浮遊ゲート６
と、EPROMの浮遊ゲート53、周辺用MOSFET54並びに選択
用MOSFETの下部電極52とのポリシリコン層の面積抵抗値
ρｓが互いに異なっている点である。この点から、E2PR
OMの浮遊ゲート６の面積抵抗値ρｓを高く設定すること
で、第４ないし第６の実施例のようにE2PROMの信頼性が
より高まる。
ては、第７の実施例同様、積層型選択ゲート（参照符号
52′）となっている点、およびE2PROMの浮遊ゲート６
と、EPROMの浮遊ゲート53、周辺用MOSFET54並びに選択
用MOSFETの下部電極52とのポリシリコン層の面積抵抗値
ρｓが互いに異なっている点である。この点から、E2PR
OMの浮遊ゲート６の面積抵抗値ρｓを高く設定すること
で、第４ないし第６の実施例のようにE2PROMの信頼性が
より高まる。
また、E2PROM、EPROMの両メモリセルの構造は、第７
の実施例同様、ビット線方向のメモリセルにおいて、ソ
ース／ドレイン領域３（31はソース、32はドレイン）、
14（141はソース、142はドレイン）を共有した構造、並
びに１バス方式となっている。
の実施例同様、ビット線方向のメモリセルにおいて、ソ
ース／ドレイン領域３（31はソース、32はドレイン）、
14（141はソース、142はドレイン）を共有した構造、並
びに１バス方式となっている。
以下、第20図（ａ）および第20図（ｂ）を参照して、
第８の実施例に係わる半導体記憶装置の製造方法につい
て説明する。第20図（ａ）および第20図（ｂ）におい
て、各参照する符号は、第19図および第10図（ａ）ない
し第10図（ｃ）と対応するものとする。
第８の実施例に係わる半導体記憶装置の製造方法につい
て説明する。第20図（ａ）および第20図（ｂ）におい
て、各参照する符号は、第19図および第10図（ａ）ない
し第10図（ｃ）と対応するものとする。
尚、第20図（ａ）までの工程は、第４の実施例で説明
した第10図（ａ）までの工程と、ほぼ同一の工程である
ので省略する。
した第10図（ａ）までの工程と、ほぼ同一の工程である
ので省略する。
第20図（ａ）に示すように、第４の実施例で説明した
第10図（ａ）までの工程を経て形成された装置の第１層
ポリシリコン層28上に、例えば熱酸化法により、膜厚40
0Å程度の熱酸化膜55を形成する。そして、E2PROMの浮
遊ゲート形成領域上に熱酸化膜が残るように、例えば図
示しないホトレジストを用いた写真蝕刻法により、除去
する。次に、第１層ポリシリコン層28に対し、例えばPO
Cl3雰囲気中におけるリン拡散により、第１層ポリシリ
コン層28が、所望の面積抵抗値ρｓを持つように導体化
（ｎ型化）する。このとき、第１層ポリシリコン層28上
に、熱酸化膜55が残留している領域（第１層ポリシリコ
ン層28として図示）では、不純物の拡散が制限され、不
純物濃度が低くなる。また、熱酸化膜55が残留していな
い領域（第１層ポリシリコン層28−２として図示）で
は、反対に不純物濃度が高くなる。例えば第１層ポリシ
リコン層28の不純物濃度は、１〜３×1020cm-2程度とな
り、第１層ポリシリコン層28−２での不純物濃度は、４
〜６×1020cm-2程度となる。このような、第１層ポリシ
リコン層28に対して、異なった面積抵抗値ρｓの領域を
得る導体化処理は、別にｎ型不純物のイオン注入によっ
ても構わない。また、不純物のマスクとしては、第１層
ポリシリコン層28上に形成された熱酸化膜55を用いた
が、例えばCVD法により、堆積形成したCVD酸化膜等であ
ってもよい。さらに、不純物遮断能力を持ったホトレジ
スト等であってもよい。
第10図（ａ）までの工程を経て形成された装置の第１層
ポリシリコン層28上に、例えば熱酸化法により、膜厚40
0Å程度の熱酸化膜55を形成する。そして、E2PROMの浮
遊ゲート形成領域上に熱酸化膜が残るように、例えば図
示しないホトレジストを用いた写真蝕刻法により、除去
する。次に、第１層ポリシリコン層28に対し、例えばPO
Cl3雰囲気中におけるリン拡散により、第１層ポリシリ
コン層28が、所望の面積抵抗値ρｓを持つように導体化
（ｎ型化）する。このとき、第１層ポリシリコン層28上
に、熱酸化膜55が残留している領域（第１層ポリシリコ
ン層28として図示）では、不純物の拡散が制限され、不
純物濃度が低くなる。また、熱酸化膜55が残留していな
い領域（第１層ポリシリコン層28−２として図示）で
は、反対に不純物濃度が高くなる。例えば第１層ポリシ
リコン層28の不純物濃度は、１〜３×1020cm-2程度とな
り、第１層ポリシリコン層28−２での不純物濃度は、４
〜６×1020cm-2程度となる。このような、第１層ポリシ
リコン層28に対して、異なった面積抵抗値ρｓの領域を
得る導体化処理は、別にｎ型不純物のイオン注入によっ
ても構わない。また、不純物のマスクとしては、第１層
ポリシリコン層28上に形成された熱酸化膜55を用いた
が、例えばCVD法により、堆積形成したCVD酸化膜等であ
ってもよい。さらに、不純物遮断能力を持ったホトレジ
スト等であってもよい。
次に、第20図（ｂ）に示すように、第１層ポリシリコ
ン層28に対して、例えば図示しないホトレジストを用い
た写真蝕刻法により、セルスリット（第20図（ｂ）は図
示せず）、並びに周辺用MOSFETのゲートの形状（この部
分には、符号28−２′を付す）をパターニングする。こ
の状態の平面図を第21図に図示する。
ン層28に対して、例えば図示しないホトレジストを用い
た写真蝕刻法により、セルスリット（第20図（ｂ）は図
示せず）、並びに周辺用MOSFETのゲートの形状（この部
分には、符号28−２′を付す）をパターニングする。こ
の状態の平面図を第21図に図示する。
第21図に図示するように、第１層ポリシリコン層28に
は、セルスリット29がパターニングされている。さら
に、周辺用MOSFET形成領域では、第１層ポリシリコン層
28がゲートの形状28−２′にパターニングされている。
ここで、周辺用MOSFETのゲートの形状28′は、ゲートが
おのおの分離される形状になっている。しかしこれは、
回路構成によっては分離する必要は必ずしもない。第21
図中のＦ−Ｆ′線に沿う断面図は第20図（ｂ）である。
は、セルスリット29がパターニングされている。さら
に、周辺用MOSFET形成領域では、第１層ポリシリコン層
28がゲートの形状28−２′にパターニングされている。
ここで、周辺用MOSFETのゲートの形状28′は、ゲートが
おのおの分離される形状になっている。しかしこれは、
回路構成によっては分離する必要は必ずしもない。第21
図中のＦ−Ｆ′線に沿う断面図は第20図（ｂ）である。
この後、第７の実施例で説明した第17図（ｃ）以降の
工程を経ることにより、第19図に示す第８の実施例に係
わる半導体記憶装置が製造される。
工程を経ることにより、第19図に示す第８の実施例に係
わる半導体記憶装置が製造される。
このような製造方法によれば、E2PROMの選択用MOSFET
のゲートを積層型にでき、かつE2PROMのEPROMとを同一
基板上に混載、そしてこれら両メモリセルにおける浮遊
ゲートの面積抵抗値ρｓを互いに異ならせて形成でき
る。その他、製法上の特徴としては、第４の実施例の製
造方法の特徴とほぼ同様である。
のゲートを積層型にでき、かつE2PROMのEPROMとを同一
基板上に混載、そしてこれら両メモリセルにおける浮遊
ゲートの面積抵抗値ρｓを互いに異ならせて形成でき
る。その他、製法上の特徴としては、第４の実施例の製
造方法の特徴とほぼ同様である。
［発明の効果］ 以上説明したように、この発明によれば、チップサイ
ズが縮小された、１チップマイクロコンピュータのよう
な、書き替える必要があるデータを記憶する記憶部と、
書き替える必要がほとんどないデータを記憶する記憶部
とを具備する不揮発性半導体記憶装置およびその製造方
法を提供できる。
ズが縮小された、１チップマイクロコンピュータのよう
な、書き替える必要があるデータを記憶する記憶部と、
書き替える必要がほとんどないデータを記憶する記憶部
とを具備する不揮発性半導体記憶装置およびその製造方
法を提供できる。
第１図は第１の実施例に係わる半導体記憶装置の概念を
示す断面図、第２図（ａ）ないし第２図（ｈ）は第１の
実施例装置の製造方法を製造工程順に示す断面図、第３
図は第２図（ｆ）の平面図、第４図は第２の実施例に係
わる半導体記憶装置の概念を示す断面図、第５図（ａ）
ないし第５図（ｄ）は第２の実施例装置の製造方法を製
造工程順に示す断面図、第６図は第５図（ｂ）の平面
図、第７図は第３の実施例に係わる半導体記憶装置の概
念を示す断面図、第８図（ａ）ないし第８図（ｆ）は第
３の実施例装置の製造方法を製造工程順に示す断面図、
第９図は第４の実施例に係わる半導体記憶装置の概念を
示す断面図、第10図（ａ）ないし第10図（ｃ）は第３の
実施例装置の製造方法を製造工程順に示す断面図、第11
図は第10図（ｃ）の平面図、第12図は第５の実施例に係
わる半導体記憶装置の概念を示す断面図、第13図（ａ）
ないし第13図（ｃ）は第５の実施例装置の製造方法を製
造工程順に示す断面図、第14図は第13図（ｃ）の平面
図、第15図は第６の実施例に係わる半導体記憶装置の概
念を示す断面図、第16図は第７の実施例に係わる半導体
記憶装置の概念を示す断面図、第17図（ａ）ないし第17
図（ｄ）は第７の実施例装置の製造方法を製造工程順に
示す断面図、第18図は第17図（ｂ）の平面図、第19図は
第８の実施例に係わる半導体記憶装置の概念を示す断面
図、第20図（ａ）および第20図（ｂ）は第８の実施例装
置の製造方法を製造工程順に示す断面図、第21図は第20
図（ｂ）の平面図である。 １……半導体基板、２……フィールド酸化膜、3,3′…
…ソース／ドレイン領域、４……不純物層、５……第１
の熱酸化膜にて形成される第１ゲート酸化膜、５′……
第３の熱酸化膜にて形成されるトンネル酸化膜、６……
第１層ポリシリコン層にて形成される浮遊ゲート、７…
…第１の熱酸化膜にて形成される第１ゲート酸化膜、８
……第１層ポリシリコン層にて形成されるゲート、９…
…第４の熱酸化膜にて形成される第２ゲート酸化膜、10
……第２層ポリシリコン層にて形成される制御ゲート、
11……層間絶縁膜、12……コンタクト孔、12′……配
線、13……表面保護膜、14……ソース／ドレイン領域、
15……第２の熱酸化膜にて形成される第１ゲート酸化
膜、16……第１層ポリシリコン層にて形成される浮遊ゲ
ート、17……第４の熱酸化膜にて形成される第２ゲート
酸化膜、18……第２層ポリシリコン層にて形成される制
御ゲート、19……コンタクト孔、19′……配線、20……
ソース／ドレイン領域、21……第２の熱酸化膜にて形成
される第１ゲート酸化膜、22……第１層ポリシリコン層
にて形成されるゲート、23……コンタクト孔、23′……
配線、24……第１の熱酸化膜、25……第２の熱酸化膜、
26……除去部、27……第３の熱酸化膜、28……第１層ポ
リシリコン層、28′……MOSFETのゲート形状にパターニ
ングされた第１層ポリシリコン層、28−２……高い不純
物濃度を持つ第１層ポリシリコン層、28−２′……MOSF
ETのゲート形状にパターニングされた高い不純物濃度を
持つ第１層ポリシリコン層、29……セルスリット、30…
…第４の熱酸化膜、31……第２層ポリシリコン層、32…
…ヒ素イオン、33……第４の熱酸化膜にて形成される第
１ゲート酸化膜、34……第２層ポリシリコン層にて形成
されるゲート、35……第４の熱酸化膜にて形成される第
１ゲート酸化膜、36……第２層ポリシリコン層にて形成
されるゲート、37……第６の熱酸化膜にて形成される第
１ゲート酸化膜、38……第２ゲート絶縁膜を構成する第
４の熱酸化膜、39……第２ゲート絶縁膜を構成する第１
の窒化膜、40……第２ゲート絶縁膜を構成する第５の熱
酸化膜、41……第２ゲート絶縁膜を構成する第２の窒化
膜、42……第２ゲート絶縁膜を構成する第４の熱酸化
膜、43……第２ゲート絶縁膜を構成する第１の窒化膜、
44……第２ゲート絶縁膜を構成する第５の熱酸化膜、45
……第２ゲート絶縁膜を構成する第２の窒化膜、47……
第４の熱酸化膜、48……第１の窒化膜、49……第５の熱
酸化膜、50……第２の窒化膜、51……第６の酸化膜、52
……高い不純物濃度を持つ第１層ポリシリコン層にて形
成されたゲート、53……高い不純物濃度を持つ第１層ポ
リシリコン層にて形成された浮遊ゲート、54……高い不
純物濃度を持つ第１層ポリシリコン層にて形成されたゲ
ート。
示す断面図、第２図（ａ）ないし第２図（ｈ）は第１の
実施例装置の製造方法を製造工程順に示す断面図、第３
図は第２図（ｆ）の平面図、第４図は第２の実施例に係
わる半導体記憶装置の概念を示す断面図、第５図（ａ）
ないし第５図（ｄ）は第２の実施例装置の製造方法を製
造工程順に示す断面図、第６図は第５図（ｂ）の平面
図、第７図は第３の実施例に係わる半導体記憶装置の概
念を示す断面図、第８図（ａ）ないし第８図（ｆ）は第
３の実施例装置の製造方法を製造工程順に示す断面図、
第９図は第４の実施例に係わる半導体記憶装置の概念を
示す断面図、第10図（ａ）ないし第10図（ｃ）は第３の
実施例装置の製造方法を製造工程順に示す断面図、第11
図は第10図（ｃ）の平面図、第12図は第５の実施例に係
わる半導体記憶装置の概念を示す断面図、第13図（ａ）
ないし第13図（ｃ）は第５の実施例装置の製造方法を製
造工程順に示す断面図、第14図は第13図（ｃ）の平面
図、第15図は第６の実施例に係わる半導体記憶装置の概
念を示す断面図、第16図は第７の実施例に係わる半導体
記憶装置の概念を示す断面図、第17図（ａ）ないし第17
図（ｄ）は第７の実施例装置の製造方法を製造工程順に
示す断面図、第18図は第17図（ｂ）の平面図、第19図は
第８の実施例に係わる半導体記憶装置の概念を示す断面
図、第20図（ａ）および第20図（ｂ）は第８の実施例装
置の製造方法を製造工程順に示す断面図、第21図は第20
図（ｂ）の平面図である。 １……半導体基板、２……フィールド酸化膜、3,3′…
…ソース／ドレイン領域、４……不純物層、５……第１
の熱酸化膜にて形成される第１ゲート酸化膜、５′……
第３の熱酸化膜にて形成されるトンネル酸化膜、６……
第１層ポリシリコン層にて形成される浮遊ゲート、７…
…第１の熱酸化膜にて形成される第１ゲート酸化膜、８
……第１層ポリシリコン層にて形成されるゲート、９…
…第４の熱酸化膜にて形成される第２ゲート酸化膜、10
……第２層ポリシリコン層にて形成される制御ゲート、
11……層間絶縁膜、12……コンタクト孔、12′……配
線、13……表面保護膜、14……ソース／ドレイン領域、
15……第２の熱酸化膜にて形成される第１ゲート酸化
膜、16……第１層ポリシリコン層にて形成される浮遊ゲ
ート、17……第４の熱酸化膜にて形成される第２ゲート
酸化膜、18……第２層ポリシリコン層にて形成される制
御ゲート、19……コンタクト孔、19′……配線、20……
ソース／ドレイン領域、21……第２の熱酸化膜にて形成
される第１ゲート酸化膜、22……第１層ポリシリコン層
にて形成されるゲート、23……コンタクト孔、23′……
配線、24……第１の熱酸化膜、25……第２の熱酸化膜、
26……除去部、27……第３の熱酸化膜、28……第１層ポ
リシリコン層、28′……MOSFETのゲート形状にパターニ
ングされた第１層ポリシリコン層、28−２……高い不純
物濃度を持つ第１層ポリシリコン層、28−２′……MOSF
ETのゲート形状にパターニングされた高い不純物濃度を
持つ第１層ポリシリコン層、29……セルスリット、30…
…第４の熱酸化膜、31……第２層ポリシリコン層、32…
…ヒ素イオン、33……第４の熱酸化膜にて形成される第
１ゲート酸化膜、34……第２層ポリシリコン層にて形成
されるゲート、35……第４の熱酸化膜にて形成される第
１ゲート酸化膜、36……第２層ポリシリコン層にて形成
されるゲート、37……第６の熱酸化膜にて形成される第
１ゲート酸化膜、38……第２ゲート絶縁膜を構成する第
４の熱酸化膜、39……第２ゲート絶縁膜を構成する第１
の窒化膜、40……第２ゲート絶縁膜を構成する第５の熱
酸化膜、41……第２ゲート絶縁膜を構成する第２の窒化
膜、42……第２ゲート絶縁膜を構成する第４の熱酸化
膜、43……第２ゲート絶縁膜を構成する第１の窒化膜、
44……第２ゲート絶縁膜を構成する第５の熱酸化膜、45
……第２ゲート絶縁膜を構成する第２の窒化膜、47……
第４の熱酸化膜、48……第１の窒化膜、49……第５の熱
酸化膜、50……第２の窒化膜、51……第６の酸化膜、52
……高い不純物濃度を持つ第１層ポリシリコン層にて形
成されたゲート、53……高い不純物濃度を持つ第１層ポ
リシリコン層にて形成された浮遊ゲート、54……高い不
純物濃度を持つ第１層ポリシリコン層にて形成されたゲ
ート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３０１ (72)発明者 森 龍男 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 品田 一義 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 特開 昭58−166596（ＪＰ，Ａ) 特開 昭59−6581（ＪＰ，Ａ) 特開 平２−297970（ＪＰ，Ａ)
Claims (10)
- 【請求項１】同一半導体基板上に、E2PROMにて構成され
た第１の記憶部と、 EPROMにて構成された第２の記憶部と、 MOSFETにて構成された周辺部とを少なくとも具備し、 前記E2PROMが持つ浮遊ゲートを構成する導電層と、前記
EPROMが持つ浮遊ゲートを構成する導電層との面積抵抗
値がそれぞれ異なり、前記E2PROMが持つ浮遊ゲートの面
積抵抗値が、前記EPROMが持つ浮遊ゲートの面積抵抗値
よりも大きいことを特徴とする半導体記憶装置。 - 【請求項２】半導体基板上にフィールド絶縁膜を形成
し、素子領域としてE2PROM形成予定領域、EPROM形成予
定領域、および周辺用MOSFET形成予定領域を得る工程
と、 前記E2PROM形成予定領域に対して所定の不純物をイオン
注入し、第１の不純物層を形成する工程と、 前記各素子領域上に第１のゲート絶縁膜を形成する工程
と、 前記EPROM形成予定領域、および周辺用MOSFET形成予定
領域上に形成された前記第１のゲート絶縁膜を剥離する
工程と、 前記EPROM形成予定領域、および周辺用MOSFET形成予定
領域上に前記第１のゲート絶縁膜と膜厚の異なる第２の
ゲート絶縁膜を形成する工程と、 前記第１の不純物層上の第１のゲート絶縁膜の一部を除
去し、この除去された部分に、前記第１のゲート絶縁膜
および前記第２のゲート絶縁膜とは膜厚の異なる第３の
ゲート絶縁膜を形成する工程と、 全面に、E2PROMの浮遊ゲート、EPROMの浮遊ゲート、E2P
ROMの選択用MOSFETのゲート、および周辺用MOSFETのゲ
ートとなる第１の導電層を形成する工程と、 前記第１の導電層を、E2PROMの浮遊ゲートのセルスリッ
ト、EPROMの浮遊ゲートのセルスリット、E2PROMの選択
用MOSFETのゲート、および周辺用MOSFETのゲートの形状
にパターニングする工程と、 全面に、第４のゲート絶縁膜を形成する工程と、 全面に、E2PROMの制御ゲート、およびEPROMの制御ゲー
トとなる第２の導電層を形成する工程と、 前記第２の導電層を、E2PROMの制御ゲート、およびEPRO
Mの制御ゲートの形状にパターニングし、これをマスク
に引き続き前記第１の導電層をE2PROMの浮遊ゲート、お
よびEPROMの浮遊ゲートの形状にパターニングする工程
と、 前記E2PROMの制御ゲート、前記EPROMの制御ゲート、前
記E2PROMの選択用MOSFET、および周辺用MOSFETのゲート
を少なくともマスクに用いて、ソース／ドレイン領域形
成用の不純物を、前記基板に対しイオン注入する工程
と、 このイオン注入された不純物を活性化して、ソース／ド
レイン領域を形成する工程とを具備することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項３】前記E2PROMの浮遊ゲートおよび前記EPROM
の浮遊ゲートと、前記E2PROMの選択用MOSFETのゲートお
よび前記周辺用MOSFETのゲートとが、それぞれ異なる導
電層にてなることを特徴とする請求項（１）に記載の半
導体記憶装置。 - 【請求項４】半導体基板上にフィールド絶縁膜を形成
し、素子領域としてE2PROM形成予定領域、EPROM形成予
定領域、および周辺用MOSFET形成予定領域を得る工程
と、 前記E2PROM形成予定領域に対して所定の不純物をイオン
注入し、第１の不純物層を形成する工程と、 前記各素子領域上に第１のゲート絶縁膜を形成する工程
と、 前記EPROM形成予定領域、および周辺用MOSFET形成予定
領域上に形成された前記第１のゲート絶縁膜を剥離する
工程と、 前記EPROM形成予定領域、および周辺用MOSFET形成予定
領域上に前記第１のゲート絶縁膜と膜厚の異なる第２の
ゲート絶縁膜を形成する工程と、 前記第１の不純物層上の第１のゲート絶縁膜の一部を除
去し、この除去された部分に、前記第１のゲート絶縁膜
および前記第２のゲート絶縁膜とは膜厚の異なる第３の
ゲート絶縁膜を形成する工程と、 全面に、E2PROMの浮遊ゲート、およびEPROMの浮遊ゲー
トとなる第１の導電層を形成する工程と、 前記第１の導電層を、E2PROMの浮遊ゲートのセルスリッ
ト、およびEPROMの浮遊ゲートのセルスリットの形状に
パターニングするとともに、E2PROMの選択用MOSFET形成
領域、および周辺用MOSFET形成領域に存在する第１の導
電層を除去する工程と、 全面に、第４のゲート絶縁膜を形成する工程と、 全面に、E2PROMの制御ゲート、EPROMの制御ゲート、E2P
ROMの選択用MOSFETのゲート、および周辺用MOSFETのゲ
ートとなる第２の導電層を形成する工程と、 前記第２の導電層を、E2PROMの選択用MOSFETのゲート、
および周辺用MOSFETのゲートの形状にパターニングする
工程と、 さらに前記第２の導電層を、E2PROMの制御ゲート、およ
びEPROMの制御ゲートの形状にパターニングし、これを
マスクに引き続き前記第１の導電層をE2PROMの浮遊ゲー
トおよびEPROMの浮遊ゲートの形状にパターニングする
工程と、 前記E2PROMの制御ゲート、前記EPROMの制御ゲート、前
記E2PROMの選択用MOSFET、および周辺用MOSFETのゲート
を少なくともマスクに用いて、ソース／ドレイン領域形
成用の不純物を、前記基板に対しイオン注入する工程
と、 このイオン注入された不純物を活性化して、ソース／ド
レイン領域を形成する工程とを具備することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項５】前記E2PROMおよびEPROMが持つ浮遊ゲート
と、制御ゲートとの間に、酸化膜と、酸化されにくい絶
縁膜とが存在することを特徴とする請求項（３）に記載
の半導体記憶装置。 - 【請求項６】半導体基板上にフィールド絶縁膜を形成
し、素子領域としてE2PROM形成予定領域、EPROM形成予
定領域、および周辺用MOSFET形成予定領域を得る工程
と、 前記E2PROM形成予定領域に対して所定の不純物をイオン
注入し、第１の不純物層を形成する工程と、 前記各素子領域上に第１のゲート絶縁膜を形成する工程
と、 前記EPROM形成予定領域、および周辺用MOSFET形成予定
領域上に形成された前記第１のゲート絶縁膜を剥離する
工程と、 前記EPROM形成予定領域、および周辺用MOSFET形成予定
領域上に前記第１のゲート絶縁膜と膜厚の異なる第２の
ゲート絶縁膜を形成する工程と、 前記第１の不純物層上の第１のゲート絶縁膜の一部を除
去し、この除去された部分に、前記第１のゲート絶縁膜
および前記第２のゲート絶縁膜とは膜厚の異なる第３の
ゲート絶縁膜を形成する工程と、 全面に、E2PROMの浮遊ゲート、およびEPROMの浮遊ゲー
トとなる第１の導電層を形成する工程と、 前記第１の導電層を、E2PROMの浮遊ゲートのセルスリッ
ト、およびEPROMの浮遊ゲートのセルスリットの形状に
パターニングするとともに、E2PROMの選択用MOSFET形成
領域、および周辺用MOSFET形成領域に存在する第１の導
電層を除去する工程と、 全面に、酸化膜層および酸化されにくい絶縁膜層を含む
第４のゲート絶縁膜を形成する工程と、 全面に、E2PROMの制御ゲート、EPROMの制御ゲート、E2P
ROMの選択用MOSFETのゲート、および周辺用MOSFETのゲ
ートとなる第２の導電層を形成する工程と、 前記第２の導電層を、E2PROMの選択用MOSFETのゲート、
および周辺用MOSFETのゲートの形状にパターニングする
工程と、 さらに前記第２の導電層を、E2PROMの制御ゲート、およ
びEPROMの制御ゲートの形状にパターニングし、これを
マスクに引き続き前記第１の導電層をE2PROMの浮遊ゲー
トおよびEPROMの浮遊ゲートの形状にパターニングする
工程と、 前記E2PROMの制御ゲート、前記EPROMの制御ゲート、前
記E2PROMの選択用MOSFET、および周辺用MOSFETのゲート
を少なくともマスクに用いて、ソース／ドレイン領域形
成用の不純物を、前記基板に対しイオン注入する工程
と、 このイオン注入された不純物を活性化して、ソース／ド
レイン領域を形成する工程とを具備することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項７】前記E2PROMが持つ浮遊ゲートを構成する導
電層の不純物濃度が、前記EPROMが持つ浮遊ゲートを構
成する導電層の不純物濃度よりも低いことを特徴とする
請求項（１）、請求項（３）および請求項（５）いずれ
か一項に記載の半導体記憶装置。 - 【請求項８】半導体基板上にフィールド絶縁膜を形成
し、素子領域としてE2PROM形成予定領域、EPROM形成予
定領域、および周辺用MOSFET形成予定領域を得る工程
と、 前記E2PROM形成予定領域に対して所定の不純物をイオン
注入し、第１の不純物層を形成する工程と、 前記各素子領域上に第１のゲート絶縁膜を形成する工程
と、 前記EPROM形成予定領域、および周辺用MOSFET形成予定
領域上に形成された前記第１のゲート絶縁膜を剥離する
工程と、 前記EPROM形成予定領域、および周辺用MOSFET形成予定
領域上に前記第１のゲート絶縁膜と膜厚の異なる第２の
ゲート絶縁膜を形成する工程と、 前記第１の不純物層上の第１のゲート絶縁膜の一部を除
去し、この除去された部分に、前記第１のゲート絶縁膜
および前記第２のゲート絶縁膜とは膜厚の異なる第３の
ゲート絶縁膜を形成する工程と、 全面に、E2PROMの浮遊ゲート、EPROMの浮遊ゲート、E2P
ROMの選択用MOSFETのゲート、および周辺用MOSFETのゲ
ートとなる第１の導電層を形成する工程と、 前記第１の導電層のうち、E2PROMの浮遊ゲート形成予定
領域上に不純物の遮断能力を持つ遮蔽層を形成する工程
と、 前記遮蔽層をマスクに、前記第１の導電層に対し不純物
を導入し、この第１の導電層に、面積抵抗値が異なる領
域を少なくとも１箇所形成する工程と、 前記面積抵抗値の異なる領域が少なくとも１箇所形成さ
れた第１の導電層を、E2PROMの浮遊ゲートのセルスリッ
ト、EPROMの浮遊ゲートのセルスリット、E2PROMの選択
用MOSFETのゲート、および周辺用MOSFETのゲートの形状
にパターニングする工程と、 全面に、第４のゲート絶縁膜を形成する工程と、 全面に、E2PROMの制御ゲート、およびEPROMの制御ゲー
トとなる第２の導電層を形成する工程と、 前記第２の導電層を、E2PROMの制御ゲート、およびEPRO
Mの制御ゲートの形状にパターニングし、これをマスク
に引き続き前記第１の導電層をE2PROMの浮遊ゲート、お
よびEPROMの浮遊ゲートの形状にパターニングする工程
と、 前記E2PROMの制御ゲート、前記EPROMの制御ゲート、前
記E2PROMの選択用MOSFET、および周辺用MOSFETのゲート
を少なくともマスクに用いて、ソース／ドレイン領域形
成用の不純物を、前記基板に対しイオン注入する工程
と、 このイオン注入された不純物を活性化して、ソース／ド
レイン領域を形成する工程とを具備することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項９】半導体基板上にフィールド絶縁膜を形成
し、素子領域としてE2PROM形成予定領域、EPROM形成予
定領域、および周辺用MOSFET形成予定領域を得る工程
と、 前記E2PROM形成予定領域に対して所定の不純物をイオン
注入し、第１の不純物層を形成する工程と、 前記各素子領域上に第１のゲート絶縁膜を形成する工程
と、 前記EPROM形成予定領域、および周辺用MOSFET形成予定
領域上に形成された前記第１のゲート絶縁膜を剥離する
工程と、 前記EPROM形成予定領域、および周辺用MOSFET形成予定
領域上に前記第１のゲート絶縁膜と膜厚の異なる第２の
ゲート絶縁膜を形成する工程と、 前記第１の不純物層上の第１のゲート絶縁膜の一部を除
去し、この除去された部分に、前記第１のゲート絶縁膜
および前記第２のゲート絶縁膜とは膜厚の異なる第３の
ゲート絶縁膜を形成する工程と、 全面に、E2PROMの浮遊ゲート、およびEPROMの浮遊ゲー
トとなる第１の導電層を形成する工程と、 前記第１の導電層のうち、E2PROMの浮遊ゲート形成予定
領域上に不純物の遮断能力を持つ遮蔽層を形成する工程
と、 前記遮蔽層をマスクに、前記第１の導電層に対し不純物
を導入し、この第１の導電層に、面積抵抗値が異なる領
域を少なくとも１箇所形成する工程と、 前記面積抵抗値の異なる領域が少なくとも１箇所形成さ
れた第１の導電層を、E2PR Ｍの浮遊ゲートのセルスリ
ット、およびEPROMの浮遊ゲートのセルスリットの形状
にパターニングするとともに、E2PROMの選択用MOSFET形
成領域、および周辺用MOSFET形成領域に存在する第１の
導電層を除去する工程と、 全面に、第４のゲート絶縁膜を形成する工程と、 全面に、E2PROMの制御ゲート、および周辺用MOSFETのゲ
ートとなる第２の導電層を形成する工程と、 前記第２の導電層を、E2PROMの選択用MOSFETのゲート、
および周辺用MOSFETのゲートの形状にパターニングする
工程と、 さらに前記第２の導電層を、E2PROMの制御ゲート、およ
びEPROMの制御ゲートの形状にパターニングし、これを
マスクに引き続き前記第１の導電層をE2PROMを浮遊ゲー
トおよびEPROMの浮遊ゲートの形状にパターニングする
工程と、 前記E2PROMの制御ゲート、前記EPROMの制御ゲート、前
記E2PROMの選択用MOSFET、および周辺用MOSFETのゲート
を少なくともマスクに用いて、ソース／ドレイン領域形
成用の不純物を、前記基板に対しイオン注入する工程
と、 このイオン注入された不純物を活性化して、ソース／ド
レイン領域を形成する工程とを具備することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項１０】半導体基板上にフィールド絶縁膜を形成
し、素子領域としてE2PROM形成予定領域、EPROM形成予
定領域、および周辺用MOSFET形成予定領域を得る工程
と、 前記E2PROM形成予定領域に対して所定の不純物をイオン
注入し、第１の不純物を形成する工程と、 前記各素子領域上に第１のゲート絶縁膜を形成する工程
と、 前記EPROM形成予定領域、および周辺用MOSFET形成予定
領域上に形成された前記第１のゲート絶縁膜を剥離する
工程と、 前記EPROM形成予定領域、および周辺用MOSFET形成予定
領域上に前記第１のゲート絶縁膜と膜厚の異なる第２の
ゲート絶縁膜を形成する工程と、 前記第１の不純物層上の第１のゲート絶縁膜の一部を除
去し、この除去された部分に、前記第１のゲート絶縁膜
および前記第２のゲート絶縁膜とは膜厚の異なる第３の
ゲート絶縁膜を形成する工程と、 全面に、E2PROMの浮遊ゲート、およびEPROMの浮遊ゲー
トとなる第１の導電層を形成する工程と、 前記第１の導電層のうち、E2PROMの浮遊ゲート形成予定
領域上に不純物の遮断能力を持つ遮蔽層を形成する工程
と、 前記遮蔽層をマスクに、前記第１の導電層に対し不純物
を導入し、この第１の導電層に、面積抵抗値が異なる領
域を少なくとも１箇所形成する工程と、 前記面積抵抗値の異なる領域が少なくとも１箇所形成さ
れた第１の導電層を、E2PROMの浮遊ゲートのセルスリッ
ト、およびEPROMの浮遊ゲートのセルスリットの形状に
パターニングするとともに、E2PROMの選択用MOSFET形成
領域、および周辺用MOSFET形成領域に存在する第１の導
電層を除去する工程と、 全面に、酸化膜層および酸化されにくい絶縁膜層を含む
第４のゲート絶縁膜を形成する工程と、 全面に、E2PROMの制御ゲート、EPROMの制御ゲート、E2P
ROMの選択用MOSFETのゲート、および周辺用MOSFETのゲ
ートとなる第２の導電層を形成する工程と、 前記第２の導電層を、E2PROMの選択用MOSFETのゲート、
および周辺用MOSFETのゲートの形状にパターニングする
工程と、 さらに前記第２の導電層を、E2PROMの制御ゲート、およ
びEPROMの制御ゲートの形状にパターニングし、これを
マスクに引き続き前記第１の導電層をE2PROMの浮遊ゲー
トおよびEPROMの浮遊ゲートの形状にパターニングする
工程と、 前記E2PROMの制御ゲート、前記EPROMの制御ゲート、前
記E2PROMの選択用MOSFET、および周辺用MOSFETのゲート
を少なくともマスクに用いて、ソース／ドレイン領域形
成用の不純物を、前記基板に対しイオン注入する工程
と、 このイオン注入された不純物を活性化して、ソース／ド
レイン領域を形成する工程とを具備することを特徴とす
る半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1264453A JPH088314B2 (ja) | 1989-10-11 | 1989-10-11 | 不揮発性半導体記憶装置およびその製造方法 |
| EP90119407A EP0422606B1 (en) | 1989-10-11 | 1990-10-10 | Semiconductor device having E2PROM and EPROM in one chip |
| US07/594,173 US5200636A (en) | 1989-10-11 | 1990-10-10 | Semiconductor device having E2 PROM and EPROM in one chip |
| DE69027271T DE69027271T2 (de) | 1989-10-11 | 1990-10-10 | Halbleiteranordnung mit E2PROM und EPROM in einem Chip |
| KR1019900016087A KR940006588B1 (ko) | 1989-10-11 | 1990-10-11 | 불휘발성 반도체기억장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1264453A JPH088314B2 (ja) | 1989-10-11 | 1989-10-11 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03126265A JPH03126265A (ja) | 1991-05-29 |
| JPH088314B2 true JPH088314B2 (ja) | 1996-01-29 |
Family
ID=17403414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1264453A Expired - Fee Related JPH088314B2 (ja) | 1989-10-11 | 1989-10-11 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5200636A (ja) |
| EP (1) | EP0422606B1 (ja) |
| JP (1) | JPH088314B2 (ja) |
| KR (1) | KR940006588B1 (ja) |
| DE (1) | DE69027271T2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355007A (en) * | 1990-11-23 | 1994-10-11 | Texas Instruments Incorporated | Devices for non-volatile memory, systems and methods |
| KR940009644B1 (ko) * | 1991-11-19 | 1994-10-15 | 삼성전자 주식회사 | 불휘발성 반도체메모리장치 및 그 제조방법 |
| JP3273582B2 (ja) | 1994-05-13 | 2002-04-08 | キヤノン株式会社 | 記憶装置 |
| US5498560A (en) * | 1994-09-16 | 1996-03-12 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
| WO1996013863A2 (en) * | 1994-10-28 | 1996-05-09 | Philips Electronics N.V. | Field effect device |
| US6787844B2 (en) * | 1995-09-29 | 2004-09-07 | Nippon Steel Corporation | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| DE69630107D1 (de) * | 1996-04-15 | 2003-10-30 | St Microelectronics Srl | Mit einem EEPROM integrierter FLASH-EPROM |
| DE69826471D1 (de) | 1998-10-15 | 2004-10-28 | St Microelectronics Srl | Verfahren zum Herstellen von nicht selbstausgerichteten, FLOTOX-EEPROM-speicherzellen |
| JP3314807B2 (ja) | 1998-11-26 | 2002-08-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6903434B2 (en) * | 1999-05-20 | 2005-06-07 | Alliance Semiconductors | Method and apparatus for integrating flash EPROM and SRAM cells on a common substrate |
| TW529160B (en) * | 2000-12-22 | 2003-04-21 | Koninkl Philips Electronics Nv | Semiconductor device comprising an electrically erasable programmable read only memory and a flash-erasable programmable read only memory, and method of manufacturing such a semiconductor device |
| KR100375232B1 (ko) * | 2001-03-20 | 2003-03-08 | 삼성전자주식회사 | 비휘발성 메모리 소자의 제조방법 |
| JP2003282823A (ja) * | 2002-03-26 | 2003-10-03 | Toshiba Corp | 半導体集積回路 |
| WO2004023385A1 (ja) * | 2002-08-29 | 2004-03-18 | Renesas Technology Corp. | 半導体処理装置及びｉｃカード |
| JP2004200553A (ja) | 2002-12-20 | 2004-07-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7256449B2 (en) * | 2003-05-20 | 2007-08-14 | Samsung Electronics, Co., Ltd. | EEPROM device for increasing a coupling ratio and fabrication method thereof |
| KR100604850B1 (ko) * | 2003-05-20 | 2006-07-31 | 삼성전자주식회사 | 균일하지 않은 채널 유전막 두께를 갖는 이이피롬 셀 구조및 그 제조방법 |
| US20040232476A1 (en) * | 2003-05-20 | 2004-11-25 | Kang Sung-Taeg | EEPROM cell structures having non-uniform channel-dielectric thickness and methods of making the same |
| US6998304B2 (en) * | 2004-03-01 | 2006-02-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for integrated manufacturing of split gate flash memory with high voltage MOSFETS |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4393474A (en) * | 1979-10-26 | 1983-07-12 | Texas Instruments Incorporated | EPROM and RAM cell layout with equal pitch for use in fault tolerant memory device or the like |
| JPS58166596A (ja) * | 1982-03-26 | 1983-10-01 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置 |
| JPS596581A (ja) * | 1982-07-02 | 1984-01-13 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置 |
| US4613956A (en) * | 1983-02-23 | 1986-09-23 | Texas Instruments Incorporated | Floating gate memory with improved dielectric |
| JPS60189971A (ja) * | 1984-03-09 | 1985-09-27 | Toshiba Corp | 半導体装置の製造方法 |
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| FR2623651B1 (fr) * | 1987-11-20 | 1992-11-27 | Sgs Thomson Microelectronics | Plan memoire et procede et prototype de definition d'un circuit integre electronique comportant un tel plan memoire |
| US4833096A (en) * | 1988-01-19 | 1989-05-23 | Atmel Corporation | EEPROM fabrication process |
| DE3816358A1 (de) * | 1988-05-13 | 1989-11-23 | Eurosil Electronic Gmbh | Nichtfluechtige speicherzelle und verfahren zur herstellung |
| JP2790461B2 (ja) * | 1988-05-20 | 1998-08-27 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH02297970A (ja) * | 1989-05-12 | 1990-12-10 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-10-11 JP JP1264453A patent/JPH088314B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-10 US US07/594,173 patent/US5200636A/en not_active Expired - Lifetime
- 1990-10-10 EP EP90119407A patent/EP0422606B1/en not_active Expired - Lifetime
- 1990-10-10 DE DE69027271T patent/DE69027271T2/de not_active Expired - Fee Related
- 1990-10-11 KR KR1019900016087A patent/KR940006588B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0422606A3 (en) | 1992-01-22 |
| US5200636A (en) | 1993-04-06 |
| JPH03126265A (ja) | 1991-05-29 |
| EP0422606A2 (en) | 1991-04-17 |
| DE69027271T2 (de) | 1996-12-19 |
| KR910008847A (ko) | 1991-05-31 |
| EP0422606B1 (en) | 1996-06-05 |
| KR940006588B1 (ko) | 1994-07-22 |
| DE69027271D1 (de) | 1996-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4223551B2 (ja) | フローティングゲート不揮発性メモリデバイスの製造方法 | |
| JPH088314B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100414211B1 (ko) | 모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법 | |
| KR100583708B1 (ko) | 불휘발성 메모리를 갖는 반도체 장치 및 그 제조 방법 | |
| US5270240A (en) | Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines | |
| KR100392532B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20040256650A1 (en) | Semiconductor memory device equipped with memory transistor and peripheral transistor and method of manufacturing the same | |
| JPH06112501A (ja) | 不揮発性半導体メモリ装置及びその製造方法 | |
| JP2001313374A (ja) | 電気的にプログラム可能な不揮発性メモリと高性能論理回路網とを同じ半導体チップにおいて集積する集積回路を製造する方法 | |
| US5707884A (en) | Process for fabricating a contactless electrical erasable EPROM memory device | |
| JPH0864706A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JPH11265987A (ja) | 不揮発性メモリ及びその製造方法 | |
| US7008848B2 (en) | Mask ROM fabrication method | |
| US5290725A (en) | Semiconductor memory device and a method for producing the same | |
| KR0146401B1 (ko) | 스택 게이트 구조를 갖고 있는 반도체 집적 회로 장치의 제조 방법 | |
| US6420223B2 (en) | Manufacturing process for non-volatile floating gate memory cells integrated on a semiconductor substrate and comprised in a cell matrix with an associated control circuitry | |
| WO1981002493A1 (en) | Self-aligned buried contact and method of making | |
| US7115471B2 (en) | Method of manufacturing semiconductor device including nonvolatile memory | |
| JP3510938B2 (ja) | 半導体ｒｏｍのコーディング方法及び半導体ｒｏｍ装置 | |
| US6602774B1 (en) | Selective salicidation process for electronic devices integrated in a semiconductor substrate | |
| JPH03194967A (ja) | 半導体不揮発性メモリの製造方法 | |
| KR20020064636A (ko) | 복수의 반도체 소자를 구비한 반도체 장치, 비휘발성반도체 기억 장치 및 그들의 제조 방법 | |
| JPS6315749B2 (ja) | ||
| JP3382024B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US4731342A (en) | Method of manufacturing a memory cell for a dynamic type random access memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |