**ATTENTION** debut du champ DESC peut contenir fin de CLMS **.
REVENDICATIONS
1. Elément de mémoire non volatile, électriquement reprogrammable, réalisé en technologie intégrée CMOS à grille de silicium polycristallin, comportant un seul transistor à canal p à grille flottante et des moyens d'alimentation et de commande de ce transistor, ces moyens comprenant des parties de connexion des régions de source et de drain du transistor, au moins la région de drain étant dopée p+ dans un substrat de type n, le substrat étant au potentiel zéro, et comprenant une électrode de commande disposée en regard de la grille flottante du transistor par l'intermédiaire d'au moins une couche d'oxyde, et munie d'une partie de connexion extérieure, caractérisé en ce que les moyens d'alimentation et de commande sont agencés, afin de réaliser un état d'effacement de l'élément de mémoire,
de façon à appliquer à l'électrode de commande une tension d'effacement négative, telle que l'effacement se produise par émission de champ d'électrons de la grille flottante vers le substrat, le drain étant lors de l'effacement soit à la masse ou au potentiel négatif d'une source de tension d'alimentation du transistor, soit flottant, lesdits moyens étant en outre agencés, afin de réaliser des états d'inscription 1 ou O de l'élément de mémoire, de façon à appliquer au drain du transistor une tension d'inscription négative, telle que la jonction p+n du drain soit portée en avalanche, alors que simultanément l'électrode de commande est connectée soit à la masse,
dans le cas de l'inscription de l'état 1, soit à une tension négative de commande d'inscription de l'état O, la connexion de source pouvant être reliée au substrat pendant lesdites opérations de programmation, et lesdites tensions d'effacement d'inscription et de commande d'inscription de l'état O ayant des valeurs telles que les tensions de seuil de l'élément de mémoire, correspondant aux états d'inscription
1 et O, soient négatives et plus petites, en valeur absolue, que la tension de seuil correspondant à l'état d'effacement, lesdits moyens étant en outre agencés, afin de permettre la lecture de l'élément de mémoire, de façon à appliquer à l'électrode de commande une tension négative de commande de lecture,
située entre les tensions de seuil de l'élément de mémoire dans les états d'inscription 1 et O, et à appliquer simultanément au drain du transistor le potentiel négatif de la source de tension d'alimentation, la présence d'un courant de drain ou de source indiquant l'état d'inscription 1 de l'élément de mémoire.
2. Elément de mémoire selon la revendication 1, caractérisé en ce que la grille flottante du transistor est disposée sur une couche d'oxyde comprenant au moins trois zones, une première zone située au voisinage de la région de drain, une deuxième zone d'une épaisseur et d'une surface sensiblement plus grandes que celles de ladite première zone, et une troisième zone, espacée de la première, d'une épaisseur et d'une surface similaires à celles de la première zone.
3. Elément de mémoire selon la revendication 2, caractérisé en ce que ladite deuxième zone d'oxyde est formée par de l'oxyde de champ.
4. Elément de mémoire selon l'une des revendications 2 ou 3, caractérisé en ce que ladite troisième zone est espacée de la région de source du transistor.
5. Elément de mémoire selon la revendication 4, caractérisé en ce que la région de source est réalisée par un caisson dopé p- formé dans le substrat.
6. Elément de mémoire selon l'une des revendications 2 Åa 5, caractérisé en ce que la grille flottante est dopée n+ au moins en regard de ladite troisième zone d'oxyde, à l'exclusion de la partie située en regard de ladite première zone.
7. Utilisation de l'élément de mémoire selon l'une des revendications précédentes dans une mémoire organisée en matrice, formée de plusieurs éléments de mémoire réalisés sur un même substrat, caractérisée en ce que les parties de connexion de drain des éléments de chaque colonne d'éléments de mémoire sont reliées entre elles et agencées pour être connectées soit à la tension d'alimentation négative, pour la lecture ou l'effacement, soit à une tension d'inscription unique, négative, et en ce que les électrodes de commande de chaque ligne d'éléments de mémoire sont reliées entre elles et agencées pour être connectées soit à la tension de commande d'effacement, soit à une tension servant de tension de commande d'inscription O et de tension de commande de lecture, soit, pour la commande de l'inscription de l'état 1, au potentiel de la masse.
8. Utilisation selon la revendication 7, caractérisée en ce que les moyens d'alimentation et de commande des éléments de mémoire comportent un dispositif intégré, alimenté par la même source de tension que les éléments de mémoire, ce dispositif comprenant un oscillateur pour produire des impulsions de fréquence élevée, des multiplicateurs de tension alimentés par lesdites impulsions et agencés de façon à produire les tensions négatives de fonctionnement de la mémoire plus élevées que la tension d'alimentation, et des circuits d'aiguillage agencés pour appliquer les tensions de fonctionnement, en réponse à un signal de commande, aux électrodes de commande d'une ligne d'éléments de mémoire et/ou aux drains d'une colonne de ces éléments.
9. Utilisation selon la revendication 8, caractérisée en ce que l'épaisseur de la première zone de la couche d'oxyde disposée sous la grille flottante des transistors des éléments de mémoire est inférieure à celle des couches d'oxyde de grille des transistors dudit dispositif intégré des moyens d'alimentation et de commande.
La présente invention concerne un élément de mémoire non volatile, électriquement reprogrammable, réalisé en technologie intégrée CMOS à grille de silicium polycristallin, comportant un transistor MOS à canal p à grille flottante.
On connaît déjà des éléments de mémoire à durée très longue de rétention de l'information, utilisant une grille flottante couplée capacitivement à une électrode de commande. On peut notamment citer à ce sujet les références suivantes:
1) Y. Tarui, Y. Hayashi et K. Nagai, Electrically reprogrammable non volatile semiconductor memory , IEEE J. Solid-State
Circuits , vol. SC-7, pp. 369.375, 1972.
2) H. flzuka, F. Masuoka, T. Sato et M. Ishikawa, Electrically Mterable Avalanche-Injection-Type MOS READ-ONLY Memorv with Stacked-Gate Structure , IEEE Trans. on Electron Devices , vol. ED-23, pp. 379-387, 1976.
3) B. Agusta et J.J. Chang, Non volatile semiconductor storage device utilizing avalanche-injection and extraction of stored information , brevet USA No 3797000.
4) J.F. Verwey et R.P. Kramer, ATMOS-An Electrically Reprogrammable Read-Only Memory Device , TEEE Trans. on
Electron Devices , vol. ED-21, No 10, pp. 631-636, 1974.
5) J.W. Kelley et D.F. Millet, An Electrically alterable ROM and it doesn't use nitride , Electronics , 9 déc., pp. 101-104, 1976.
6) B. Rôssler, Electrically Erasable and Reprogrammable
Read-Only Memory using the n-Channel SIMOS One-Transistor Cela , IEEE Trans. on Electron Devices , vol. ED-24, No S, pp. 606-610, 1977.
7) R.G. MillIer, H. Nietsch, B. Rosser et E. Walter, An 8192
Bit Electrically Alterable ROM Employing a One-Transistor Cell with Floating Gate , IEEE J. of Solid-State Circuits , vol. SC-12, No 5, 1977.
8) W. M. Gosney, DIFMOS-A floating gate electrically erasable non volatile semiconductor memory technology , IEEE Trans.
on Electron Devices , vol. ED-24, pp. 594-599, 1977.
Les principaux mécanismes d'inscription et d'effacement utilisés sont:
injection d'électrons par avalanche d'unejonction p+ -n (réf.
1,2,3,5,8),
injection de trous par avalanche d'unejonction n+ -p (réf. 1, 4,5,8),
injection d'électrons à partir du canal du transistor à canal n (ref.1,6,7),
injection d'électrons par émission de champ de la grille flottante vers l'électrode de commande (réf. 2) ou vers la source ou le canal du transistor (réf. 6, 7),
injection d'électrons par avalanche dans le silicium polycristallin (réf. 3).
Le mécanisme d'émission de champ a été décrit en détail dans la référence suivante:
9) M. Lenzlinger et E.H. Snow, Fowler-Nordheim tunneling into thermally grown SiO2 , J. Appl. Phys. , vol. 40, pp. 278-283, 1969.
D'autre part, une augmentation du couplage capacitif entre la grille flottante et l'électrode de commande a été proposée dans la référence suivante:
10) B. Rôssler, Feldeffekttransistor mit isoliertem schwebenden
Speichergate , brevet suisse No 601895.
Dans les éléments de mémoire connus, les mécanismes d'inscription et d'effacement sont en général tels qu'ils entraînent l'un ou l'autre une forte consommation d'énergie ou exigent des tensions de commande élevées, ce qui nécessite des sources de signaux de commande externes, c'est-à-dire non réalisées sur le même circuit intégré que la mémoire. Les dispositifs selon les références 2 et 3 ont le désavantage de requérir des tensions d'inscription et d'effacement de signes opposés qui sont difficilement aiguillables. L'inscription sélective s'effectue souvent par superposition de deux tensions de commande de signes opposés. L'effacement est, d'une façon générale, une effacement global, c'est-à-dire non sélectif.
Enfin, les mémoires décrites précédemment sont en général incompatibles avec une technologie CMOS usuelle à grille en silicium polycristallin et nécessitent plus d'un transistor par élément de mémoire dans un arrangement matriciel.
La structure SAMOS décrite dans la référence 2 utilise un transistor de sélection supplémentaire pour lire sélectivement la mémoire, et des tensions négatives et positives sont nécessaires pour la programmation.
Un élément de mémoire à un transistor pouvant être utilisé dans une mémoire organisée en matrice est décrit dans la référence 7.
Il s'agit d'un élément de mémoire à canal n à double grille en silicium polycristallin, l'une étant utilisée comme grille flottante, l'autre comme électrode de commande. L'inscription s'effectue par injection d'électrons à partir de la région du canal vers la grille flottante, en faisant conduire fortement le transistor par l'application de deux tensions positives sur le drain et l'électrode de commande. Le courant nécessaire est alors de plusieurs mA. La tension de seuil du transistor sera augmentée par la présence de la charge négative stockée dans la grille. L'effacement s'effectue par émission de champ des électrons de la grille flottante vers la source de l'élément polarisée positivement.
Cette émission n'étant pas autolimitée et constituant un phénomène mal contrôlé, il peut en résulter une charge positive sur la grille flottante qui rend l'élément de mémoire conducteur à tension de commande nulle. Il s'ensuit qu'un arrangement matriciel de tels éléments n'est pas possible. Pour pallier cet inconvénient, il existe deux solutions: soit l'adjonction d'un transistor de sélection branché en série avec l'élément, ce qui conduit à une augmentation de la surface de la mémoire, soit l'adoption d'une structure de type tétrode telle que décrite dans cette référence, ce qui nécessite des opérations de fabrication supplémentaires.
La présente invention vise à pallier les inconvénients des dispositifs de mémoire connus et elle a notamment pour but de fournir un élément de mémoire à un seul transistor, compatible avec une technologie CMOS à grille en silicium, qui soit reprogrammable au moyen de tensions pouvant être produites par des circuits intégrés sur la même plaque que la mémoire, à partir de la tension d'alimentation d'une pile, et qui puisse être utilisé d'une manière particulièrement simple dans un arrangement matriciel.
A cet effet, l'élément de mémoire selon l'invention présente les caractéristiques mentionnées dans la revendication 1.
Un tel élément offre l'avantage de pouvoir être inscrit et effacé au
moyen de tensions générées sur la même puce à l'aide de multiplica
teurs de tension, car les mécanismes d'inscription et d'effacement
utilisés sont accompagnés d'une très faible dissipation de puissance.
Ils sont d'ailleurs bien contrôlés et évitent ainsi la nécessité d'une
structure de type tétrode. En outre, la tension servant à la lecture de
l'élément de mémoire peut être la même que celle qui sert à
commander l'inscription, de sorte que seulement trois tensions de
commande, d'ailleurs toutes négatives, sont nécessaires, en plus de la
tension d'alimentation d'une pile, pour inscrire, effacer et lire la
mémoire.
Pour l'arrangement sous forme matricielle de la mémoire, il n'est
pas nécessaire d'associer des transistors de sélection aux transistors
de la mémoire. De plus, chaque élément ne nécessite que deux ou
éventuellement trois connexions au système matriciel pour l'inscrip
tion, l'effacement et la lecture.
Un autre avantage essentiel de l'élément de mémoire selon
l'invention est le fait qu'il n'est jamais conducteur à tension de
commande nulle, qu'il soit inscrit ou effacé. La mémoire ne con
somme donc de courant que lors de la lecture.
Le présent élément de mémoire peut être utilisé dans une mémoire
reprogrammable sans application de tensions extérieures autres que
la tension d'alimentation, une telle utilisation présentant les caracté
ristiques mentionnées dans les revendications 8 et 9.
La technologie CMOS à grille de silicium est décrite par exemple
dans la référence suivante:
11) B. Gerber et F. Leuenberger, Circuit à transistors MOS
complémentaires et son procédé de fabrication , brevet suisse
No 542518.
Par ailleurs, la référence:
12) J. Fellrath et E. Vittoz, Steuervorrichtung in integrierter
Schaltungstechnik , demande de brevet allemand No 2828018, décrit
un multiplicateur de tension et des circuits d'aiguillage tels qu'ils
peuvent être utilisés pour la commande du présent élément de
mémoire.
Le dessin annexé illustre, à titre d'exemple, des formes de
réalisation et l'utilisation de l'élément de mémoire selon l'invention:
la fig. I est une vue en coupe d'un élément de mémoire dont la
configuration générale est connue et qui peut être utilisé selon l'invention;
la fig. 2 est un graphique schématique montrant les caractéristi
ques courant du drain - tension de commande dans différents états de
l'élément de mémoire commandé selon l'invention;
la fig. 3 est un graphique similaire à celui de la fig. 2, représentant
les caractéristiques correspondantes dans le cas d'une commande
différente de celle de l'invention;
la fig. 4 est le schéma du circuit électrique équivalent d'une réalisation préférentielle d'un élément de mémoire selon l'invention;
;
la fig. 5 est une vue en coupe d'une première forme d'exécution d'un élément de mémoire correspondant au circuit de la fig. 4,
la fig. 6 est une vue de dessus d'une deuxième forme d'exécution d'un élément de mémoire correspondant au circuit de la fig. 4, sous la forme d'un plan de masque du circuit intégré correspondant;
la fig. 7 est une vue en coupe selon la ligue VII-VII de la fig. 6.
La fig. 1 représente une coupe d'un élément de mémoire dont la configuration est similaire à celle d'un élément connu (réf. 2) et qui permet d'expliquer le principe utilisé dans l'élément de mémoire selon l'invention.
On reconnaît dans la fig. 1 un transistor TM réalisé en technologie
CMOS, ayant une grille flottante G1 en silicium polycristallin. Des régions de drain et de source, dopées p+, formées dans un substrat 1 de type n, sont désignées respectivement par 2 et 2'. Des parties de connexion correspondantes D et S sont indiquées en traits pointillés.
Dans une mémoire formée d'éléments selon l'invention, la connexion
D est une connexion extérieure commune à une rangée d'éléments.
La connexion S qui est également commune à plusieurs éléments, dans une telle mémoire, est reliée directement au substrat I qui est à la masse.
Une couche d'oxyde 3 recouvre notamment la grille flottante et les régions 2 et 2'. Elle est traversée par des fenêtres indiquées en traits pointillés pour permettre le contact entre les régions 2 et 2' et les parties D et S.
Une électrode de commande G2 est disposée sur la couche d'oxyde 3 en regard de la grille flottante Gel . Elle est reliée à une partie de connexion extérieure non représentée et peut être réalisée, par exemple, en aluminium, de même que les parties de connexion D et S.
Selon la fig. 1, une couche d'oxyde de grille 4 sépare la grille flottante G1 du substrat et des régions 2,2',l'oxyde de champ étant désigné par 5. L'épaisseur de la couche d'oxyde de grille est inférieure à celle de la couche d'oxyde 3 et très inférieure à celle de la couche d'oxyde de champ 5.
Le couplage capacitif entre la grille flottante et la grille de commande est, de préférence, augmenté de façon connue en étendant sur l'oxyde de champ, perpendiculairement au plan du dessin, l'ensemble de ces électrodes séparées par la couche d'oxyde 3.
La programmation et le fonctionnement d'un tel élément de mémoire selon l'invention peuvent être expliqués de la manière suivante:
A l'état initial, la grille flottante de l'élément de mémoire n'est pas chargée et aucun courant ne circule vers la source lorsqu'on applique une tension d'alimentation usuelle, par exemple due1,5 V, au drain, l'électrode de commande étant à la masse. La tension de seuil de l'élément de mémoire peut être déterminée en extrapolant, dans un état donné de l'élément de mémoire, la caractéristique 1D = f(VG2) en fonction de la tension de commande VG2 jusqu'à ID=O, ainsi que représenté sur la fig. 2.
Pour une technologie CMOS à basse tension, la tension de seuil correspondant à l'état initial, Vu2, se situe aux environs due0,5 V. L'état initial est représenté par la caractéristique pointillée i sur la fig. 2.
En appliquant une tension négative - V2 suffisamment élevée sur l'électrode de commande G2, des électrons sont émis de la grille flottante vers le substrat, à travers la couche d'oxyde de grille 4, par émission de champ. La grille flottante Gl est ainsi chargée positivement, ce qui a pour effet de rendre la tension de seuil encore plus négative. On réalise de cette façon l'effacement de l'élément de mémoire (caractéristique off de la fig. 2).
En maintenant l'électrode G2 au potentiel de la masse et en appliquant une tension négative appropriée -V1 au drain, on porte la jonction p+n du drain du transistor en avalanche. Des électrons chauds suffisamment énergétiques sont alors injectés dans la grille flottante à travers la couche d'oxyde de grille et Gl se charge négativement. On réalise ainsi l'inscription de l'élément de mémoire.
Pour des durées d'impulsion suffisamment longues, on peut observer que la tension de seuil de l'élément de mémoire à l'état inscrit dépend linéairement de la tension d'inscriptionVl. L'inscription s'effectue selon l'invention de manière que la tension de seuil de l'élément de mémoire à l'état inscrit, et notamment à l'état d'inscription dit état 1, reste négative, ce qui empêche notamment le passage d'un courant parasite entre le drain et la source pendant l'inscription. Dans la fig. 2, l'état d'inscription 1 est représenté par la caractéristique 1, la tension de seuil correspondante VT2l étant par exemple due5 V.
A partir de l'état effacé, l'inscription de l'autre état de l'élément de mémoire, dit 0, s'effectuera en appliquant simultanément la tensionVl sur le drain et une tensionV3, par exemple de V sur l'électrode de commande. La tension de claquage de la jonction ptn sous la grille flottante sera ainsi augmentée. Si la tension de seuil de l'élément de mémoire à l'état effacé est suffisamment négative, l'élément s'inscrira à l'état 0 à une tension de seuil inférieure d'environ 10 V à celle obtenue avec V02 = O, par exemple à VT2O =15 V. Une fenêtre de 10V est ainsi obtenue entre l'état O et l'état 1.
Pour la lecture, il suffira par conséquent d'appliquer à l'électrode de commande une tension de lecture comprise entre les deux tensions de seuil VT2oet Vu21,par exemple -V2 =1O V, et d'alimenter le transistor en appliquant à son drain la tension d'alimentation, soit, comme mentionné,1,5 Si su l'élément de mémoire est à l'état 1, un courant 1D correspondant circulera entre le drain et la source du transistor TM; par contre, Si la mémoire est à l'état 0, aucun courant ne circulera lors de la lecture.
Il est à noter que, dans le présent élément de mémoire, le substrat peut toujours être au potentiel de la masse et la source du transistor peut rester ancrée au substrat pendant toutes les opérations de programmation. Il est à noter également que par la programmation selon l'invention, la tension de seuil de l'élément de mémoire à l'état inscrit, et notamment VT2l ( > VT2O), est toujours négative, comme l'illustre la fig. 2, de sorte que TM ne devient jamais conducteur à tension de commande nulle.
En comparaison avec la programmation d'un élément de mémoire dans lequel la tension de seuil après effacement serait également négative, mais la tension de seuil après inscription de l'état 1 positive, tel que cela est Illustré dans la fig. 3 où VT2I > O, la tension à appliquer à l'électrode de commande pour l'effacement doit être augmentée, dans l'élément de mémoire selon l'invention, en valeur absolue, d'environ 10 à 15 V par exemple, et la tension produisant l'inscription doit être réduite d'autant, ce qui augmente la dissymétrie entre ces deux tensions négatives, la tension nécessaire pour l'effacement par émission de champ étant toujours supérieure, en valeur absolue, à celle produisant l'inscription par avalanche.
Selon une forme d'exécution préférentielle de l'élément de mé- moire selon l'invention, celui-ci est conçu de façon à présenter une tension de seuil initiale déjà fortement négative, par exemple VT2I
= -10 V. La tension d'effacement à appliquer à l'électrode de commande pour obtenir la même tension de seuil à l'état effacé que dans l'élément selon la fig. 1 sera alors réduite, par exemple d'environ 10V.
Cela peut être réalisé en disposant une partie de la grille du transistor TM, entre le drain et la source de celui-ci, sur une couche d'oxyde de champ.
Un tel élément de mémoire est représenté en coupe à la fig 5 et correspond au schéma électrique de la fig. 4.
Dans ces figures, comme dans la suite de la description, les parties correspondant à des parties similaires de la fig. 1 ont été désignées par les mêmes chiffres de référence.
Dans l'élément de mémoire selon la fig. 5, la grille flottante G5 présente une partie centrale disposée sur une couche de l'oxyde de champ 5 d'une épaisseur d'environ 10000 , et deux régions latérales disposées sur des couches d'oxyde de grille désignées respectivement par 4 et 4', l'épaisseur de ces dernières étant d'environ 750 . Au voisinage de ces couches d'oxyde de grille, des régions dopées p+, désignées respectivement par 2 et 2', sont formées dans un substrat 1 de type n. Ces régions 2 et 2' constituent respectivement les régions drain et source du transistor TM et sont alignées par rapport à la grille Gl.
L'électrode de commande G2 est séparée de la partie centrale de la grille G1 par une couche d'oxyde 3 qui s'étend sur le reste de la surface de l'élément, de façon similaire à la fig. 1. Cette couche 3 peut être réalisée en deux parties superposées, comme l'indique la ligne pointillée de séparation de la fig. S, l'une étant par exemple dopée au bore et l'autre au phosphore, ainsi que cela sera encore indiqué ultérieurement dans le cadre d'une autre forme d'exécution.
La fig. 5 montre encore, schématiquement, les connexions de drain D, de source S et de l'électrode de commande E, qui sont également représentées dans le schéma de la fig. 4.
Entre la grille flottante G1 et l'électrode de commande G2 apparaît une capacité désignée par Cz.
Les capacités apparaissant entre la grille flottante G1 et le substrat sont représentées par Cl, C3 et C'1, ces capacités correspondant respectivement aux parties latérales de drain, centrale et latérale de source.
Le couplage entre la grille flottante et électrode de commande s'exprime par la relation a = C2/(C1 + Cl + C'l + C3). Le meilleur couplage sera donc obtenu en minimisant Cl et C'l et en augmentant C2.
La tension d'inscription à appliquer au drain et la tension d'effacement à appliquer à l'électrode de commande peuvent être réduites de manière substantielle par une réduction de l'épaisseur d'oxyde à travers lequel l'injection d'électrons s'effectue. On observe expérimentalement que la tension nécessaire pour l'effacement est directement proportionnelle à cette épaisseur. On observe également qu'un dopage n+ de la grille flottante réduit la barrière de potentiel à l'interface silicium polycristallin - oxyde d'injection et favorise l'effa cément de la structure.
Les propriétés de l'élément de mémoire selon la fig. 5 peuvent ainsi être encore améliorées par l'application de ces mesures.
Une variante particulièrement avantageuse d'un tel élément est représentée aux fig. 6 et 7.
Cet élément de mémoire correspond également au schéma électrique équivalent de la fig. 4 et comporte des parties similaires aux exemples précédents. L'électrode de commande G2 présente une connexion E, les parties G2 et E étant réalisées par exemple en aluminium. Les connexions de drain D et de source S de TM sont représentées schématiquement dans la fig. 7, elles sont par exemple réalisées en diffusion.
La grille flottante Gl présente une partie disposée sur une couche d'oxyde de champ 5 d'une épaisseur d'environ 10000 Â recouvrant le substrat 1 et un caisson dopé p-, désigné par 2". Ce caisson forme la région de source du transistor TM. D'autre part, G, présente deux parties disposées respectivement sur des couches d'oxyde minces, 4 et 4', d'une épaisseur de 200 A par exemple. Les couches 4 et 4' sont désignées dans cette description comme couches d'oxyde d'injection.
Au voisinage de la couche d'oxyde d'injection 4, une région dopée p+, désignée par 2, est formée dans le substrat 1 de type n. La région 2 constitue la région de drain du transistor TM et est auto-alignée par rapport à la grille Gl. La fig. 7 montre en outre des couches d'oxyde 3' et 3", l'oxyde de la couche 3' étant dopé au phosphore et l'oxyde de 3" au bore. Dans l'exemple de réalisation décrit ici, elles servent de source de diffusion et permettent de doper simultanément p+ et n+, les régions à diffuser et la grille en silicium polycristallin.
La fig. 6 montre la disposition des différentes parties de l'élément de mémoire vues de dessus et constitue en fait le plan de masque que l'on peut utiliser pour la fabrication du circuit.
Le procédé de fabrication utilisé dans cet exemple fait appel à la technologie CMOS telle qu'elle est décrite en particulier dans la référence 11. Par rapport à cette technologie, qui utilise des masques désignés par M, à M6, un masque supplémentaire M'2 est nécessaire pour la fabrication du présent circuit.
Un premier masque M, sert à former les caissons d'éventuels transistors à canal n qui peuvent faire partie de l'ensemble d'un dispositif de mémoire (circuits décodeurs). Il sert ici à former la région de source du transistor TM de l'élément de mémoire.
Un masque M2 délimite les fenêtres englobant les régions source, drain et grille des transistors. Il délimite la région de drain du transistor TM, ainsi que les régions de la grille flottante, sur les couches d'oxyde d'injection 4 et 4'.
Le masque M'2 sert à graver les couches d'oxyde de grille après une croissance partielle. La croissance de l'oxyde de grille est alors poursuivie jusqu'à l'obtention de l'épaisseur habituelle d'environ 750 A dans les régions de grille des éventuels autres transistors du dispositif de mémoire ne formant pas les éléments de mémoire. Grâce au masque M'2 supplémentaire, les couches d'oxyde d'injection 4 et 4' n'auront qu'une épaisseur réduite telle qu'elle est nécessaire au présent élément de mémoire Si l'on désire générer et aiguiller les tensions à l'aide d'autres circuits intégrés sur la même pastille de silicium.
Le masque M3 sert à délimiter l'électrode flottante G, en silicium polycristallin ainsi que les grilles des éventuels autres transistors à canal p et n réalisés sur le même substrat. On notera que l'électrode flottante se trouve placée sur une couche d'oxyde de champ et, dans les régions délimitées par M2 et M'2, sur des couches d'oxyde d'injection d'épaisseur réduite.
Le masque M4 sert à délimiter la couche d'oxyde dopé au bore 3" et, par conséquent, les régions qui seront dopées p+ à partir de 3" et n+ à partir de 3'.
Le masque suivant, désigné par M5, permet d'ouvrir des fenêtres à travers les couches 3' et 3" pour permettre la réalisation d'un contact entre les régions diffusées p+ et n+ (silicium mono- et polycristallin) et des parties de connexion métalliques. Ces fenêtres ne sont pas apparentes sur la fig. 6, car elles sont supposées se trouver à un autre endroit du circuit. Il est à remarquer que l'électrode G, en silicium polycristallin est entièrement enrobée d'oxyde et n'est pas rendue accessible par une fenêtre de contact.
Le dernier masque M, délimite les parties métalliques, en particulier l'électrode de commande G2 et sa partie de connexion E, par gravure dans une couche d'aluminium préalablement déposée.
La source du transistor TM de l'élément de mémoire a été réalisée à l'aide d'un caisson p - au lieu d'une région de diffusion p+, comme dans l'exemple de la fig. S, afin d'augmenter le couplage capacitif entre les grilles G1 et G2 et de permettre une liaison des sources sous la grille flottante. Cela permet d'augmenter la densité d'intégration du circuit.
Le couplage entre les grilles G, et G2 s'effectue à travers une seule couche d'oxyde dopé 3', ce qui, d'une part, augmente ce couplage et, d'autre part, permet de doper la grille n+ pour favoriser l'émission de champ d'électrons vers le substrat à travers la couche d'oxyde 4'. La fenêtre dans laquelle a été formé l'oxyde 4' n'est pas contiguë à celle de la couche 4 pour permettre de doper n+ toute la grille flottante en dehors de la région de drain, sans aucune tolérance d'alignement.
Cela ne serait pas le cas en dopant partiellement, par exemple, le silicium polycristallîn au-dessus de la couche 4, car il est nécessaire d'éviter un dopage n+ dans la région diffusée 2.
Le fonctionnement du présent élément de mémoire est analogue à celui qui a été décrit en rapport avec l'élément de la fig. 5.
A titre d'exemple, un élément de mémoire selon les fig. 6 et 7 peut avoir les dimensions suivantes:
épaisseur des couches d'oxyde d'injection 4 et 4': 200 A
épaisseur de la couche d'oxyde de champ 5:10000 A
épaisseur de la couche d'oxyde dopé au phosphore 3': 2750 A
surface déterminant Cl: 25 um2
surface déterminant C'l: 25 llm2
surface déterminant C2: 2460 um2
surface déterminant C3: 2845 ,um2
Le couplage capacitif entre G, et G2 est alors a = 0,63.
La tension nécessaire pour effacer la mémoire, de façon à obtenir une tension de seuil à l'état effacé VT2eff=V, est d'environ
-30 V, avec une durée d'application de 250 ms. L'inscription pour obtenir une tension de seuil VT2l = - 5 V nécessite-une tension d'environ18 V avec également une durée d'impulsion de 250 ms.
Il est à noter que, dans le présent élément de mémoire, le substrat de type n- reste toujours au potentiel de la masse, et que la source du transistor reste au potentiel du substrat pendant toutes les opérations de programmation. Il est à noter en outre que, l'injection par avalanche étant un processus bien contrôlé, une structure de type tétrode n'est pas nécessaire pour éviter que la mémoire ne soit conductrice à tension de commande nulle.
La fig. 8 illustre l'utilisation de l'élément de mémoire selon l'invention sous une forme matricielle. Quatre transistors TMI à TM4 seulement sont représentés pour indiquer les lignes et les colonnes de l'arrangement matriciel. Les électrodes de commande des transistors d'une même ligne sont reliées à une connexion commune X; (X,,
X2,...) et les drains des transistors d'une même colonne sont reliés par une connexion commune Y; (Y,, Y2,...).
Les sources sont reliées entre elles et ancrées au substrat. Une autre solution consisterait à ancrer individuellement les sources au substrat.
Les différentes tensions à appliquer aux connexions représentées à la fig. 8 pour programmer et pour lire par exemple l'élément de mémoire TMI sont données dans le tableau suivant:
EMI5.1
<tb> <SEP> TM1 <SEP> x3 <SEP> X2 <SEP> Yl <SEP> Y2
<tb> Lecture <SEP> -10V <SEP> 0 <SEP> -1,5V <SEP> 0 <SEP> ou <SEP> flottant
<tb> Effacement <SEP> -30V <SEP> o <SEP> -l,5VouO <SEP> -l,5VouO
<tb> <SEP> ou <SEP> flottant <SEP> ou <SEP> flottant
<tb> Inscription <SEP> -1,5Vou0
<tb> <SEP> I <SEP> 0 <SEP> <RTI
ID=5.14> Oou-lOV <SEP> -20V <SEP> ou <SEP> flottant
<tb> Inscription <SEP> -l,5VouO
<tb> <SEP> 0 <SEP> -10V -lOVouO <SEP> -20V <SEP> ou <SEP> flottant
<tb>
Aucune exigence particulière n'est requise concernant la forme des signaux à appliquer. En choisissant des impulsions d'une durée de 250 ms, avec des temps de montée de 50 ms, les courants d'inscription par avalanche obtenus étaient inférieurs à 30 nA et les courants d'effacement par émission de champ inférieurs à 10 nA.
Cela signifie qu'un grand nombre d'éléments de mémoire peut être programmé en même temps.
Il est à noter que l'inscription est sélective élément par élément et que l'effacement est sélectif par lignes.
Les faibles courants et tensions intervenant dans le fonctionnement d'une mémoire constituée par des éléments selon l'invention permettent d'engendrer les tensions de commande au moyen de multiplicateurs de tension intégrés sur le même circuit à partir d'une tension d'alimentation de pile de 1,5 V par exemple.
Un tel dispositif de mémoire ne nécessite que la tension d'une pile de 1,5 V; il comporte des multiplicateurs de tension ainsi que des circuits d'aiguillage pour la commande de la mémoire tels qu'ils sont représentés à titre d'exemple à la fig. 9. Un multiplicateur de tension entièrement intégré 90 comporte des capacités de stockage C et des diodes D' montées selon le schéma de la fig. 9 pour fournir sur la ligne (-) une tension négative qui atteint le niveau nécessaire pour la commande de l'élément de mémoire décrit d-dessus.
La technologie de transistors MOS complémentaires à grille de silicium permet une réalisation particulièrement avantageuse de ce multiplicateur de tension en utilisant notamment des diodes en silicium polycristallin flottantes, et en réalisant les capacités de stockage par la mise en parallèle des capacités silicium polycristallin caisson sur oxyde de grille et silicium polycristallin - métal.
Le multiplicateur de tension de la fig. 9 est alimenté en H par des impulsions de fréquence élevée, ces impulsions apparaissant avec une polarité opposée à la sortie H' d'un inverseur 91. La tension négative à la sortie du multiplicateur de tension 90 est appliquée à deux circuits d'aiguillage comportant chacun deux paires de transistors tels que T92, T,3 et Tg4, T,s, ainsi qu'un inverseur 96. Des signaux de commande à basse tension sont appliqués en II ou 12 à ces circuits d'aiguillage dont les sorties O et 2 sont reliées respectivement, par exemple, aux connexions X1 et X2 de la fig. 8.
Lorsque, par exemple, II est à un potentiel négatif, les transistors T,4 et T,3 sont conducteurs, tandis que T,2 et T,5 sont bloqués.
Lorsque 12 est à un potentiel positif ou nul, les transistors T,4 et T,3 sont bloqués, tandis que T,2 et Tgs sont conducteurs, et la tension élevée du multiplicateur de tension apparaît à la sortie 01. Au moment de la transition de l'état à l'entrée II, la tension de sortie du multiplicateur baisse jusqu'au point ou le basculement dans l'autre état stable du circuit d'aiguillage s'effectue et remonte ensuite avec une constante de temps déterminée par les éléments du circuit et la fréquence des impulsions appliquées en H. Le multiplicateur de tension ayant une résistance interne élevée, le fonctionnement des circuits de sélection est assuré pour des transistors de dimensions minimales.
La lecture, la commande de l'inscription et l'effacement des présents éléments de mémoire peuvent s'effectuer à l'aide d'un même multiplicateur de tension, au moyen d'un agencement tel qu'il est indiqué en traits pointillés dans la fig. 9.
Le chemin de conduction d'un transistor T,? est connecté entre un point k de la chaîne de diodes D' et la masse. Le transistor T^7 est commandé par des signaux G appliqués en G à sa grille, de façon à mettre le point k à la masse et à réduire, selon l'emplacement de ce point sur la chaîne de diodes, la tension fournie par le multiplicateur de tension. On peut ainsi engendrer deux ou plusieurs tensions élevées différentes à partir d'un seul multiplicateur de tension.
La conception du présent élément de mémoire correspond parfaitement aux conditions imposées par un circuit de commande intégré tel que représenté à la fig. 9. En effet, cet élément de mémoire ne nécessite, pour l'inscription et l'effacement, qu'une très faible puissance, telle qu'elle est disponible à la sortie du multiplicateur de tension. D'autre part, les tensions de commande nécessaires sont inférieures à la limite imposée par la tension de claquage des capacités de stockage du multiplicateur de tension et par la tension de claquage des transistors des circuits d'aiguillage.
Les tensions de commande sont toutes négatives et, enfin, la forme de la tension de commande disponible à la sortie du multiplicateur de tension est tout à fait utilisable pour les éléments de mémoire selon l'invention, les temps d'inscription et d'effacement étant, en conséquence, relativement longs (environ 250 ms).
L'élément de mémoire selon l'invention se prête particulièrement bien, grâce aux propriétés décrites dans ce qui précède, à l'utilisation dans une mémoire d'appareil portatif à longue durée de rétention de l'information et à possibilité de lecture et de reprogrammation autonomes.
** ATTENTION ** start of the DESC field may contain end of CLMS **.
CLAIMS
1. Electrically reprogrammable, non-volatile memory element, produced in integrated CMOS polycrystalline silicon gate technology, comprising a single p-channel transistor with floating gate and means for supplying and controlling this transistor, these means comprising parts for connecting the source and drain regions of the transistor, at least the drain region being p + doped in an n-type substrate, the substrate being at zero potential, and comprising a control electrode disposed opposite the floating gate of the transistor by means of at least one oxide layer, and provided with an external connection part, characterized in that the supply and control means are arranged, in order to achieve a state of erasure of the memory item,
so as to apply a negative erasing voltage to the control electrode, such that erasure occurs by emission of an electron field from the floating gate to the substrate, the drain being during erasure either at the ground or at the negative potential of a supply voltage source of the transistor, either floating, said means being further arranged, in order to achieve writing states 1 or O of the memory element, so as to apply to the drain of the transistor a negative writing voltage, such that the junction p + n of the drain is carried in an avalanche, while simultaneously the control electrode is connected either to ground,
in the case of the recording of state 1, either at a negative voltage for ordering the recording of state O, the source connection being able to be connected to the substrate during said programming operations, and said erasing voltages of registering and of ordering the registration of state O having values such as the threshold voltages of the memory element, corresponding to the registration states
1 and O, are negative and smaller, in absolute value, than the threshold voltage corresponding to the erasing state, said means being further arranged, in order to allow the reading of the memory element, so as to applying a negative read control voltage to the control electrode,
located between the threshold voltages of the memory element in the writing states 1 and O, and simultaneously applying to the drain of the transistor the negative potential of the supply voltage source, the presence of a drain current or source indicating the registration state 1 of the memory element.
2. Memory element according to claim 1, characterized in that the floating gate of the transistor is arranged on an oxide layer comprising at least three areas, a first area located in the vicinity of the drain region, a second area of a thickness and a surface substantially greater than those of said first zone, and a third zone, spaced from the first, of a thickness and a surface similar to those of the first zone.
3. Memory element according to claim 2, characterized in that said second oxide zone is formed by field oxide.
4. Memory element according to one of claims 2 or 3, characterized in that said third area is spaced from the source region of the transistor.
5. Memory element according to claim 4, characterized in that the source region is produced by a p-doped well formed in the substrate.
6. Memory element according to one of claims 2 Åa 5, characterized in that the floating gate is doped n + at least opposite said third oxide zone, excluding the part located opposite said first zoned.
7. Use of the memory element according to one of the preceding claims in a memory organized in a matrix, formed of several memory elements produced on the same substrate, characterized in that the drain connection parts of the elements of each column memory elements are interconnected and arranged to be connected either to the negative supply voltage, for reading or erasing, or to a single, negative writing voltage, and in that the control electrodes of each line of memory elements are interconnected and arranged to be connected either to the erase control voltage, or to a voltage serving as write control voltage O and read control voltage, or, for the control of the registration of state 1, at ground potential.
8. Use according to claim 7, characterized in that the means for supplying and controlling the memory elements comprise an integrated device, supplied by the same voltage source as the memory elements, this device comprising an oscillator for producing high frequency pulses, voltage multipliers supplied by said pulses and arranged so as to produce the negative operating voltages of the memory higher than the supply voltage, and switching circuits arranged to apply the operating voltages, in response to a control signal, to the control electrodes of a row of memory elements and / or to the drains of a column of these elements.
9. Use according to claim 8, characterized in that the thickness of the first zone of the oxide layer disposed under the floating gate of the transistors of the memory elements is less than that of the gate oxide layers of the transistors of said integrated device for supply and control means.
The present invention relates to an electrically reprogrammable, non-volatile memory element, produced in integrated CMOS technology with a polycrystalline silicon gate, comprising a p-channel MOS transistor with a floating gate.
There are already known memory elements with a very long information retention duration, using a floating gate capacitively coupled to a control electrode. The following references can in particular be cited:
1) Y. Tarui, Y. Hayashi and K. Nagai, Electrically reprogrammable non-volatile semiconductor memory, IEEE J. Solid-State
Tours, vol. SC-7, pp. 369,375, 1972.
2) H. flzuka, F. Masuoka, T. Sato and M. Ishikawa, Electrically Mterable Avalanche-Injection-Type MOS READ-ONLY Memorv with Stacked-Gate Structure, IEEE Trans. on Electron Devices, vol. ED-23, pp. 379-387, 1976.
3) B. Agusta and J.J. Chang, Non volatile semiconductor storage device utilizing avalanche-injection and extraction of stored information, USA patent No 3797000.
4) J.F. Verwey and R.P. Kramer, ATMOS-An Electrically Reprogrammable Read-Only Memory Device, TEEE Trans. we
Electron Devices, vol. ED-21, No 10, pp. 631-636, 1974.
5) J.W. Kelley and D.F. Millet, An Electrically alterable ROM and it doesn't use nitride, Electronics, 9 dec., Pp. 101-104, 1976.
6) B. Rôssler, Electrically Erasable and Reprogrammable
Read-Only Memory using the n-Channel SIMOS One-Transistor Cela, IEEE Trans. on Electron Devices, vol. ED-24, No S, pp. 606-610, 1977.
7) R.G. MillIer, H. Nietsch, B. Rosser and E. Walter, An 8192
Bit Electrically Alterable ROM Employing a One-Transistor Cell with Floating Gate, IEEE J. of Solid-State Circuits, vol. SC-12, No 5, 1977.
8) W. M. Gosney, DIFMOS-A floating gate electrically erasable non volatile semiconductor memory technology, IEEE Trans.
on Electron Devices, vol. ED-24, pp. 594-599, 1977.
The main registration and deletion mechanisms used are:
injection of electrons by avalanche of a p + -n junction (ref.
1,2,3,5,8),
injection of holes by avalanche of an n + -p junction (ref. 1, 4,5,8),
injection of electrons from the channel of the n-channel transistor (ref. 1,6,7),
injection of electrons by field emission from the floating gate to the control electrode (ref. 2) or to the source or channel of the transistor (ref. 6, 7),
injection of electrons by avalanche in polycrystalline silicon (ref. 3).
The field emission mechanism has been described in detail in the following reference:
9) M. Lenzlinger and E.H. Snow, Fowler-Nordheim tunneling into thermally grown SiO2, J. Appl. Phys. , flight. 40, pp. 278-283, 1969.
On the other hand, an increase in the capacitive coupling between the floating gate and the control electrode has been proposed in the following reference:
10) B. Rôssler, Feldeffekttransistor mit isoliertem schwebenden
Speichergate, Swiss patent No 601895.
In known memory elements, the recording and erasing mechanisms are generally such that they either entail a high energy consumption or require high control voltages, which requires sources of external control signals, that is to say not carried out on the same integrated circuit as the memory. The devices according to references 2 and 3 have the disadvantage of requiring writing and erasing voltages of opposite signs which are difficult to point. Selective registration is often carried out by superimposing two control voltages with opposite signs. The deletion is, in general, a global erasure, that is to say non-selective.
Finally, the memories described above are generally incompatible with a usual CMOS technology with a polycrystalline silicon gate and require more than one transistor per memory element in a matrix arrangement.
The SAMOS structure described in reference 2 uses an additional selection transistor to selectively read the memory, and negative and positive voltages are required for programming.
A memory element with a transistor that can be used in a memory organized in a matrix is described in reference 7.
It is an n-channel memory element with double polycrystalline silicon gate, one being used as a floating gate, the other as a control electrode. Registration is carried out by injecting electrons from the region of the channel towards the floating gate, causing the transistor to conduct strongly by the application of two positive voltages on the drain and the control electrode. The current required is then several mA. The threshold voltage of the transistor will be increased by the presence of the negative charge stored in the gate. The erasure is effected by emission of the electron field from the floating gate to the source of the positively polarized element.
This emission is not self-limiting and constituting a poorly controlled phenomenon, it can result in a positive charge on the floating gate which makes the memory element conductive at zero control voltage. It follows that a matrix arrangement of such elements is not possible. To overcome this drawback, there are two solutions: either the addition of a selection transistor connected in series with the element, which leads to an increase in the memory area, or the adoption of a structure of tetrode type as described in this reference, which requires additional manufacturing operations.
The present invention aims to overcome the drawbacks of known memory devices and it aims in particular to provide a memory element with a single transistor, compatible with a CMOS technology with silicon gate, which is reprogrammable by means of voltages that can be produced. by integrated circuits on the same plate as the memory, from the supply voltage of a battery, and which can be used in a particularly simple manner in a matrix arrangement.
To this end, the memory element according to the invention has the characteristics mentioned in claim 1.
Such an element offers the advantage of being able to be registered and deleted
means of voltages generated on the same chip using multiplica
stressors, because the mechanisms for recording and erasing
used are accompanied by very low power dissipation.
They are also well controlled and thus avoid the need for
tetrode-like structure. In addition, the voltage used to read
the memory element can be the same as that used to
order the inscription, so that only three voltages of
order, moreover all negative, are necessary, in addition to the
battery supply voltage, to write, erase and read the
memory.
For the arrangement in matrix form of the memory, it is not
no need to associate selection transistors with transistors
of memory. In addition, each element requires only two or
possibly three connections to the matrix system for the subscrip
tion, erasing and reading.
Another essential advantage of the memory element according to
the invention is the fact that it is never a conductor with a voltage of
null order, whether registered or deleted. Memory does not
therefore sum of current than when reading.
This memory element can be used in a memory
reprogrammable without application of external voltages other than
the supply voltage, such use having the characteristics
mentioned in claims 8 and 9.
CMOS silicon grid technology is described for example
in the following reference:
11) B. Gerber and F. Leuenberger, MOS transistor circuit
and its manufacturing process, Swiss patent
No 542518.
In addition, the reference:
12) J. Fellrath and E. Vittoz, Steuervorrichtung in integrierter
Schaltungstechnik, German patent application No. 2828018, describes
a voltage multiplier and switching circuits such as
can be used to order this item of
memory.
The accompanying drawing illustrates, by way of example, forms of
production and use of the memory element according to the invention:
fig. I is a sectional view of a memory element, the
general configuration is known and which can be used according to the invention;
fig. 2 is a schematic graph showing the characteristics
ques drain current - control voltage in different states of
the memory element controlled according to the invention;
fig. 3 is a graph similar to that of FIG. 2, representative
the corresponding characteristics in the case of an order
different from that of the invention;
fig. 4 is the diagram of the equivalent electrical circuit of a preferred embodiment of a memory element according to the invention;
;
fig. 5 is a sectional view of a first embodiment of a memory element corresponding to the circuit of FIG. 4,
fig. 6 is a top view of a second embodiment of a memory element corresponding to the circuit of FIG. 4, in the form of a mask plane of the corresponding integrated circuit;
fig. 7 is a sectional view according to league VII-VII of FIG. 6.
Fig. 1 shows a section through a memory element whose configuration is similar to that of a known element (ref. 2) and which makes it possible to explain the principle used in the memory element according to the invention.
We recognize in fig. 1 a TM transistor made in technology
CMOS, having a floating grid G1 in polycrystalline silicon. P + doped drain and source regions formed in an n-type substrate 1 are designated by 2 and 2 'respectively. Corresponding connection parts D and S are indicated in dotted lines.
In a memory formed of elements according to the invention, the connection
D is an external connection common to a row of elements.
The connection S which is also common to several elements, in such a memory, is directly connected to the substrate I which is grounded.
An oxide layer 3 in particular covers the floating gate and the regions 2 and 2 '. It is crossed by windows indicated in dotted lines to allow contact between regions 2 and 2 'and parts D and S.
A control electrode G2 is placed on the oxide layer 3 facing the floating gel grid. It is connected to an external connection part not shown and can be made, for example, of aluminum, as well as the connection parts D and S.
According to fig. 1, a gate oxide layer 4 separates the floating gate G1 from the substrate and from the regions 2.2 ′, the field oxide being designated by 5. The thickness of the gate oxide layer is less than that of the oxide layer 3 and much lower than that of the field oxide layer 5.
The capacitive coupling between the floating grid and the control grid is preferably increased in a known manner by extending over all of the field oxide, perpendicular to the plane of the drawing, all of these electrodes separated by the oxide layer 3 .
The programming and operation of such a memory element according to the invention can be explained as follows:
In the initial state, the floating grid of the memory element is not charged and no current flows towards the source when a usual supply voltage is applied, for example due 1.5 V, to the drain, l control electrode being grounded. The threshold voltage of the memory element can be determined by extrapolating, in a given state of the memory element, the characteristic 1D = f (VG2) as a function of the control voltage VG2 up to ID = O, as shown in fig. 2.
For low-voltage CMOS technology, the threshold voltage corresponding to the initial state, Vu2, is around 0.5 V. The initial state is represented by the dotted characteristic i in FIG. 2.
By applying a sufficiently high negative voltage - V2 to the control electrode G2, electrons are emitted from the floating gate to the substrate, through the gate oxide layer 4, by field emission. The floating gate Gl is thus positively charged, which has the effect of making the threshold voltage even more negative. This erases the memory element in this way (characteristic off in fig. 2).
By maintaining the electrode G2 at ground potential and applying an appropriate negative voltage -V1 to the drain, we carry the junction p + n of the transistor drain in avalanche. Sufficiently energetic hot electrons are then injected into the floating gate through the gate oxide layer and Gl becomes negatively charged. This produces the registration of the memory element.
For sufficiently long pulse durations, it can be observed that the threshold voltage of the memory element in the written state depends linearly on the writing voltage V1. The writing is carried out according to the invention so that the threshold voltage of the memory element in the written state, and in particular in the writing state called state 1, remains negative, which in particular prevents the passage of a stray current between the drain and the source during the recording. In fig. 2, the recording state 1 is represented by characteristic 1, the corresponding threshold voltage VT2l being for example due5 V.
From the erased state, the writing of the other state of the memory element, called 0, will be carried out by simultaneously applying the voltage Vl on the drain and a voltage V3, for example of V on the electrode of ordered. The breakdown voltage of the junction ptn under the floating grid will thus be increased. If the threshold voltage of the memory element in the erased state is sufficiently negative, the element will register in state 0 at a threshold voltage which is approximately 10 V lower than that obtained with V02 = O, for example at VT2O = 15 V. A window of 10V is thus obtained between state O and state 1.
For reading, it will therefore suffice to apply to the control electrode a reading voltage comprised between the two threshold voltages VT2o and Vu21, for example -V2 = 1O V, and to supply the transistor by applying to its drain the supply voltage, ie, as mentioned, 1.5 If on the memory element is at state 1, a corresponding current 1D will flow between the drain and the source of the transistor TM; on the other hand, If the memory is at state 0, no current will flow during the reading.
It should be noted that, in the present memory element, the substrate can always be at ground potential and the source of the transistor can remain anchored to the substrate during all the programming operations. It should also be noted that by programming according to the invention, the threshold voltage of the memory element in the written state, and in particular VT2l (> VT2O), is always negative, as illustrated in FIG. 2, so that TM never becomes conductive at zero control voltage.
In comparison with the programming of a memory element in which the threshold voltage after erasing would also be negative, but the threshold voltage after entering state 1 positive, as illustrated in FIG. 3 where VT2I> O, the voltage to be applied to the control electrode for erasing must be increased, in the memory element according to the invention, in absolute value, by about 10 to 15 V for example, and the voltage producing the inscription must be reduced by the same amount, which increases the asymmetry between these two negative voltages, the voltage necessary for the erasure by field emission being always higher, in absolute value, than that producing the inscription by avalanche.
According to a preferred embodiment of the memory element according to the invention, it is designed so as to present an initial threshold voltage already strongly negative, for example VT2I
= -10 V. The erasing voltage to be applied to the control electrode to obtain the same threshold voltage in the erased state as in the element according to fig. 1 will then be reduced, for example by about 10V.
This can be achieved by placing a part of the gate of the transistor TM, between the drain and the source thereof, on a layer of field oxide.
Such a memory element is shown in section in FIG. 5 and corresponds to the electrical diagram in FIG. 4.
In these figures, as in the following description, the parts corresponding to similar parts of FIG. 1 have been designated by the same reference numbers.
In the memory element according to FIG. 5, the floating gate G5 has a central part disposed on a layer of field oxide 5 with a thickness of approximately 10,000, and two lateral regions disposed on layers of gate oxide designated respectively by 4 and 4 ′ , the thickness of the latter being approximately 750. In the vicinity of these gate oxide layers, p + doped regions, designated respectively by 2 and 2 ′, are formed in an n-type substrate 1. These regions 2 and 2 'respectively constitute the drain and source regions of the transistor TM and are aligned with respect to the gate Gl.
The control electrode G2 is separated from the central part of the grid G1 by an oxide layer 3 which extends over the rest of the surface of the element, in a manner similar to FIG. 1. This layer 3 can be produced in two superimposed parts, as indicated by the dotted line of separation in FIG. S, one being for example doped with boron and the other with phosphorus, as will be indicated later in the context of another embodiment.
Fig. 5 also shows, diagrammatically, the connections of drain D, of source S and of the control electrode E, which are also represented in the diagram of FIG. 4.
Between the floating gate G1 and the control electrode G2 there appears a capacity designated by Cz.
The capacities appearing between the floating gate G1 and the substrate are represented by Cl, C3 and C'1, these capacities corresponding respectively to the lateral drain, central and lateral source portions.
The coupling between the floating gate and the control electrode is expressed by the relation a = C2 / (C1 + Cl + C'l + C3). The best coupling will therefore be obtained by minimizing Cl and C'l and by increasing C2.
The writing voltage to be applied to the drain and the erasing voltage to be applied to the control electrode can be reduced substantially by reducing the thickness of the oxide through which the injection of electrons performs. It is observed experimentally that the tension necessary for the erasure is directly proportional to this thickness. It is also observed that n + doping of the floating gate reduces the potential barrier at the polycrystalline silicon - injection oxide interface and promotes the erasure of the structure.
The properties of the memory element according to fig. 5 can thus be further improved by the application of these measures.
A particularly advantageous variant of such an element is shown in FIGS. 6 and 7.
This memory element also corresponds to the equivalent electrical diagram of FIG. 4 and includes parts similar to the previous examples. The control electrode G2 has a connection E, the parts G2 and E being made for example of aluminum. The drain D and source S connections of TM are shown schematically in FIG. 7, they are for example produced by diffusion.
The floating gate Gl has a part arranged on a layer of field oxide 5 with a thickness of approximately 10,000 Å covering the substrate 1 and a p-doped well, designated by 2 ". This well forms the source region of the transistor TM On the other hand, G, has two parts disposed respectively on thin oxide layers, 4 and 4 ′, with a thickness of 200 A for example. The layers 4 and 4 ′ are designated in this description as injection oxide layers.
In the vicinity of the injection oxide layer 4, a p + doped region, designated by 2, is formed in the n-type substrate 1. Region 2 constitutes the drain region of transistor TM and is self-aligned with respect to the gate Gl. Fig. 7 further shows layers of oxide 3 ′ and 3 ", the oxide of layer 3 ′ being doped with phosphorus and the oxide of 3" with boron. In the embodiment described here, they serve as a diffusion source and make it possible to simultaneously dop p + and n +, the regions to be diffused and the polycrystalline silicon grid.
Fig. 6 shows the arrangement of the different parts of the memory element seen from above and in fact constitutes the mask plane which can be used for manufacturing the circuit.
The manufacturing process used in this example uses CMOS technology as described in particular in reference 11. Compared to this technology, which uses masks designated by M, at M6, an additional mask M'2 is necessary for the manufacture of this circuit.
A first mask M is used to form the boxes of possible n-channel transistors which may be part of the assembly of a memory device (decoder circuits). It is used here to form the source region of the transistor TM of the memory element.
An M2 mask delimits the windows encompassing the source, drain and gate regions of the transistors. It delimits the drain region of the transistor TM, as well as the regions of the floating gate, on the injection oxide layers 4 and 4 '.
The mask M'2 is used to etch the gate oxide layers after partial growth. The growth of the gate oxide is then continued until the usual thickness of approximately 750 A is obtained in the gate regions of any other transistors of the memory device not forming the memory elements. Thanks to the additional mask M'2, the injection oxide layers 4 and 4 'will have only a reduced thickness as is necessary for the present memory element. If it is desired to generate and switch the voltages to using other integrated circuits on the same silicon wafer.
The mask M3 is used to delimit the floating electrode G, made of polycrystalline silicon as well as the gates of any other p and n channel transistors produced on the same substrate. It will be noted that the floating electrode is placed on a layer of field oxide and, in the regions delimited by M2 and M'2, on layers of injection oxide of reduced thickness.
The mask M4 serves to delimit the oxide layer doped with boron 3 "and, consequently, the regions which will be doped p + from 3" and n + from 3 ".
The following mask, designated by M5, makes it possible to open windows through the 3 ′ and 3 ″ layers to allow the creation of a contact between the diffused regions p + and n + (mono- and polycrystalline silicon) and connection parts These windows are not visible in Fig. 6, because they are supposed to be somewhere else in the circuit. It should be noted that the electrode G, made of polycrystalline silicon is entirely coated with oxide and is not not made accessible through a contact window.
The last mask M delimits the metal parts, in particular the control electrode G2 and its connection part E, by etching in a layer of aluminum previously deposited.
The source of the transistor TM of the memory element was produced using a well p - instead of a diffusion region p +, as in the example of FIG. S, in order to increase the capacitive coupling between the gates G1 and G2 and to allow a connection of the sources under the floating gate. This increases the integration density of the circuit.
The coupling between the gates G, and G2 is carried out through a single layer of doped oxide 3 ', which, on the one hand, increases this coupling and, on the other hand, makes it possible to boost the grid n + to favor the emission of electron fields to the substrate through the oxide layer 4 '. The window in which the oxide 4 ′ has been formed is not contiguous to that of the layer 4 in order to dope n + the entire floating grid outside the drain region, without any alignment tolerance.
This would not be the case by partially doping, for example, polycrystalline silicon above the layer 4, since it is necessary to avoid n + doping in the diffused region 2.
The operation of this memory element is analogous to that which has been described in relation to the element of FIG. 5.
By way of example, a memory element according to FIGS. 6 and 7 can have the following dimensions:
thickness of the injection oxide layers 4 and 4 ': 200 A
thickness of the field oxide layer 5: 10000 A
thickness of the phosphorus-doped oxide layer 3 ': 2750 A
determining surface Cl: 25 um2
determining surface C'l: 25 llm2
determining surface C2: 2460 um2
determining surface C3: 2845, um2
The capacitive coupling between G, and G2 is then a = 0.63.
The voltage required to erase the memory, so as to obtain a threshold voltage in the erased state VT2eff = V, is approximately
-30 V, with an application time of 250 ms. The inscription to obtain a threshold voltage VT2l = - 5 V requires a voltage of approximately 18 V with also a pulse duration of 250 ms.
It should be noted that, in the present memory element, the n-type substrate always remains at ground potential, and that the source of the transistor remains at the substrate potential during all programming operations. It should also be noted that, since avalanche injection is a well-controlled process, a tetrode-type structure is not necessary to prevent the memory from being conductive at zero control voltage.
Fig. 8 illustrates the use of the memory element according to the invention in a matrix form. Only four TMI to TM4 transistors are shown to indicate the rows and columns of the matrix arrangement. The control electrodes of the transistors of the same line are connected to a common connection X; (X ,,
X2, ...) and the drains of the transistors of the same column are connected by a common connection Y; (Y ,, Y2, ...).
The sources are linked together and anchored to the substrate. Another solution would be to anchor the sources individually to the substrate.
The different voltages to be applied to the connections shown in fig. 8 to program and to read for example the TMI memory element are given in the following table:
EMI5.1
<tb> <SEP> TM1 <SEP> x3 <SEP> X2 <SEP> Yl <SEP> Y2
<tb> Reading <SEP> -10V <SEP> 0 <SEP> -1.5V <SEP> 0 <SEP> or Floating <SEP>
<tb> Clear <SEP> -30V <SEP> o <SEP> -l, 5VouO <SEP> -l, 5VouO
<tb> <SEP> or Floating <SEP> <SEP> or Floating <SEP>
<tb> Registration <SEP> -1.5Vou0
<tb> <SEP> I <SEP> 0 <SEP> <RTI
ID = 5.14> Ou-lOV <SEP> -20V <SEP> or Floating <SEP>
<tb> Registration <SEP> -l, 5VouO
<tb> <SEP> 0 <SEP> -10V -lOVouO <SEP> -20V <SEP> or Floating <SEP>
<tb>
No particular requirement is required concerning the form of the signals to be applied. By choosing pulses with a duration of 250 ms, with rise times of 50 ms, the avalanche writing currents obtained were less than 30 nA and the erasing currents by field emission less than 10 nA.
This means that a large number of memory elements can be programmed at the same time.
It should be noted that the entry is selective element by element and that the deletion is selective by lines.
The low currents and voltages involved in the operation of a memory constituted by elements according to the invention make it possible to generate the control voltages by means of voltage multipliers integrated on the same circuit from a supply voltage of 1.5 V battery for example.
Such a memory device requires only the voltage of a 1.5 V battery; it includes voltage multipliers as well as routing circuits for memory control as shown by way of example in FIG. 9. A fully integrated voltage multiplier 90 includes storage capacities C and diodes D 'mounted according to the diagram in FIG. 9 to supply on line (-) a negative voltage which reaches the level necessary for the control of the memory element described above.
The technology of complementary MOS transistors with a silicon grid allows a particularly advantageous embodiment of this voltage multiplier by using in particular floating polycrystalline silicon diodes, and by realizing the storage capacities by the paralleling of the polycrystalline silicon capacities box on oxide of grid and polycrystalline silicon - metal.
The voltage multiplier in fig. 9 is supplied with H by pulses of high frequency, these pulses appearing with a polarity opposite to the output H 'of an inverter 91. The negative voltage at the output of the voltage multiplier 90 is applied to two switching circuits comprising each two pairs of transistors such as T92, T, 3 and Tg4, T, s, as well as an inverter 96. Low voltage control signals are applied in II or 12 to these switching circuits whose outputs O and 2 are connected respectively, for example, to the connections X1 and X2 in FIG. 8.
When, for example, II is at a negative potential, the transistors T, 4 and T, 3 are conductive, while T, 2 and T, 5 are blocked.
When 12 is at a positive or zero potential, the transistors T, 4 and T, 3 are blocked, while T, 2 and Tgs are conductive, and the high voltage of the voltage multiplier appears at output 01. At the time of transition from state to input II, the output voltage of the multiplier drops to the point where switching to the other stable state of the switching circuit takes place and then rises with a time constant determined by the elements of the circuit and the frequency of the pulses applied in H. The voltage multiplier having a high internal resistance, the operation of the selection circuits is ensured for transistors of minimum dimensions.
The reading, the control of the writing and the erasure of the present memory elements can be carried out using the same voltage multiplier, by means of an arrangement as indicated by dotted lines in fig. 9.
The conduction path of a transistor T ,? is connected between a point k of the diode chain D 'and the ground. The transistor T ^ 7 is controlled by signals G applied at G to its gate, so as to ground the point k and to reduce, depending on the location of this point on the diode chain, the voltage supplied by the voltage multiplier. It is thus possible to generate two or more different high voltages from a single voltage multiplier.
The design of this memory element corresponds perfectly to the conditions imposed by an integrated control circuit as shown in FIG. 9. Indeed, this memory element requires, for writing and erasing, only a very low power, as it is available at the output of the voltage multiplier. On the other hand, the necessary control voltages are lower than the limit imposed by the breakdown voltage of the storage capacities of the voltage multiplier and by the breakdown voltage of the transistors of the switching circuits.
The control voltages are all negative and, finally, the shape of the control voltage available at the output of the voltage multiplier is entirely usable for the memory elements according to the invention, the writing and erasing times. being, therefore, relatively long (about 250 ms).
The memory element according to the invention lends itself particularly well, thanks to the properties described in the foregoing, for use in a memory of a portable device with a long duration of information retention and with the possibility of reading and autonomous reprogramming.