KR101383618B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101383618B1
KR101383618B1 KR1020107020831A KR20107020831A KR101383618B1 KR 101383618 B1 KR101383618 B1 KR 101383618B1 KR 1020107020831 A KR1020107020831 A KR 1020107020831A KR 20107020831 A KR20107020831 A KR 20107020831A KR 101383618 B1 KR101383618 B1 KR 101383618B1
Authority
KR
South Korea
Prior art keywords
memory
region
transistor
gate electrode
film
Prior art date
Application number
KR1020107020831A
Other languages
English (en)
Other versions
KR20100123727A (ko
Inventor
사토시 도리이
Original Assignee
후지쯔 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 세미컨덕터 가부시키가이샤 filed Critical 후지쯔 세미컨덕터 가부시키가이샤
Publication of KR20100123727A publication Critical patent/KR20100123727A/ko
Application granted granted Critical
Publication of KR101383618B1 publication Critical patent/KR101383618B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

애벌란시 기입이 가능한 메모리 셀 어레이를 구비한 반도체 장치를 제공한다. 제 1 메모리 트랜지스터(MT)와 제 1 선택 트랜지스터(ST)를 갖는 제 1 메모리 셀(MC)과, 제 2 메모리 트랜지스터(MT)와 제 2 선택 트랜지스터(ST)를 갖는 제 2 메모리 셀(MC)과, 제 1 메모리 트랜지스터(MT)의 게이트 전극과 제 2 선택 트랜지스터(MT)의 게이트 전극에 전기적으로 접속된 제 1 워드선(WL1)과, 제 2 메모리 트랜지스터(MT)의 게이트 전극과 제 1 선택 트랜지스터(ST)의 게이트 전극에 전기적으로 접속된 제 2 워드선(WL2)과, 제 1 메모리 트랜지스터(MT)의 소스 영역과 제 2 메모리 트랜지스터(MT)의 소스 영역에 전기적으로 접속된 소스선(SL)을 가진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치, 특히 메모리 트랜지스터와 선택 트랜지스터로 구성되는 메모리 셀을 갖는 반도체 장치에 관한 것이다.
비휘발성 반도체 기억 장치인 플래시 메모리나 EEPROM에서의 정보의 기입 방식으로서, 메모리 트랜지스터의 채널 영역에서 채널·핫·일렉트론(CHE)을 발생시켜서 전하 유지층에 주입하는 방법이 널리 이용되고 있다.
CHE를 이용한 기입 방법에 의하면, 선택 트랜지스터의 소스·드레인 사이에 큰 전류를 흘릴 필요가 있기 때문에, 소비 전류가 많아진다.
채널 영역에 전류를 흘리지 않고 메모리 셀에 정보를 기입하는 방법으로서, 애벌란시 브레이크다운(avalanche breakdown) 또는 밴드간 터널링(BTBT)에 의해 발생한 전자(電子) 혹은 정공을 메모리 트랜지스터의 전하 유지층에 주입하는 방식, 즉 애벌란시 기입 방식이 있다.
애벌란시 기입 방식에 있어서도, CHE 기입 방식과 마찬가지로, 메모리 트랜지스터의 게이트 전극과 소스 확산 영역에 전압을 인가함으로써 기입한다. 그러나, 애벌란시 기입 방식에서는, 기판 전류만으로 기입이 실시된다는 점에서 CHE 기입 방식과 다르다.
선택 트랜지스터와 메모리 트랜지스터에 의해 NOR형 메모리 셀을 구성하는 2 트랜지스터 셀이, 예를 들면 일본국 특개2005-116970호 공보(특허 문헌 1)에 기재되어 있다.
2 트랜지스터 셀의 소비 전류를 절약하기 위해서는, 애벌란시 기입 방식을 채용하는 것이 바람직하다. 이 경우, 선택 트랜지스터는 기판 전류를 제어할 수 없으므로, 기입을 할 것인지의 여부에 대한 제어에 선택 트랜지스터를 이용할 수는 없다.
이 때문에, 2 트랜지스터 셀을 NOR형의 플래시 메모리에 사용하고 있는 특허 문헌 1의 도 2에 기재된 회로에서는, 메모리 트랜지스터를 비트선 측에 배치하고, 비트선과 워드선에 의해 메모리 트랜지스터를 선택하게 된다.
그러나, 비트선에 메모리 트랜지스터를 접속하면, 기입 상태에 따라 메모리 트랜지스터에 의한 기생 용량이 다르게 되므로, 판독이 불안정해질 우려가 있다. 따라서, 안정한 판독을 실현하기 위해서는, 선택 트랜지스터를 비트선 측에 두고, 메모리 트랜지스터를 소스선 측에 두는 것이 바람직하다.
그런데, CHE를 이용한 기입 방법을 채용한 2 트랜지스터 셀의 선택 트랜지스터를 비트선에 접속하는 회로에 대해서는, 일본국 특개2005-122772호 공보(특허 문헌 2)에 기재되어 있다. 그 회로는 공통의 워드선에 접속되는 복수의 메모리 트랜지스터의 소스 영역을 공통의 소스선에 접속하는 구성으로 되어 있다.
그러한 메모리 회로에 대해서, 애벌란시에 의한 기입 방식을 채용하여 워드선과 소스선의 사이에 전압을 인가하면, 복수의 메모리 트랜지스터가 동시에 기입 상태가 되어, 메모리 트랜지스터를 선택할 수 없다.
또한, 일본국 특개평11-177068호 공보(특허 문헌 3)의 도 10은 CHE를 이용한 기입 방식의 메모리 회로에 있어서, 선택 트랜지스터의 드레인 영역을 비트선에 접속하고, 메모리 트랜지스터의 소스 영역을 소스선에 접속하는 메모리 회로를 개시하고 있다.
그러나, 특허 문헌 3에 기재된 회로에서는, 2 트랜지스터 셀끼리를 접속시키지 않고, 칼럼(column)마다 소스선과 비트선을 배치하고 있으므로, 특허 문헌 1 또는 2에 기재된 회로와 비교하면 소스선, 비트선과 트랜지스터의 접속점이 많아져서 메모리 셀 면적이 커진다.
일본국 특개2005-116970호 공보 일본국 특개2005-122772호 공보 일본국 특개평11-177068호 공보
본 발명의 목적은 새로운 메모리 셀 어레이를 갖는 반도체 장치를 제공하는 것이다.
본 발명의 실시 형태에 따르면, 제 1 메모리 트랜지스터와 제 1 선택 트랜지스터를 갖는 제 1 메모리 셀과, 제 2 메모리 트랜지스터와 제 2 선택 트랜지스터를 갖는 제 2 메모리 셀과, 상기 제 1 메모리 트랜지스터의 게이트 전극과 상기 제 2 선택 트랜지스터의 게이트 전극에 전기적으로 접속된 제 1 워드선과, 상기 제 2 메모리 트랜지스터의 게이트 전극과 상기 제 1 선택 트랜지스터의 게이트 전극에 전기적으로 접속된 제 2 워드선과, 상기 제 1 메모리 트랜지스터의 소스 영역과 상기 제 2 메모리 트랜지스터의 소스 영역에 전기적으로 접속된 제 1 소스선을 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
또한, 본 발명의 다른 실시 형태에 따르면, 제 1 메모리 트랜지스터와 제 1 선택 트랜지스터로 이루어지는 제 1 메모리 셀과, 제 2 메모리 트랜지스터와 제 2 선택 트랜지스터로 이루어지는 제 2 메모리 셀과, 제 3 메모리 트랜지스터와, 상기 제 1 선택 트랜지스터와 공유하는 제 1 공유 드레인 영역을 갖는 제 3 선택 트랜지스터로 이루어지는 제 3 메모리 셀과,
제 4 메모리 트랜지스터와, 상기 제 2 선택 트랜지스터와 공유하는 제 2 공유 드레인 영역을 갖는 제 4 선택 트랜지스터로 이루어지는 제 4 메모리 셀과, 상기 제 1 메모리 트랜지스터의 게이트 전극과 상기 제 2 메모리 트랜지스터의 게이트 전극에 전기적으로 접속된 제 1 워드선과, 상기 제 3 메모리 트랜지스터의 게이트 전극과 상기 제 4 메모리 트랜지스터의 게이트 전극에 전기적으로 접속된 제 2 워드선과, 상기 제 1 메모리 트랜지스터의 소스 영역과, 상기 제 4 메모리 트랜지스터의 소스 영역에 전기적으로 접속된 제 1 소스선과, 상기 제 2 메모리 트랜지스터의 소스 영역에 전기적으로 접속된 제 2 소스선과, 상기 제 3 메모리 트랜지스터의 소스 영역에 전기적으로 접속된 제 3 소스선과, 상기 제 1 공유 드레인 영역에 전기적으로 접속된 제 1 비트선과, 상기 제 2 공유 드레인 영역에 전기적으로 접속된 제 2 비트선을 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명의 실시 형태에 의하면, 메모리 트랜지스터와 선택 트랜지스터를 갖는 2개의 메모리 셀에 있어서, 한쪽의 메모리 트랜지스터의 게이트 전극과 다른 쪽의 선택 트랜지스터의 게이트 전극을 제 1 워드선에 접속하고, 또한 한쪽의 선택 트랜지스터의 게이트 전극과 다른 쪽의 메모리 트랜지스터의 게이트 전극을 제 2 워드선에 접속하고 있다. 또한, 쌍방의 메모리 트랜지스터의 소스 영역을 동일한 소스선에 접속하고 있다.
이에 따라, 제 1 워드선과 제 2 워드선의 한쪽과 소스선에 소정 전압을 인가함으로써, 쌍방의 소정 전압을 받은 1개의 메모리 트랜지스터만이 애벌란시 기입에 의해 데이터가 기입된다. 게다가, 쌍방의 메모리 트랜지스터의 소스 영역을 서로 접속하게 되므로, 기입 상태의 변화에 의한 비트선에의 기생 용량에 미치는 영향을 억제할 수 있다.
또한, 본 발명의 실시 형태에 의하면, 메모리 트랜지스터와 선택 트랜지스터를 갖는 제 1 ~ 제 4 메모리 셀에 있어서, 제 1, 제 3 메모리 셀의 제 1, 제 3 메모리 셀 트랜지스터의 각각의 드레인 영역을 공통으로 하고, 제 2, 제 4 메모리 셀의 제 2, 제 4 메모리 트랜지스터의 각각의 드레인 영역도 공통으로 하고 있다. 또한, 제 1, 제 2 메모리 트랜지스터의 게이트 전극끼리를 제 1 워드선에 접속하고, 제 3, 제 4 메모리 트랜지스터의 게이트 전극끼리를 제 2 워드선에 접속하고 있다. 또한, 제 1 메모리 트랜지스터의 소스 영역과 제 4 메모리 트랜지스터의 소스 영역에 공통의 제 1 소스선을 접속하고, 다른 2개의 메모리 트랜지스터의 소스 영역에 각각 제 2, 제 3 소스선을 접속하고 있다.
이에 따라, 제 1 워드선과 제 2 워드선의 한쪽과 제 1 ~ 제 3 소스선에 소정의 전압을 인가함으로써, 쌍방의 소정 전압을 받은 1개의 메모리 트랜지스터만이 애벌란시 기입에 의해 데이터가 기입된다. 게다가, 4개의 메모리 트랜지스터를 소스선에 접속하게 되므로, 기입 상태의 변화에 의한 비트선에의 기생 용량에 미치는 영향을 억제할 수 있다.
도 1은 본 발명의 실시 형태에 관한 반도체 장치를 구성하는 메모리 회로를 나타내는 도면.
도 2는 본 발명의 제 1 실시 형태에 관한 반도체 장치를 나타내는 단면도.
도 3의 (a) ~ (c)는 도 2에 나타낸 반도체 장치의 동작을 나타내는 단면도.
도 4의 (a) ~ (c)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 1).
도 5의 (a) ~ (c)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 2).
도 6의 (a) ~ (c)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 3).
도 7의 (a) ~ (c)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 4).
도 8의 (a) ~ (c)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 5).
도 9의 (a) ~ (c)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 6).
도 10의 (a) ~ (c)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 7).
도 11의 (a) ~ (c)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 8).
도 12의 (a) ~ (c)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 9).
도 13의 (a) ~ (c)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 10).
도 14의 (a) ~ (c)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 11).
도 15의 (a) ~ (c)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 12).
도 16의 (a), (b)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 13).
도 17은 본 발명의 제 1 실시 형태에 관한 반도체 장치의 메모리 셀 어레이 영역을 나타내는 단면도.
도 18은 본 발명의 제 1 실시 형태에 관한 반도체 장치의 주변 회로 영역을 나타내는 단면도.
도 19a, 도 19b는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 평면도(그 1).
도 19c, 도 19d는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 평면도(그 2).
도 19e, 도 19f는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 평면도(그 3).
도 19g, 도 19h는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 평면도(그 4).
도 19i, 도 19j는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 평면도(그 5).
도 20은 본 발명의 제 2 실시 형태에 관한 반도체 장치를 나타내는 단면도.
도 21은 본 발명의 제 2 실시 형태에 관한 반도체 장치의 메모리 셀 어레이의 회로도.
도 22의 (a), (b)는 도 20에 나타낸 반도체 장치의 동작을 나타내는 단면도.
도 23의 (a) ~ (c)는 본 발명의 제 2 실시 형태에 관한 반도체 장치의 형성 공정에서의 게이트 절연막의 형성 공정을 나타내는 단면도(그 1).
도 24의 (a) ~ (c)는 본 발명의 제 2 실시 형태에 관한 반도체 장치의 형성 공정에 있어서의 게이트 절연막의 형성 공정을 나타내는 단면도(그 2).
도 25의 (a) ~ (c)는 본 발명의 제 2 실시 형태에 관한 반도체 장치의 형성 공정에서의 게이트 절연막의 형성 공정을 나타내는 단면도(그 3).
도 26은 본 발명의 제 3 실시 형태에 관한 반도체 장치를 나타내는 단면도.
도 27은 본 발명의 제 3 실시 형태에 관한 반도체 장치의 형성 공정에서의 n형 불순물의 이온 주입 공정을 나타내는 단면도.
도 28은 본 발명의 제 4 실시 형태에 관한 반도체 장치를 나타내는 단면도.
도 29의 (a), (b)는 본 발명의 제 4 실시 형태에 관한 반도체 장치의 형성 공정에서의 이온 주입 공정을 나타내는 단면도.
도 30은 본 발명의 제 5 실시 형태에 관한 반도체 장치를 나타내는 단면도.
도 31의 (a) ~ (c)는 본 발명의 제 5 실시 형태에 관한 반도체 장치의 형성 공정 중 게이트 절연막의 형성 공정을 나타내는 단면도.
도 32는 본 발명의 제 6 실시 형태에 관한 반도체 장치를 나타내는 단면도.
도 33의 (a) ~ (c)는 본 발명의 제 6 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 1).
도 34의 (a) ~ (c)는 본 발명의 제 6 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 2).
도 35의 (a) ~ (c)는 본 발명의 제 6 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 3).
도 36의 (a) ~ (c)는 본 발명의 제 6 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 4).
도 37의 (a) ~ (c)는 본 발명의 제 6 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 5).
도 38의 (a) ~ (c)는 본 발명의 제 6 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 단면도(그 6).
도 39는 본 발명의 제 7 실시 형태에 관한 반도체 장치를 구성하는 메모리 회로를 나타내는 도면.
도 40의 (a), (b)는 도 39에 나타낸 반도체 장치의 동작을 나타내는 단면도.
도 41은 본 발명의 제 8 실시 형태에 관한 반도체 장치를 구성하는 메모리 회로를 나타내는 도면.
도 42는 본 발명의 제 9 실시 형태에 관한 반도체 장치를 구성하는 메모리 회로를 나타내는 도면.
도 43은 본 발명의 제 10 실시 형태에 관한 반도체 장치를 나타내는 단면도.
도 44a, 도 44b 및 도 44c는 본 발명의 제 10 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 평면도(그 1).
도 44d, 도 44e 및 도 44f는 본 발명의 제 10 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 평면도(그 2).
도 44g, 도 44h 및 도 44i는 본 발명의 제 10 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 평면도(그 3).
도 44j, 도 44k 및 도 44l은 본 발명의 제 10 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 평면도(그 4).
도 44m, 도 44n 및 도 44o는 본 발명의 제 10 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 평면도(그 5).
도 44p 및 도 44q는 본 발명의 제 10 실시 형태에 관한 반도체 장치의 형성 공정을 나타내는 평면도(그 6).
이하에, 본 발명의 실시 형태를 도면에 의거하여 상세하게 설명한다.
(제 1 실시 형태)
도 1은 본 발명의 제 1 실시 형태에 관한 반도체 장치인 플래시 메모리의 회로 블록도이다.
도 1에 있어서, 플래시 메모리(1)는 메모리 셀 어레이(2)를 갖고, 또한 주변 회로로서, 비트선 디코더(3), 센스 앰프(6), 제 1, 제 2 워드선 디코더(4a, 4b), 소스선 디코더(5) 등을 갖고 있다. 또한, 비트선 디코더(3)는 칼럼 디코더라고도 하고, 제 1, 제 2 워드선 디코더(4a, 4b)는 로우 디코더라고도 한다.
메모리 셀 어레이(2)는 매트릭스 형상으로 배치한 복수의 메모리 셀(MC)을 갖고 있다. 메모리 셀(MC)은 예를 들면, 동일 행 방향(도면 중 X 방향)으로 n개, 동일 열 방향(도면 중 Y 방향)으로 m개로 배치되어 있다.
워드선 디코더(4a, 4b)에는 복수의 워드선(WL1, WL2)이 접속되고, 소스선 디코더(5)에는 복수의 소스선(SL)이 접속되며, 또한 비트선 디코더(3)에는 복수의 비트선(BL)이 접속되어 있다.
소스선(SL)과 비트선(BL)은 실질적으로 평행하여 교대로 배치되고, 또한 워드선(WL1, WL2)은 소스선(SL)과 비트선(BL)과 교차하는 방향, 예를 들면 직교하는 방향으로 연장하고 있다.
메모리 셀 어레이(2)의 기입시, 판독시, 소거시에 있어서, 워드선(WL1, WL2)의 신호는 워드선 디코더(4a, 4b)에 의해 제어되고, 비트선(BL)의 신호는 비트선 디코더(3)에 의해 제어되며, 소스선(SL)의 신호는 소스선 디코더(5)에 의해 제어된다. 그들 신호의 구체예에 관해서는 후술한다.
또한, 워드선을 나타내고 있는 2개의 부호(WL1, WL2)는 설명을 용이하게 하기 위해 이용하고 있을 뿐이며, 이하의 실시 형태에 있어서도 특별히 한정할 경우를 제외하고 그룹화하기 위한 것은 아니다.
메모리 셀(MC)은 서로 직렬로 접속되는 메모리 트랜지스터(MT)와 선택 트랜지스터(ST)를 갖고 있다. 선택 트랜지스터(ST)의 드레인은 비트선(BL)에, 메모리 트랜지스터(MT)의 소스는 소스선(SL)에 각각 상호 접속 배선을 통하여 전기적으로 접속되어 있다.
메모리 트랜지스터(MT)와 선택 트랜지스터(ST)는 예를 들면, 도 2에 나타내는 구조를 갖고 있다.
메모리 트랜지스터(MT)는 반도체 기판인 실리콘 기판(11)의 N웰(12) 위에 형성되는 전하 유지층이 되는 산화·질화·산화 실리콘(ONO)막(13)과, ONO막(13) 위에 형성된 메모리용 게이트 전극(14)과, 메모리용 게이트 전극(14)의 양측의 N웰(12) 내에 형성된 p형 소스 영역(15) 및 p형 소스/드레인 영역(16)을 갖고 있다. p형 소스 영역(15)은 저농도 불순물의 p형 익스텐션 영역(15a)과 p형 고농도 불순물 확산 영역(15b)으로 구성된다. 또한, 메모리용 게이트 전극(14)은 컨트롤 게이트 전극이라고도 한다.
ONO막(13)은 예를 들면, 하측 실리콘 산화막(13a), 실리콘 질화막(13b), 상측 실리콘 산화막(13c)을 순서대로 형성한 구조를 갖고 있다. 이 경우, 하측 실리콘 산화막(13a)을, 예를 들면 2.4㎚, 실리콘 질화막(13b)을, 예를 들면 4㎚, 상측 실리콘 산화막(13c)을, 예를 들면 4㎚로 한다.
선택 트랜지스터(ST)는 N웰(12) 위에 게이트 절연막(17)을 통하여 형성된 선택용 게이트 전극(18)과, 선택용 게이트 전극(18)의 양측의 N웰(12) 내에 형성된 p형 소스/드레인 영역(16)과 드레인 영역(19)을 갖고 있다. p형 드레인 영역(19)은 저불순물 농도인 p형 익스텐션 영역(19a)과 p형 고농도 불순물 확산 영역(19b)으로 구성된다.
선택 트랜지스터(ST)와 메모리 트랜지스터(MT)는 p형 소스/드레인 영역(16)을 공유하고 있다.
메모리용 게이트 전극(14) 및 선택용 게이트 전극(18)의 측벽에는 사이드 월(20)이 형성되고, 그들 상층부에는 각각 실리사이드층(21a, 21b)이 형성되어 있다. 또한, p형 소스 영역(15) 및 p형 드레인 영역(19)의 각각의 표면에도 실리사이드층(21c, 21d)이 형성되어 있다. 실리사이드층(21a ~ 21d)으로서, 예를 들면 두께 8㎚의 코발트 실리사이드층을 형성한다.
메모리용 게이트 전극(14)과 선택용 게이트 전극(18)은 실질적으로 평행하게 형성된다. 또한, 메모리용 게이트 전극(14)은 인접하고 있는 2개의 워드선(WL1, WL2) 중 한쪽의 일부를 구성하고, 또한 선택용 게이트 전극(18)은 워드선(WL1, WL2)의 다른 쪽의 일부를 구성한다.
메모리 트랜지스터(MT)와 선택 트랜지스터(ST) 위에는 층간 절연막(22)이 형성되어 있다. 층간 절연막(22) 중 p형 소스 영역(15), p형 드레인 영역(19) 위의 실리사이드층(21c, 21d) 위에는, 각각 제 1, 제 2 콘택트홀(22a, 22b)이 형성되고, 그들 중에는 제 1 도전성 플러그(23), 제 2 도전성 플러그(24)가 각각 매립되어 있다.
p형 소스 영역(15) 위의 제 1 도전성 플러그(23)는 소스선(SL)에 접속되고, 또한 p형 드레인 영역(19) 위의 제 2 도전성 플러그(24)는 비트선(BL)에 접속된다. 따라서, 메모리 트랜지스터(MT)의 기입 상태의 차이가 비트선(BL)의 기생 용량에 영향을 주지 않는다.
도 1에 있어서, 열 방향으로 서로 이웃하는 복수의 상기 메모리 셀(MC)은 p형 소스 영역(15)과 p형 드레인 영역(19)의 한쪽을 공유함으로써 직렬로 접속되어 있다. 따라서, 열 방향으로 직렬로 접속되는 복수의 메모리 셀(MC)에 있어서, 각각의 메모리 트랜지스터(MT)와 선택 트랜지스터(ST)의 배치는 교대로 반대 방향으로 되어 있다. 이에 따라, 메모리 셀 어레이(2)에서의 소스선(SL) 및 비트선(BL)과 복수의 메모리 셀(MC)의 접속 장소수가 적어진다.
워드선(WL1, WL2)을 따라 서로 이웃하는 2개의 메모리 셀(MC)에 있어서, 한쪽의 메모리 셀(MC)의 메모리용 게이트 전극(14)은 워드선(WL1)(또는 WL2)을 통하여 다른 쪽의 메모리 셀(MC)의 선택용 게이트 전극(18)에 접속되고, 또한 한쪽의 메모리 셀(MC)의 선택용 게이트 전극(18)은 다른 워드선(WL2)(또는 WL1)을 통하여 다른 쪽의 메모리 셀(MC)의 메모리용 게이트 전극(14)에 접속된다.
또한, 워드선(WL1, WL2)을 따라 어느 한쪽 방향에 인접하는 2개의 메모리 셀(MC)에 있어서, 그들 p형 소스 영역(15)끼리는 동일한 소스선(SL)에 접속되고, 또는 p형 드레인 영역(19)끼리는 동일한 비트선(BL)에 접속되어 있다.
이 경우, 2개의 p형 소스 영역(15)은 워드선(WL1, WL2)의 길이 방향에 대하여 경사진 방향으로 배치되고, 예를 들면 소스 분기선(SLd)을 통하여 서로 전기적으로 접속되어도 된다. 또한, 2개의 p형 드레인 영역(19)은 워드선(WL1, WL2)의 길이 방향에 대하여 경사진 방향으로 배치되고, 예를 들면 비트 분기선(BLd)을 통하여 전기적으로 접속되어도 된다.
소스 분기선(SLd)은 소스선(SL)에 전기적으로 접속되고, 또한 비트 분기선(BLd)은 비트선(BL)에 전기적으로 접속된다.
이상의 구성에 의하면, 1개의 소스선(SL)과 1개의 워드선(WL1 또는 WL2)을 선택했을 때에, 이들에 접속된 1개의 메모리 트랜지스터(MT)만이, 그 소스선(SL)과 그 워드선(WL1 또는 WL2)의 양쪽의 전압을 동시에 받을 수 있다.
그래서 다음으로, 메모리 셀(MC)의 기입시, 판독시, 소거시의 각각에 있어서 워드선(WL1, WL2), 비트선(BL), 소스선(SL)에 인가하는 전압 값의 일례를 표 1에 나타낸다.
표 1에서는, 선택 트랜지스터(ST)에 제 1 워드선(WL1)을, 메모리 트랜지스터(MT)에 제 2 워드선(WL2)을 접속했을 경우를 나타내고 있다. 또한, 표 1에 괄호로 나타내는 값은 비선택선의 전압을 나타내고 있다.
[표 1]
Figure 112010060548862-pct00001
우선, 메모리 셀(MC)에 대한 기입 동작은 도 3의 (a)에 나타내는 바와 같이, 제 1 워드선(WL1)을 통하여 메모리 트랜지스터(MT)의 메모리용 게이트 전극(14)에 5V의 전압을 인가하는 동시에, 소스선(SL)에 -5V의 전압을 인가한다. 이 경우, 비트선(BL) 및 N웰(12)의 각 전압을 0V로 한다.
여기에서, 선택 트랜지스터(ST)를 오프(off)하기 위해서, 제 2 워드선(WL2)을 통하여 선택용 게이트 전극(18)의 전압을 0V로 설정한다.
이에 따라, p형 소스 영역(15)과 N웰(12)의 밴드간 터널링에 의해 발생한 전자가 메모리용 게이트 전극(14)과 N웰(12) 사이의 전압에 의해 ONO막(13)의 실리콘 질화막(13b)에 주입된다. 이 결과, 메모리 트랜지스터(MT)의 역치가 플러스의 값으로 변한다. 이때, 선택용 게이트 전극(18)과 비트선(BL)의 전압은 0V이며, 선택 트랜지스터(ST)의 채널 영역에는 전류는 흐르지 않는다. 또한, 선택되지 않은 메모리 셀(MC)에 접속되는 소스선(SL)의 전압은 0V이며, 밴드간 터널링에 의한 전자는 발생하지 않는다.
메모리 셀(MC)에 대한 판독은 도 3의 (b)에 나타내는 바와 같이, 제 2 워드선(WL2)을 통하여 선택 트랜지스터(ST)의 선택용 게이트 전극(18)에 -1.8V의 전압을 인가하는 동시에, 비트선(BL)에도 -1.8V의 전압을 인가한다. 이 경우, 메모리용 게이트 전극(14), 비트선(BL) 및 N웰(12)의 각 전압을 0V로 한다.
이에 따라, 선택용 게이트 전극(18)의 하방(下方)의 N웰(12) 표층에 채널이 형성되고, p형 드레인 영역(19)과 p형 소스 영역(15)에 전위차가 생긴다. 게다가, 메모리 트랜지스터(MT)에서는 ONO막(13) 중에 유지된 전자에 의해 메모리용 게이트 전극(14)의 하방에도 채널이 형성된다. 이에 따라, 도 3의 (b)의 파선 화살표로 나타내는 바와 같이, p형 소스 영역(15)으로부터 p형 드레인 영역(19)으로 전류가 흐른다.
한편, ONO막(13)에 전자가 유지되고 있지 않은 상태, 즉 소거 상태이면, 0V의 전위인 메모리용 게이트 전극(14)의 하방에는 채널이 형성되지 않는다. 이에 따라, p형 소스 영역(15)으로부터 p형 드레인 영역(19)으로 전류가 흐르지 않는다.
이상과 같은 전류의 흐름의 차이는 비트선(BL)을 통하여 센스 앰프(4)에 의해 검출되고, "1" 또는 "0"의 데이터로서 판독된다.
메모리 셀(MC)의 데이터를 소거할 경우에는, 도 3의 (c)에 나타내는 바와 같이, 제 1, 제 2 워드선(WL1, WL2)을 통하여 선택용 게이트 전극(18)과 메모리용 게이트 전극(14)에 동일한 -5V의 전압을 인가하는 동시에, 소스선(SL) 및 비트선(BL)에 5V의 전압을 인가한다. 또한, N웰(12)의 전압을 5V로 한다.
이에 따라, N웰(12)과 메모리용 게이트 전극(14) 사이의 전위차에 의해 터널 현상이 생기고, 메모리 트랜지스터(MT)의 ONO막(13)의 실리콘 질화막(13b)에 축적되어 있는 전자가 기판 측으로 뽑아내져서 메모리 셀(MC)은 소거 상태가 된다. 이에 따라, 메모리 트랜지스터(MT)의 역치가 마이너스의 값이 된다. 여기에서, 제 1, 제 2 워드선(WL1, WL2)에는 -5V가 인가되어 있으므로, 그들 선에 접속되는 모든 메모리 셀(MC)은 소거 상태가 된다. 메모리 셀(MC)의 개별 소거에 관해서는 후술한다.
다음으로, 상기의 메모리 셀 어레이의 제조 방법에 관하여 설명한다.
도 4 ~ 도 16의 각 (a)와, 도 17은 본 발명의 제 1 실시 형태에 관한 반도체 장치의 제조 공정을 나타내는 단면도이고, 메모리 셀 어레이 영역의 워드선의 연장 방향의 부분 단면도이다. 도 4 ~ 도 16의 각 (b)와, 도 17은 그 반도체 장치의 제조 공정 중 비트선 또는 소스선의 연장 방향의 부분 단면도이다. 도 4 ~ 도 16의 각 (c)와, 도 18은 그 반도체 장치의 제조 공정 중 주변 회로부의 부분 단면도이다. 도 19a ~ 도 19j는 본 발명의 제 1 실시 형태에 관한 반도체 장치에서의 메모리 셀 어레이의 제조 공정을 나타내는 평면도이다.
다음으로, 도 4의 (a) ~ (c)에 나타내는 구조를 형성할 때까지의 공정을 설명한다.
우선, 실리콘 기판(11) 위에 실리콘 산화막(31)을 열산화법 또는 기상성장(CVD)법에 의해, 예를 들면 10㎚의 두께로 형성한다. 또한, 실리콘 산화막(31) 위에, 예를 들면 두께 150㎚ ~ 200㎚의 실리콘 질화막(32)을 CVD법에 의해 형성한다.
계속해서, 실리콘 질화막(32) 위에 포토 레지스트를 도포하고, 이를 노광, 현상함으로써, 소자 분리 영역에 개구를 갖는 레지스트 패턴(도시 생략)을 형성한다. 그리고, 그 레지스트 패턴을 마스크로 하여 실리콘 질화막(32), 실리콘 산화막(31)과 일부의 실리콘 기판(11)을 반응성 이온 에칭(RIE)법에 의해 에칭하고, 이에 따라 소자 분리용 홈(33)을 형성한다. 실리콘 기판(11) 내에서의 소자 분리용 홈(33)의 깊이를, 예를 들면 300㎚ 정도로 한다.
실리콘 기판(11) 중 소자 분리용 홈(33)으로 둘러싸인 영역은 활성 영역을 포함하고 있다.
예를 들면, 도 4의 (a), (b)에 나타내는 메모리 셀 어레이 영역에 있어서, 스트라이프 형상의 소자 분리용 홈(33)에 인접하여 각각 스트라이프 형상의 활성 영역(34)이 배치되고, 그들 활성 영역(34)은 메모리 트랜지스터 형성 영역(34a)과 선택 트랜지스터 형성 영역(34b)을 포함하고 있다.
또한, 도 4의 (c)에 나타내는 주변 회로 영역에 있어서, 소자 분리용 홈(33)으로 둘러싸인 복수의 활성 영역은 왼쪽으로부터 순서대로, 5V용 N MOSFET 영역(35a), 5V용 P MOSFET 영역(35b), 5V용 저(低) 역치 N MOSFET 영역(35c), 1.8V용 N MOSFET 영역(35d) 및 1.8V용 P MOSFET 영역(35e)으로 되어 있다.
그 레지스트 패턴을 제거한 후에, 소자 분리용 홈(33) 내면에 실리콘 산화막을 열산화법에 의해 3㎚의 두께로 형성한다.
다음으로, 도 5의 (a) ~ (c)에 나타내는 바와 같이, 실리콘 질화막(32) 위와 소자 분리용 홈(33) 중(中)에 실리콘 산화막(36a)을 고밀도 플라스마 CVD법에 의해 성장한다. 실리콘 산화막(36a)은 소자 분리용 홈(33) 내를 완전히 매립하는 두께, 예를 들면 실리콘 질화막(32) 위에 500㎚의 두께로 성장한다.
다음으로, 도 6의 (a) ~ (c)에 나타내는 바와 같이, 화학 기계 연마(CMP)법에 의해, 실리콘 질화막(32) 위의 실리콘 산화막(36a)을 제거하는 동시에, 남겨진 실리콘 산화막(36a)의 상면을 평탄화한다. 이 경우, 실리콘 질화막(32)은 연마 스토퍼로서 기능한다.
이에 따라, 소자 분리용 홈(33) 중에 남겨진 실리콘 산화막(36a)을, 셀로우·트렌치·아이솔레이션(STI)(36)이라 한다.
메모리 셀 어레이 영역에 있어서, 도 19a에 나타내는 바와 같이, 스트라이프 형상의 복수의 활성 영역(34)을 끼우는 위치에 형성된 STI(36)는 비트선(BL) 및 소스선(SL)에 실질적으로 평행하게 형성되어 있다. 그러한 복수의 STI(36)는 워드선(WL1, WL2)과 직교하는 방향으로 간격을 두고 복수 배치되어 있다.
그 후, STI(36)를 구성하는 실리콘 산화막(36a)을 어닐하여 치밀화한다. 그 어닐 후에, 인산 보일에 의해 실리콘 질화막(32)을 제거한다. 또한, 실리콘 기판(11) 표면에 최초로 형성한 실리콘 산화막(31)을 불화 수소에 의해 제거한다.
다음으로, 도 7의 (a) ~ (c)에 나타내는 바와 같이, 실리콘 기판(11)의 표면을 열산화함으로써, 그 표면에 희생 산화막(37)을, 예를 들면 10㎚의 두께로 형성한다.
계속해서, 실리콘 기판(11)의 메모리 셀 어레이 영역에 비소(As), 인(P) 등의 n형 불순물을 이온 주입하여 N웰(12)을 형성한다. 또한, 실리콘 기판(11)의 주변 회로 영역 중 5V용 P MOSFET 영역(35b) 및 1.8V용 P MOSFET 영역(35e)(도 4의 (c))에도 n형 불순물을 이온 주입하여 N웰(42a, 42b)을 형성한다. 또한, 주변 회로 영역에는, 로직 영역이 포함된다.
또한, 실리콘 기판(11)의 주변 회로 영역 중 5V용 N MOSFET 영역(35a), 1.8V용 N MOSFET 영역(35d)(도 4의 (c))에는, 붕소(B) 등의 p형 불순물을 이온 주입하여 P웰(41a, 41b)을 형성한다.
그들 n형 불순물과 p형 불순물의 이온 주입 영역은 이온 주입을 하지 않은 영역을 포토 레지스트에 의해 덮음으로써 선택된다. 따라서, 이온 주입의 공정에서는, 포토 레지스트의 패턴 형성, 이온 주입, 포토 레지스트 제거가 복수회 반복되게 된다.
다음으로, 희생 산화막(37)을 불산에 의해 제거한 후에, 도 8의 (a) ~ (c)에 나타내는 바와 같이, 실리콘 기판(11) 위에 ONO막(13)을 형성한다.
ONO막(13)은 도 2에 나타낸 층 구조를 갖고, 실리콘 기판(11)의 표면에 열산화법에 의해 두께 2.4㎚의 하측 실리콘 산화막(13a)을 형성한 후에, 하측 실리콘 산화막(13a) 위에 CVD법에 의해 실리콘 질화막(13b)을 소정의 두께로 형성한다. 또한, 실리콘 질화막(13b)의 상층부를 열산화함으로써, 상측 실리콘 산화막(13c)을 형성한다. 이에 따라, 상측 실리콘 산화막(13c)의 두께를, 예를 들면 4㎚로 하고, 남겨진 실리콘 질화막(13b)의 두께를 4㎚로 한다.
다음으로, 도 9의 (a) ~ (c)에 나타내는 구조를 형성할 때까지의 공정을 설명한다.
우선, 메모리 셀 어레이 영역 내의 메모리 트랜지스터 형성 영역(34a)과, 주변 회로 영역 내의 1.8V용 N MOSFET 영역(35d), 1.8V용 P MOSFET 영역(35e)을 레지스트 패턴(도시 생략)에 의해 덮은 상태에서, ONO막(13)을 에칭한다. ONO막(13)의 에칭은 예를 들면, 반응성 이온 에칭(RIE)법과 불산을 사용하는 습식 에칭법에 의한다.
이에 따라, 실리콘 기판(11) 표면 중 메모리 셀 어레이 영역의 선택용 트랜지스터 형성 영역(34b)과, 주변 회로 영역 내의 5V용 N MOSFET 영역(35a), 5V용 P MOSFET 영역(35b) 및 5V용 저 역치 N MOSFET 영역(35c)이 노출된다.
그 후, ONO막(13)에 덮이지 않은 영역의 실리콘 기판(11) 표면에, 열산화법에 의해 제 1 게이트 절연막(38)으로서 실리콘 산화막을, 예를 들면 9㎚의 두께로 성장한다.
이상에 의해, 도 9의 (a) ~ (c)에 나타내는 구조가 형성된다.
또한, 주변 회로 영역 내의 1.8V용 N MOSFET 영역(35d), 1.8V용 P MOSFET 영역(35e)을 제외하는 영역을 레지스트 패턴(도시 생략)으로 덮은 상태에서, 그들 영역에 있는 ONO막(13)을 에칭한다. 그 에칭 후에, 레지스트 패턴을 제거한다.
다음으로, 도 10의 (a) ~ (c)에 나타내는 바와 같이, 열산화법에 의해, 제 1 게이트 절연막(38)을 12㎚까지 두껍게 하는 동시에, 1.8V용 N MOSFET 영역(35d), 1.8V용 P MOSFET 영역(35e)의 표면에 제 2 게이트 절연막(39)이 되는 실리콘 산화막을 3㎚의 두께로 성장한다.
또한, 선택 트랜지스터 형성 영역(34b)에 있어서의 제 1 게이트 전극(38)은 도 2에 나타내는 게이트 절연막(17)이 된다.
이에 따라, 선택 트랜지스터 형성 영역(34b)에는 두께 12㎚의 제 1 게이트 절연막(38)이 형성되고, 또한 5V용 N MOSFET 영역(35a), 5V용 P MOSFET 영역(35b) 및 5V용 저 역치 N MOSFET 영역(35c)에도 두께 12㎚의 제 1 게이트 절연막(38)이 형성된다.
이상의 공정에 의해 도 19b에 나타내는 바와 같이, 메모리 셀 어레이 영역에서는, ONO막(13)이 STI(36) 위에서 분리되고, 또한 선택용 트랜지스터 형성 영역(34a)을 노출하고, 메모리 트랜지스터 형성 영역을 덮는 패턴 형상으로 되어 있다.
다음으로, 도 11의 (a) ~ (c)에 나타내는 구조를 형성할 때까지의 공정을 설명한다.
우선, CVD법에 의해, ONO막(13), 제 1, 제 2 게이트 절연막(38, 39) 위에 폴리실리콘막을 180㎚의 두께로 형성한다. 또한, 폴리실리콘막은 어모퍼스(amorphous) 실리콘막을 형성한 후에, 그 어모퍼스 실리콘막을 열처리하는 공정에 의해 형성되는 것도 있다.
또한, 워드선 형성 영역, 게이트 전극 형성 영역, 그 외의 배선 형성 영역을 덮는 레지스트 패턴(도시 생략)을 폴리실리콘막 위에 형성한 후에, 폴리실리콘막을 RIE법에 의해 에칭한다. 그 RIE법에서는, 에칭 가스로서 염소계 가스를 이용한다.
이에 따라, 도 11의 (a), (b), 도 19c에 나타내는 바와 같이, 메모리 셀 어레이 영역에서는, 폴리실리콘막이 행 방향으로 연장하는 복수 개의 스트라이프 형상이 되고, 이들을 워드선(WL1, WL2)이라 한다.
워드선(WL1, WL2)은 메모리 셀 어레이 영역에서는, 도 19c에 나타내는 바와 같이, 메모리 트랜지스터 형성 영역에서는, 워드선(WL1, WL2)이 ONO막(13)에 겹친 상태가 된다. 또한, 워드선(WL1, WL2)의 일부는 도 2에 나타낸 선택용 게이트 전극(14)과 메모리용 게이트 전극(18)이 된다. 또한, 각 메모리 셀에 있어서의 선택용 게이트 전극(14)과 메모리용 게이트 전극(18)의 간격을, 예를 들면 0.18㎛ 정도로 한다.
한편, 주변 회로 영역에서는, 도 11의 (c)에 나타내는 바와 같이, 5V용 N MOSFET 영역(35a), 5V용 P MOSFET 영역(35b), 5V용 저 역치 N MOSFET 영역(35c), 1.8V용 N MOSFET 영역(35d) 및 1.8V용 P MOSFET 영역(35e)의 각각에는, 스트라이프 형상의 폴리실리콘막으로 구성되는 게이트 전극(51g, 52g, 53g, 54g, 55g) 및 기타의 배선이 형성된다.
계속해서, 주변 회로 영역에 있어서 게이트 전극(51g, 53g, 54g)을 마스크로 하여, 주변 회로 영역의 P웰(41a, 41b)과 5V용 저 역치 N MOSFET 영역(35c)에 n형 불순물을 이온 주입함으로써, n형 익스텐션 영역(51a, 5lb, 53a, 53b, 54a, 54b)을 형성한다. 또한, 게이트 전극(52g, 55g)을 마스크로 하여 N웰(42a, 42b)에 p형 불순물을 이온 주입하고, 소스/드레인 영역의 p형 익스텐션 영역(52a, 52b, 55a, 55b)을 형성한다.
또한, p형 불순물 또는 n형 불순물의 이온 주입시에는, 이온 주입하지 않은 영역을 포토 레지스트로 덮는다.
다음으로, 도 12의 (a) ~ (c)에 나타내는 바와 같이, 주변 회로 영역을 포토 레지스트(50)로 덮는 동시에, 메모리 셀 어레이 영역을 노출시킨다.
그리고, 워드선(WL1, WL2)을 마스크로 하여, 워드선(WL1, WL2)으로부터 노출한 영역의 ONO막(13) 중 상측 실리콘 산화막(13c)과 실리콘 질화막(13b)을 각각 반응성 이온 에칭(RIE)법에 의해 제거한다. 이 경우, ONO막(13)의 하층 실리콘 산화막(13a)은 남겨진다. 이것과 동시에, 워드선(WL1, WL2)으로부터 노출한 영역의 게이트 절연막(17)도 얇아진다.
또한, 메모리 셀 어레이 영역에 있어서, 도 19d에 나타내는 바와 같이, ONO막(13)은, 워드선(WL1, WL2), 즉 메모리용 게이트 전극(14)하에서 그대로 존재한다.
이 후, 워드선(WL1, WL2)을 마스크로 사용하여, 메모리 셀 어레이 영역에 p형 불순물을 이온 주입한다. 이 경우의 이온 주입 조건으로서, 불화 붕소 이온을 사용하고, 이온 주입 에너지를 30keV로 하고, 도스(dose)량을 3×1014/㎝2로 한다.
이에 따라, 워드선(WL1, WL2)의 양측에는, 도 2에 나타낸, p형 익스텐션 영역(15a, 19a)과, p형 소스/드레인 영역(16)이 형성된다. 또한, p형 소스/드레인 영역(16)은 메모리 셀 영역의 각각에 있어서 메모리용 게이트 전극(14)과 선택용 게이트 전극(18)에 끼워진 영역에 형성된다. 그 후, 포토 레지스트(50)를 제거한다.
다음으로, 도 13의 (a) ~ (c)에 나타내는 구조를 형성할 때까지의 공정을 설명한다.
워드선(WL1, WL2), 게이트 전극(51g, 52g, 53g, 54g, 55g) 및 실리콘 기판(11) 위에, CVD법에 의해 실리콘 산화막을 약 100㎚의 두께로 형성한다. 그 후, 실리콘 산화막을 에치백함으로써, 실리콘 기판(11)의 일부를 노출시키는 동시에, 워드선(WL1, WL2), 게이트 전극(51g, 52g, 53g, 54g, 55g)의 측벽에 사이드 월(20)로서 남는다.
또한, 각 메모리 셀에서의 선택용 게이트 전극(18)과 메모리용 게이트 전극(14) 사이에는 사이드 월(20)이 매립된 상태가 된다.
계속해서, 메모리 셀 어레이 영역의 워드선(WL1, WL2) 및 사이드 월(20)을 마스크로 사용하여, N웰(12)에 p형 불순물로서 불화 붕소 이온을 주입한다. 동시에, 주변 회로 영역의 게이트 전극(52g, 55g) 및 사이드 월(20)을 마스크로 하여, N웰(42a, 42b)에도 p형 불순물로서 불화 붕소 이온을 주입한다.
이 경우, 선택 트랜지스터(ST)와 메모리 트랜지스터(MT) 사이에서는 사이드 월(20)에 의해 이온 주입이 저지되므로, p형 소스/드레인 영역(16)에는 p형 고농도 불순물 확산 영역은 형성되지 않는다.
이에 따라, 메모리 셀 어레이 영역 중 워드선(WL1, WL2)과 교차하는 방향으로 연장한 활성 영역(34)에서는, 인접하는 선택 트랜지스터(ST)끼리 공용하는 p형 드레인 영역(19)의 p형 고농도 불순물 확산 영역(19b)이 형성되고, 또한 인접하는 메모리 트랜지스터(MT)끼리 공용하는 p형 소스 영역(15)의 p형 고농도 불순물 확산 영역(15b)이 형성된다.
또한, 주변 회로 영역의 N웰(42a, 42b)에서는, 게이트 전극(52g, 55g)의 양측에 소스/드레인 영역으로 되는 p형 고농도 불순물 확산 영역(52c, 52d, 55c, 55d)이 형성된다.
그 후, 주변 회로 영역의 P웰(41a, 41b)에서는, 게이트 전극(51g, 53g, 54g) 및 사이드 월(20)을 마스크로 하여 n형 불순물로서 비소를 이온 주입하고, 이에 따라 소스 및 드레인 영역이 되는 n형 고농도 불순물 확산 영역(51c, 51d, 53c, 53d)을 형성한다.
이상과 같은 n형 불순물과 p형 불순물의 이온 주입할 때에는, 이온 주입을 하지 않은 영역을 포토 레지스트에 의해 덮는다.
또한, 이상과 같이 이온 주입된 불순물은 어닐에 의해 활성화된다.
다음으로, 도 14의 (a) ~ (c)에 나타내는 구조를 형성할 때까지의 공정을 설명한다.
우선, 전면에, 스퍼터링법에 의해, 예를 들면 코발트막을 퇴적한다. 그 후, 온도 400℃ ~ 900℃의 열처리를 행함으로써, 워드선(WL1, WL2), 게이트 전극(51g, 52g, 53g, 54g, 55g)을 구성하는 폴리실리콘막과 코발트막을 실리사이드 반응시키고, 이에 따라 워드선(WL1, WL2), 게이트 전극(51g, 52g, 53g, 54g, 55g)의 상면에 실리사이드층(21a, 21b, 21e, 21f, 21g, 21h, 21i)을 형성한다.
이것과 동시에, 실리콘 기판(1)과 코발트막을 실리사이드 반응시켜서 실리사이드층(21c, 21d, 21j, 21k, 21m, 21n, 21p)을 형성한다. 그 후, 불산 등을 이용하여, 미반응의 코발트막을 제거한다.
이상의 공정에 의해, 벌크 프로세스가 완료하고, 메모리 셀 어레이 영역 중 스트라이프 형상의 활성 영역(34)에는, 선택 트랜지스터(ST) 및 메모리 트랜지스터(MT)로 이루어지는 메모리 셀(MC)이 교대로 방향을 바꾸어서 복수개 형성된다. 한편, 주변 회로 영역의 P웰(41a ,41b) 등에는 N MOSFET(t1, t3, t4)이 형성되고, N웰(42a, 42b)에는 P MOSFET(t2, t5)이 형성된다.
다음으로, 도 15의 (a) ~ (c)에 나타내는 바와 같이, 실리사이드층(21a ~ 21k, 21m, 21n, 21p), STI(36) 등의 위에 스토퍼 막으로서 실리콘 질화막(56)을 CVD법에 의해, 20㎚의 두께로 형성한다. 또한, 실리콘 질화막(56) 위에 제 1 층간 절연막(57)으로서 BPSG(붕소 인 실리카 글라스)막을 CVD법에 의해 1600㎚의 두께로 형성한 후에, BPSG막을 열처리에 의해 평탄화한다.
다음으로, 도 16의 (a), (b)에 나타내는 바와 같이, 제 1 층간 절연막(57)과 실리콘 질화막(56)을 포토리소그래피법에 의해 패터닝하여 에칭함으로써, 메모리 셀 어레이 영역의 복수의 p형 고농도 불순물 확산 영역(15b, 19b)의 위에 콘택트홀(22a, 22b)을 형성한다. 또한, 제 1 층간 절연막(57)과 실리콘 질화막(56)은 도 2에 나타내는 층간 절연막(22)에 상당한다.
계속해서, 콘택트홀(22a, 22b) 내와 제 1 층간 절연막(57) 상면에, 막 두께 30㎚의 티탄(Ti)막, 막 두께 20㎚의 티탄 나이트라이드(TiN)막, 막 두께 300㎚의 텅스텐(W)막을 순서대로 형성한다. 그 후, 그들 막을 CMP법에 의해, 제 1 층간 절연막(57) 위로부터 제거하는 동시에 제 1 층간 절연막(57)의 상면을 평탄하게 한다.
이에 따라, 콘택트홀(22a, 22b) 내에 남겨진 W막, TiN막 및 Ti막을 도전성 콘택트 플러그(23, 24)라 한다. 메모리 셀 어레이 영역에 형성된 복수의 도전성 콘택트 플러그(23, 24)는 도 19e에 나타내는 바와 같이, 활성 영역(34) 중 p형 고농도 불순물 확산 영역(15b, 19b)에 접속된다.
계속해서, 제 1 층간 절연막(57) 및 도전성 콘택트 플러그(23, 24) 위에, 막 두께 60㎚의 Ti막, 막 두께 30㎚의 TiN막, 막 두께 360㎚의 알루미늄(Al)막, 막 두께 5㎚의 Ti막, 막 두께 70㎚의 TiN막으로 이루어지는 제 1 도전막을, 예를 들면 스퍼터링법에 의해 순서대로 형성한다.
그리고, 제 1 도전막을 포토리소그래피법에 의해 패터닝함으로써, 도전성 콘택트 플러그(23, 24)마다 각각 접속되는 복수의 도전성 패드(59)를 형성한다. 즉, 도전성 패드(59)는 도 19f에 나타내는 바와 같이, p형 고농도 불순물 확산 영역(15b, 19b) 및 그 주변 영역의 상방에 형성되고, 또한 열 방향과 행 방향으로 매트릭스 형상으로 배치된다.
다음으로, 도 17에 나타내는 구조를 형성할 때까지의 공정을 설명한다.
우선, 도전성 패드(59)를 덮는 하측 실리콘 산화막(60a)을 고밀도 플라스마 CVD법에 의해 720㎚의 두께로 형성한다. 계속해서, TEOS(테트라에톡시실란)을 반응 가스로 사용하는 CVD법에 의해, 하측 실리콘 산화막(60a) 위에 상측 실리콘 산화막(60b)을 1100㎚의 두께로 형성한다. 여기에서, 연속해서 형성된 2개의 실리콘 산화막(60a, 60b)을 제 2 층간 절연막(61)으로 한다. 또한, 제 2 층간 절연막(61)의 표면을 CMP법에 의해 연마해서 평탄화한다.
다음으로, 제 2 층간 절연막(61)을 포토리소그래피법에 의해 패터닝하고, 도전성 패드(59) 위에 제 1, 제 2 비어홀(61a, 61b)을 형성한다. 도 19g에 나타내는 바와 같이, 제 1 비어홀(61a)은 p형 소스 영역(15)마다 1개씩 형성되고, 또한 제 2 비어홀(61b)은 p형 드레인 영역(19)마다 1개씩 형성된다.
제 1 비어홀(61a)은 도전성 패드(59)의 일단(一端)에 접근 배치되어서 p형 소스 영역(15)에 접속된다. 또한, 제 2 비어홀(61b)은 도전성 패드(59)의 타단에 접근 배치되어서 p형 드레인 영역(19)에 접속된다. 제 1 비어홀(61a)과 제 2 비어홀(61b)은 워드선(WL1, WL2)의 연장 방향으로 교대로 배치되어 있다. 또한, 제 1 비어홀(61a)은 동일한 활성 영역(34)을 따라 복수 배치되고, 또한 제 2 비어홀(61b)은 동일한 활성 영역(34)을 따라 복수 배치된다.
다음으로, 제 1, 제 2 비어홀(61a, 61b) 내와 제 2 층간 절연막(61) 위에, 막 두께 10㎚의 Ti막, 막 두께 7㎚의 TiN막, 막 두께 300㎚의 W막을 순서대로 형성한다.
계속해서, W막, TiN막 및 Ti막을 CMP에 의해 연마하여 제 2 층간 절연막(61) 위로부터 제거한다. 이에 따라, 제 1, 제 2 비어홀(61a, 61b) 내에 잔존한 W막, TiN막 및 Ti막은 제 1, 제 2 비어(62a, 62b)가 된다.
다음으로, 제 2 층간 절연막(61) 및 제 1, 제 2 비어(62a, 62b) 위에, 막 두께 60㎚의 Ti막, 막 두께 30㎚의 TiN막, 막 두께 360㎚의 Al막, 막 두께 5㎚의 Ti막, 막 두께 70㎚의 TiN막으로 이루어지는 제 2 도전막을, 예를 들면 스퍼터링법에 의해 순서대로 형성한다.
그리고, 제 2 도전막을 포토리소그래피법에 의해 패터닝함으로써, 도 19h에 나타내는 바와 같이, 복수의 사각형 형상의 소스 분기선(63a)과 복수의 대략 사각형 형상의 비트 분기선(63b)을 형성한다. 또한, 소스 분기선(63a)은 도 1에 나타내는 소스 분기선(SLd)이며, 비트 분기선(63b)은 도 1에 나타내는 비트 분기선(BLd)이다.
소스 분기선(63a)과 비트 분기선(63b)은 각각 워드선(WL1, WL2)과 직교하는 방향으로 지그재그 또는 교대로 배치되어 있다.
소스 분기선(63a)은 워드선(WL1, WL2)에 대하여 경사진 방향으로 인접하는 2개의 제 1 비어(62a)끼리를 접속하고, 이에 따라 제 1 비어(62a) 등을 통하여 메모리 트랜지스터(MT)의 p형 소스 영역(15)에 전기적으로 접속된다.
또한, 비트 분기선(63b)은 워드선(WL1, WL2)에 대하여 반대의 경사진 방향으로 인접하는 2개의 제 2 비어(62b)끼리를 접속하고, 이에 따라 제 2 비어(62b)를 통하여 메모리 셀의 선택용 트랜지스터(ST)의 p형 드레인 영역(19)에 전기적으로 접속된다.
다음으로, 소스 분기선(63a)과 비트 분기선(63b)을 덮는 하측 실리콘 산화막(64a)을 고밀도 플라스마 CVD법에 의해 720㎚의 두께로 형성한다. 계속해서, TEOS를 반응 가스로 사용하는 CVD법에 의해, 하측 실리콘 산화막(64a) 위에 상측 실리콘 산화막(64b)을 1100㎚의 두께로 형성한다. 여기에서, 연속해서 형성된 2개의 실리콘 산화막(64a, 64b)을 제 3 층간 절연막(64)으로 하고, 그 표면을 CMP법에 의해 연마해서 제 3 층간 절연막(64)을 평탄화한다.
다음으로, 제 3 층간 절연막(64)을 포토리소그래피법에 의해 패터닝하고, 도 19i에 나타내는 바와 같이, 소스 분기선(63a)과 비트 분기선(63b)의 각각의 중앙 위에 각각 제 3 비어홀(64a), 제 4 비어홀(64b)을 형성한다.
계속해서, 제 3, 제 4 비어홀(64a, 64b) 내와 제 3 층간 절연막(64) 위에, 막 두께 10㎚의 Ti막, 막 두께 7㎚의 TiN막, 막 두께 300㎚의 W막을 순서대로 형성한다.
계속해서, W막, TiN막 및 Ti막을 CMP에 의해 연마해서 제 3 층간 절연막(64) 상면으로부터 제거한다. 이에 따라, 제 3, 제 4 비어홀(64a, 64b) 내에 잔존한 W막, TiN막 및 Ti막을 제 3, 제 4 비어(65a, 65b)로 한다.
다음으로, 제 3 층간 절연막(64) 및 제 3, 제 4 비어(65a, 65b) 위에, 막 두께 60㎚의 Ti막, 막 두께 30㎚의 TiN막, 막 두께 360㎚의 Al막, 막 두께 5㎚의 Ti막, 막 두께 70㎚의 TiN막으로 이루어지는 제 3 도전막을, 예를 들면 스퍼터링법에 의해 순서대로 형성한다.
그리고, 제 3 도전막을 포토리소그래피법에 의해 패터닝함으로써, 도 19j에 나타내는 바와 같이, 워드선(WL1, WL2)과 직교하는 방향으로 연장하는 소스선(SL)과 비트선(BL)을 교대로 복수 형성한다.
각 소스선(SL)은 워드선(WL1, WL2)과 직교하는 방향으로 형성된 복수의 제 3 비어(65a)를 통하여 복수의 소스 분기선(63a)에 전기적으로 접속된다. 또한, 각 비트선(BL)은 워드선(WL1, WL2)과 직교하는 방향으로 형성된 복수의 제 4 비어(65b)를 통하여 복수의 비트 분기선(63b)에 접속된다.
이에 따라, 메모리 셀 어레이 영역에 형성된 복수의 메모리 셀(MC)은 도 1에 나타내는 전기적 접속 관계가 된다.
이 후, 도 17에 나타내는 바와 같이, 소스선(SL) 및 비트선(BL)을 덮는 제 4, 제 5 층간 절연막(66, 67)을 형성한다. 제 4, 제 5 층간 절연막(66, 67)의 형성 방법은 각각 제 3 층간 절연막(64)과 실질적으로 동일한 방법을 채용한다. 그 후, 고밀도 플라스마 CVD법에 의해 실리콘 산화막(68)을 형성하고, 최후에, 플라스마 CVD법에 의해 커버막(69)으로서 실리콘 질화막을 1000㎚의 두께로 형성한다.
그런데, 메모리 셀 어레이 영역에서는, 상기한 바와 같이 3층의 금속 배선 패턴이 형성된다. 3층의 금속 배선 패턴은 제 1 층간 절연막(57) 위의 도전성 패드(59)와, 제 2 층간 절연막(61) 위의 소스 분기선(63a) 및 비트 분기선(63b)과, 제 3 층간 절연막(64) 위의 소스선(SL)과 비트선(BL)이다. 그러나, 주변 회로 영역에서는, 그것보다 많은, 예를 들면 5층의 금속 배선이 형성된다.
따라서, 도 18을 참조하여 주변 회로 영역의 배선 형성 공정을 간단하게 설명한다.
우선, 메모리 셀 어레이 영역에서 도전성 콘택트 플러그(23, 24)를 형성하는 공정에 있어서, 주변 회로 영역에는, N MOSFET(t1, t3, t4), P MOSEFT(t2, t5)에 접속되는 도전성 콘택트 플러그(58c ~ 58h)를 형성한다.
또한, 메모리 셀 어레이 영역에서 도전성 패드(59)를 형성함과 동시에, 주변 회로 영역의 제 1 층간 절연막(57) 위에는, 도전성 콘택트 플러그(58c ~ 58h)에 접속하는 제 1 금속 배선(59a)이 형성된다.
제 1 금속 배선(59a)을 덮는 제 2 층간 절연막(61) 내에는, 메모리 셀 어레이 영역에 제 1 비어(62a, 62b)를 형성함과 동시에, 제 1 금속 배선(59a)의 일부에 접속되는 제 5 비어(62c, 62d, 62e)를 형성한다.
그 후, 메모리 셀 어레이 영역에서 소스 분기선(63a) 및 비트 분기선(63b)을 형성함과 동시에, 주변 회로 영역에서는, 제 5 비어(62c, 62d, 62e)에 접속되는 제 2 금속 배선(63c)을 제 2 층간 절연막(61) 위에 형성한다.
제 2 금속 배선(63c)은 제 3 층간 절연막(64)에 덮여지는 동시에, 제 3 층간 절연막(64) 내에 형성되는 제 6 비어(65c, 65d)에 접속된다.
또한, 주변 회로 영역에서는, 소스선(SL) 및 비트선(BL)을 형성함과 동시에, 제 3 층간 절연막(64) 위에 제 3 금속 배선(70)을 형성한다. 그 후, 형성되는 제 4 층간 절연막(66) 내에는, 제 3 금속 배선(70)의 일부에 접속되는 제 7 비어(71)가 형성된다. 이 후, 제 4 금속 배선층(72), 제 5 층간 절연막(67), 제 8 비어(73a, 73b), 제 5 금속 배선(74), 실리콘 산화막(68), 커버막(69)이 순서대로 형성된다.
제 6, 제 7, 제 8 비어(65c, 65d, 71, 73a, 73b)는 메모리 셀 어레이 영역의 제 3, 제 4 비어(65a, 65b)와 실질적으로 동일한 방법에 의해 형성된다. 또한, 제 4, 제 5 금속 배선(72, 74)은 제 3 금속 배선(70)의 형성과 실질적으로 동일한 방법이나 유사한 방법에 의해 형성된다.
이상과 같은 공정에 의하면, 메모리 셀(MC)과 비트선(BL) 사이의 층에, 경사져서 이웃하는 메모리 셀(MC)끼리를 접속하는 비트 분기선(63a), 소스 분기선(73b)을 제공함으로써, 도 1에 나타내는 메모리 셀 어레이가 구성된다.
그러나, 비트 분기선(63a), 소스 분기선(63b)은 주변 회로 영역의 제 2 금속 배선(63c)과 동시에 형성하도록 했으므로, 종래에 비해 공정이 늘어나는 일은 없다.
(제 2 실시 형태)
도 20은 본 발명의 제 2 실시 형태에 관한 반도체 장치인 플래시 메모리의 메모리 셀을 나타내는 단면도이다. 도 20에 있어서, 도 2와 동일한 부호는 동일한 요소를 나타내고 있다.
도 20에 나타내는 메모리 셀(MC)은 메모리 트랜지스터(MT)와 선택 트랜지스터(ST)를 갖고 있다.
메모리 트랜지스터(MT)는 제 1 실시 형태와 마찬가지로, 메모리용 게이트 전극(14), p형 소스 영역(15), p형 소스/드레인 영역(16), ONO막(13) 등을 갖고 있다. 또한, 선택 트랜지스터(ST)는 제 1 실시 형태와 마찬가지로, 선택용 게이트 전극(18), p형 소스/드레인 영역(16), p형 드레인 영역(19) 등을 갖고 있다.
선택 트랜지스터(ST)에 있어서, 선택용 게이트 전극(18)과 N웰(12) 사이에 형성되는 게이트 절연막(17a)은 제 1 실시 형태의 게이트 절연막(17)에 비해 막 두께가 예를 들면, 7㎚으로 얇고, 이에 따라 게이트 절연막(17a)의 내압이 ONO막(13)의 메모리 소거 전압 이하로 되어 있다.
그러나, 선택 트랜지스터(ST)를 구성하는 게이트 절연막(17a)을 얇게 하고, 선택용 게이트 전극(18)에 역치 이상의 전압을 인가하면, p형 소스/드레인 영역(16)과 p형 드레인 영역(19) 사이의 N웰(12) 표층에 채널이 형성되기 쉽게 된다. 이에 따라, 제 1 실시 형태의 선택 트랜지스터(ST)에 비해 큰 채널 전류가 흘러, 판독 에러의 확률이 작아진다.
그러한 메모리 셀의 소거는 다음과 같은 방법으로 행한다.
도 21은 메모리 소거시의 메모리 셀 어레이에서의 비트선(BL), 소스선(SL), 제 1 워드선(WL1), 제 2 워드선(WL2)에의 각각의 인가 전압의 일례를 나타내고 있다.
1개의 메모리 셀(MC)에 있어서, 메모리 셀(MC)의 메모리용 게이트 전극(14)과 선택용 게이트 전극(18)에 접속되는 2개의 워드선(WL1, WL2) 중 어느 한쪽에 +3V, 다른 쪽에 -5V를 인가하고, 또한 소스선(SL)과 N웰(12)에는 각각 5V를 인가하는 동시에, 비트선(BL)의 전압을 0V로 설정한다.
메모리 셀의 데이터 소거는 다음과 같이 2 스텝으로 행해진다.
소거의 제 1 스텝에서는, 도 22의 (a)에 나타내는 바와 같이, 제 1 메모리 셀(MC1)의 메모리용 게이트 전극(14)에 -5V를, 선택용 게이트 전극(18)에 +3V를 인가한다.
이에 따라, ONO막(13)의 실리콘 질화막(13b) 중의 전자가 터널 현상에 의해 N웰(12)로 이동해서 데이터가 소거된다. 또한, 선택용 게이트 전극(18)의 하방에는 채널은 형성되지 않는다.
이 경우, 도 22의 (b)에 나타내는 바와 같이, 워드선 연재(延在) 방향으로 제 1 메모리 셀(MC1)에 인접하는 제 2 메모리 셀(MC2)에서는, 선택용 게이트 전극(18)에 -5V가 인가되므로, 선택 트랜지스터(ST)의 선택용 게이트 전극(18)의 하방에는 채널이 형성된다. 그러나, 비트선(BL)은 0V이므로, 그 채널은 0V가 된다. 또한, 메모리용 게이트 전극(14)에는 +3V의 전압이 인가되어 있으므로, 그 하방에는 채널이 형성되지 않고, 게다가 N웰(12)의 전위차는 작고, 메모리 트랜지스터(MT)에는 전자가 주입되지 않는다.
소거의 제 2 스텝에서는, 인접하는 워드선(WL1, WL2)에 각각 인가하는 전압을 제 1 스텝과는 반대로 한다. 이에 따라, 제 2 메모리 셀(MC2)의 메모리용 게이트 전극(14)에 +3V가, 선택용 게이트 전극(18)에 -5V가 인가된다.
이에 따라, 제 2 메모리 셀(MC2)에서는, 메모리 트랜지스터(MT)의 ONO막(13) 내의 전자가 터널 현상에 의해 N웰(12)로 이동해서 데이터가 소거된다. 이 경우, 제 1 메모리 셀(MC1)의 선택 트랜지스터에는 채널이 형성되지만, 비트선(BL)이 0V이므로, 그 채널은 0V가 된다.
이상과 같이, 소거 시에는 비트선(BL)을 0V로 하고 있으므로, 소거 대상이 되는 메모리 셀(MC) 내의 선택 트랜지스터(ST)의 게이트 절연막(17a)에는 겨우 -5V의 전압밖에 인가되지 않으므로, 제 1 실시 형태에 비해 얇은 막 두께로도 된다.
또한, 소거 대상이 되는 메모리 셀(MC)의 선택 트랜지스터(ST)에 접속되는 워드선(WL2)에 3V를 인가하는 이유는, 그 선택 트랜지스터(ST)가 ON 상태가 되는 것을 방지하고, 그 메모리 셀(MC)에서 소스 라인(SL)으로부터 비트선(BL)으로 전류를 흘려보내지 않도록 하기 위해서이다.
또한, 도 20에 나타내는 메모리 셀은 도 1에 나타낸 메모리 셀 어레이의 메모리 셀(MC)로서 적용된다.
다음으로, 선택 트랜지스터(ST)의 게이트 절연막(17a)을 주변 회로 영역의 5V용 N MOSFET(t1)의 게이트 절연막(38)보다 얇게 형성하는 공정을 설명한다.
우선, 제 1 실시 형태에 설명한 공정에 따라서, 실리콘 기판(11)에 STI(36)를 형성하고, N웰(12, 42a, 42b), P웰(41a, 41b)을 형성하고, 그 후, 도 8에 나타내는 바와 같이 ONO막(13)을 형성한다.
계속해서, 선택 트랜지스터(ST)의 게이트 절연막(17a)을 이하의 공정에 의해 형성한다.
우선, 주변 회로 영역 내의 5V용 N MOSFET 영역(35a), 5V용 P MOSFET 영역(35b) 및 5V용 저 역치 N MOSFET 영역(35c)의 ONO막(13)을, 예를 들면 반응성 이온 에칭(RIE)법과 불산을 이용한 습식 에칭법을 사용하여 제거한다. 이 경우, 다른 영역의 ONO막(13)을 포토레지스트로 덮는다.
다음으로, 도 23의 (a) ~ (c)에 나타내는 바와 같이, 포토레지스트를 제거한 상태에서, 주변 회로 영역 내의 5V용 N MOSFET 영역(35a), 5V용 P MOSFET 영역(35b) 및 5V용 저 역치 N MOSFET 영역(35c)의 실리콘 기판(11)의 표면을 열산화함으로써, 게이트 절연막(38)으로서 막 두께 5㎚의 실리콘 산화막을 형성한다.
계속해서, 제 1 실시 형태와 동일한 공정에 의해, 선택 트랜지스터 형성 영역(34b)의 ONO막(13)을 제거한다.
그 후, 도 24의 (a) ~ (c)에 나타내는 바와 같이, 선택 트랜지스터 형성 영역(34b)의 실리콘 기판(11) 표면을 열산화하여 게이트 절연막(17a)으로서 실리콘 산화막을 4㎚의 두께로 형성한다. 이때, 주변 회로 영역에 이미 형성된 게이트 산화막(38)의 두께가 9㎚로 된다.
다음으로, 제 1 실시 형태와 동일한 공정에 의해, 주변 회로 영역 중 1.8V용 N MOSFET(35d) 영역 및 1.8V용 P MOSFET 영역(35e)의 ONO막(13)을 에칭하여 제거한다.
그 후, 도 25의 (a) ~ (c)에 나타내는 바와 같이, 1.8V용 N MOSFET 영역(35d) 및 1.8V용 P MOSFET 영역(35e)의 실리콘 기판(11)의 표면을 열산화하여 게이트 절연막(39)으로서 실리콘 산화막을 3㎚의 두께로 형성한다. 이때, 5V용 N MOSFET 영역(35a), 5V용 P MOSFET 영역(35b) 및 5V용 저 역치 N MOSFET 영역(35c)의 게이트 절연막(38)은 12㎚로 증가하고, 또한 선택 트랜지스터 형성 영역(34b)의 게이트 절연막(17a)은 7㎚로 증가한다.
그 후, 제 1 실시 형태와 동일한 공정에 따라서 메모리 장치를 형성한다.
이상의 공정에 의해 형성된 선택 트랜지스터(ST)의 게이트 절연막(17a)의 내압은 메모리 소거시의 워드선(WL1, WL2)과 소스선(SL)의 전위차 이하가 되지만, 기입시, 판독시에는 표 1과 같이, 소거 시에는 상기한 바와 같이 내압 이상의 전압은 인가되지 않으므로 부적합은 없다.
(제 3 실시 형태)
도 26은 본 발명의 제 3 실시 형태에 관한 반도체 장치인 플래시 메모리의 메모리 셀을 나타내는 단면도이다. 도 26에 있어서, 도 2와 동일한 부호는 동일한 요소를 나타내고 있다.
도 26에 나타내는 메모리 셀(MC)은 메모리 트랜지스터(MT)와 선택 트랜지스터(ST)를 갖고 있다.
메모리 트랜지스터(MT)는 제 2 실시 형태와 마찬가지로, 메모리용 게이트 전극(14), p형 소스 영역(15), p형 소스/드레인 영역(16), ONO막(13) 등을 갖고 있다. 또한, 선택 트랜지스터(ST)는 제 2 실시 형태와 마찬가지로, 선택용 게이트 전극(18), p형 드레인 영역, p형 소스/드레인 영역(16), 게이트 절연막(17a) 등을 갖고 있다. 또한, 선택 트랜지스터(ST)의 게이트 절연막(17a)은 제 1 실시 형태와 동일한 두께여도 된다.
또한, p형 소스 영역(15), p형 드레인 영역(19)의 주위에는, N웰(12)보다 높은 불순물 농도의 n형 불순물 확산 영역(15c, 19c)이 형성되어 있다.
이에 따라, p형 소스 영역(15)과 N웰(12)의 경계에서의 pn접합의 불순물 농도 분포의 변화가 급준(急峻)해져서 확산 전위가 커지므로, 애벌란시 브레이크다운 또는 밴드간 터널링에 의해 발생하는 전자가 ONO막(13) 내에 주입되기 쉬워진다.
그런데, p형 소스/드레인 영역(16)의 주위에 n형 불순물 확산 영역이 형성되지 않는 것은 다음의 이유에 의한다. 즉, 제 2 실시 형태에 나타낸 바와 동일한 방법에 의해 메모리를 소거할 때에, 소거 시에 발생하는 p형 소스/드레인 영역(16)과 N웰(12) 사이의 전위차에 의해 p형 소스/드레인 영역(16)에서 애벌란시 브레이크다운 또는 밴드간 터널링이 발생하는 것을 방지하기 위해서이다.
또한, 본 실시 형태의 메모리 셀은 도 1에 나타낸 회로의 메모리 셀로서 적용된다.
다음으로, 메모리 셀(MC)의 n형 불순물 영역(15c, 19c)의 형성 공정에 관하여 설명한다.
우선, 제 1 실시 형태에 설명한 공정에 따라서, 실리콘 기판(11)에 STI(36), N웰(12, 42a, 42b), P웰(41a, 41b)을 형성하고, ONO막(13), 워드선(WL1, WL2)을 형성한 후에, 도 12의 (a), (b)에 나타내는 바와 같이, p형 익스텐션 영역(15a, 19a)을 메모리용 게이트 전극(14), 선택용 게이트 전극(18)의 측방(側方)에 형성한다. 또한, 메모리용 게이트 전극(14), 선택용 게이트 전극(18)은 워드선(WL1, WL2)의 일부를 구성하고 있다.
그 후, 도 27에 나타내는 바와 같이, 레지스트 패턴(R)을 형성하여 메모리 셀 어레이 영역의 p형 익스텐션 영역(15a, 19a)을 노출하는 한편, p형 소스/드레인 영역(16) 및 기타의 영역을 덮는다. 레지스트 패턴(R)은 포토레지스트를 실리콘 기판(11)의 전면에 도포하여 워드선(WL1, WL2) 등을 덮은 후에, 이를 노광, 현상함으로써 형성된다.
계속해서, 레지스트 패턴(R)에 덮이지 않은 p형 익스텐션 영역(15a, 19a)에, n형 불순물인 비소를 가속 에너지 20keV, 도스량 1×1013/㎝2의 조건으로 이온 주입하고, n형 불순물 확산 영역(15c, 19c)을 형성한다.
레지스트 패턴(R)의 제거 후에, 제 1 실시 형태와 마찬가지로, 사이드 월(20)을 형성하고, 또한, 실리콘 기판(11)의 p형 소스 영역(15)과 p형 드레인 영역(19)의 p형 고농도 불순물 확산 영역(15b, 19b)을 형성한다. 또한, 불순물 이온 주입 후에는 열처리에 의해 불순물을 활성화시킨다.
그 후의 공정은 제 1 실시 형태에 따라, 메모리 장치를 형성한다. 이에 따라, 도 26에 나타낸 메모리 셀이 완성된다.
(제 4 실시 형태)
도 28은 본 발명의 제 4 실시 형태에 관한 반도체 장치인 플래시 메모리의 메모리 셀을 나타내는 단면도이다. 도 28에 있어서, 도 2와 동일한 부호는 동일한 요소를 나타내고 있다.
도 28에 나타내는 메모리 셀(MC)은 메모리 트랜지스터(MT)와 선택 트랜지스터(ST)를 갖고 있다.
메모리 트랜지스터(MT)는, 제 2 실시 형태와 마찬가지로, 메모리용 게이트 전극(14), p형 소스 영역(15), p형 소스/드레인 영역(16a), ONO막(13) 등을 갖고 있다. 또한, 선택 트랜지스터(ST)는, 제 2 실시 형태와 마찬가지로, 선택용 게이트 전극(18), p형 드레인 영역(19), p형 소스/드레인 영역(16a), 게이트 절연막(17a) 등을 갖고 있다.
단, 메모리용 게이트 전극(14)과 선택용 게이트 전극(18) 사이의 영역에 있는 p형 소스/드레인 영역(16a)의 불순물 농도는, 제 2 실시 형태의 p형 소스/드레인 영역(16)에 비해 낮고, LDD 영역으로 되어 있다.
그러한 구조에 의하면, 메모리용 게이트 전극(14)과 선택용 게이트 전극(18) 사이의 영역에 존재하는 pn접합의 확산 전위가 작아져서 애벌란시 브레이크다운 또는 밴드간 터널링이 더 발생하기 어려워진다.
예를 들면, 제 2 실시 형태에 있어서 설명한 바와 같은 2 스텝의 데이터 소거시에, 소거의 대상이 되지 않는 메모리 셀(MC)에 있어서, N웰(12)에 5V, p형 드레인 영역(19)에 0V를 인가하여 p형 소스/드레인 영역(16a)에 약 5V의 전위차가 생겨도, p형 소스/드레인 영역(16a)에 있어서 애벌란시 브레이크다운 또는 밴드간 터널링이 발생하기 어려워져, 메모리 셀(MC)에의 오(誤)기입이 방지된다.
다음으로, p형 익스텐션 영역(15a, 19a)보다 불순물 농도가 낮은 p형 소스/드레인 영역(16)의 형성 공정에 관하여 설명한다.
우선, 제 1 실시 형태에 설명한 공정에 따라서, 실리콘 기판(11)에 STI(36), N웰(12, 42a, 42b), P웰(41a, 41b)을 형성하고, ONO막(13), 워드선(WL1, WL2)을 형성한다.
그 후, 도 29의 (a)에 나타내는 바와 같이, 포토레지스트를 실리콘 기판(11)의 전체 면에 도포하고, 이어서 노광, 현상함으로써, 주변 회로 영역을 덮는 동시에, 메모리 셀 어레이 영역에서는 선택용 게이트 전극(18)과 메모리용 게이트 전극(14)이 되는 2개의 워드선(WL1, WL2) 사이를 덮는 레지스트 패턴(R1)을 형성한다.
거기서 계속해서, 메모리용 게이트 전극(14)끼리 사이의 영역과 선택용 게이트 전극(18)끼리 사이의 영역의 N웰(12)에, p형 불순물로서 불화 붕소를 가속 에너지 30keV, 도스량 3×1014/㎝2의 조건으로 주입한다. 이에 따라, p형 소스 영역(15)과 p형 드레인 영역(19)의 p형 익스텐션 영역(15a, 19a)이 형성된다. 이 후, 레지스트 패턴(R1)을 제거한다.
다음으로, 도 29의 (b)에 나타내는 바와 같이, 다시 포토레지스트를 실리콘 기판(11)의 전체 면에 도포하고, 이어서 노광, 현상함으로써, 선택용 게이트 전극(18)과 메모리용 게이트 전극(14) 사이의 영역을 노출시키는 동시에, 그 외의 영역을 덮는 레지스트 패턴(R2)을 형성한다.
거기서 계속해서, 선택용 게이트 전극(18)과 메모리용 게이트 전극(14) 사이의 영역의 N웰(12)에, p형 불순물로서 불화 붕소를 가속 에너지 30keV, 도스량 5×1013/㎝2의 조건으로 주입한다. 이에 따라, 저불순물 농도의 p형 소스/드레인 영역(16a)이 형성된다. 이 후, 레지스트 패턴(R2)을 제거한다.
그 후, 제 1 실시 형태와 동일한 방법에 의해, 사이드 월(20)을 형성하고, 이어서 p형 고농도 불순물 확산 영역(15b, 19b)을 형성하면, 도 28에 나타낸 메모리 셀(MC)이 형성된다. 그 후의 공정은 제 1 실시 형태와 동일하다.
(제 5 실시 형태)
도 30은 본 발명의 제 5 실시 형태에 관한 반도체 장치로서, OTP(one time programmable) ROM에 이용되는 메모리 셀을 나타내는 단면도이다. 도 31에 있어서, 도 20과 동일한 부호는 동일한 요소를 나타내고 있다.
도 30에 나타내는 메모리 셀(MC)에 있어서, 메모리 트랜지스터(MT)는 제 2 실시 형태와 마찬가지로, 메모리용 게이트 전극(14), p형 소스 영역(15), p형 소스/드레인 영역(16) 등을 갖고 있다. 또한, 선택 트랜지스터(ST)는 제 2 실시 형태와 마찬가지로, 선택용 게이트 전극(18), p형 드레인 영역(19), p형 소스/드레인 영역(16) 등을 갖고 있다. 메모리 셀(MC)은 도 1에 나타내는 바와 마찬가지로 워드선(WL1, WL2), 비트선(BL), 소스선(SL)에 접속된다.
제 2 실시 형태에 나타낸 메모리 셀(MC)과의 차이는 메모리 트랜지스터(MT)의 ONO막(13)을 구성하는 하측 실리콘 산화막(13d)이 4㎚로 두껍게 형성되어 있는 것과, 선택 트랜지스터(ST)의 게이트 절연막(17b)이 3㎚의 두께로 얇게 형성되어 있는 것이다.
이에 따라, 메모리 트랜지스터(MT)의 ONO막(13)의 실리콘 질화막(13b)에 축적되는 전자가 빠지기 어렵고, 양호한 리텐션(retention) 특성이 얻어진다. 또한, 선택 트랜지스터(ST)의 게이트 절연막(17b)이 얇으므로, 제 2 실시 형태와 마찬가지로, 큰 판독 전류가 얻어진다.
또한, 기입 방법과 판독 방법은 제 1 실시 형태에 나타낸 메모리 셀과 동일하게 된다.
다음으로, 메모리 셀(MC)의 기입 방법, 판독 방법을 설명한다. 기입, 판독 때에 각 부에 인가하는 전압값의 예를 표 2에 나타낸다.
표 2에서는, 선택 트랜지스터(선택 TR)에 워드선(WL1)을, 메모리 트랜지스터(메모리 TR)에 워드선(WL2)을 접속했을 경우를 나타내고 있다. 또한, 표 2에 괄호로 나타내는 값은 비선택선의 전압을 나타내고 있다.
[표 2]
Figure 112010060548862-pct00002
우선, 메모리 셀(MC)에 대한 기입 동작은 워드선(WL1)을 통하여 메모리 트랜지스터(MT)의 메모리용 게이트 전극(14)에 1.8V의 전압을 인가하는 동시에, 소스선(SL)에 -5V의 전압을 인가한다. 이 경우, 비트선(BL) 및 N웰(12)의 각 전압을 0V로 한다.
이에 따라, p형 소스 영역(15)과 N웰(12)의 밴드간 터널링에 의해 발생한 전자가, 메모리용 게이트 전극(14)의 전압에 의해 ONO막(13)의 실리콘 질화막(13b)에 주입된다. 이 결과, 메모리 트랜지스터(MT)의 역치가 플러스의 값으로 변한다. 이때, 비트선(BL)의 전압은 0V이며, 선택 트랜지스터(ST)의 채널 영역에는 전류는 흐르지 않는다.
또한, 선택되지 않은 메모리 셀(MC)에 접속되는 소스선(SL)의 전압은 0V이며, 밴드간 터널링에 의한 전자는 발생하지 않는다. 메모리 셀(MC)에 대한 판독은 제 1 실시 형태의 메모리 셀과 동일하다.
표 2로부터 명확하게 나타내는 바와 같이, 본 실시 형태에 있어서의 동작 전압 조건의 큰 특징으로서, 소거가 불필요하므로, 표 1과는 달리, 워드선(WL)과 비트선(BL)에 대하여 판독에 필요한 전압보다 큰 전압을 인가하지 않아도 된다. 즉, 워드선(WL)과 비트선(BL)에는, 저전압 트랜지스터의 내압 이상의 전압이 인가되지 않는다.
따라서, 도 1에 나타낸 워드선 디코더(4a, 4b)와, 비트선 디코더(3)를 저전압 트랜지스터로 구성할 수 있다. 저전압 트랜지스터는 면적이 작으므로, 주변 회로의 치수를 작게 할 수 있다. 또한, 저전압 트랜지스터의 성능을 이용하여, 고속 판독이 가능하게 된다.
다음으로, 선택 트랜지스터(ST)의 게이트 절연막(17b)을 주변 회로 영역의 5V용 N MOSFET(t1)의 게이트 절연막(38)보다 얇게 형성하는 공정을 설명한다.
우선, 제 1 실시 형태에 설명한 공정에 따라서, 실리콘 기판(11)에 STI(36)를 형성하고, N웰(12, 42a, 42b), P웰(41a, 41b)을 형성하고, 그 후, 도 8에 나타내는 바와 같이, ONO막(13)을 형성한다. 또한, 본 실시 형태에서는, ONO막(13)을 구성하는 하측 실리콘 산화막(13d), 상측 실리콘 산화막(13c)과 실리콘 질화막(13b)의 두께를 각각 4㎚로 한다. 하측 실리콘 산화막(13d)은 제 1 실시 형태와 마찬가지로 열산화법에 의해 형성된다.
계속해서, 선택 트랜지스터(ST)의 게이트 절연막(17b)을 이하의 공정에 의해 형성한다.
우선, 주변 회로 영역 내의 5V용 N MOSFET 영역(35a), 5V용 P MOSFET 영역(35b) 및 5V용 저 역치 N MOSFET 영역(35c)의 ONO막(13)을, 예를 들면 반응성 이온 에칭(RIE)법과 불산을 사용하는 습식 에칭법을 사용하여 제거한다. 이 경우, 다른 영역의 ONO막(13)을 포토레지스트로 덮는다.
또한, 포토레지스트를 제거한 후에, 도 23의 (a) ~ (c)에 나타낸 바와 마찬가지로, 주변 회로 영역의 5V용 N MOSFET 영역(35a), 5V용 P MOSFET 영역(35b) 및 5V용 저 역치 N MOSFET 영역(35c)의 실리콘 기판(11)의 표면을 열산화함으로써, 게이트 절연막(38)으로서 막 두께 약 9㎚의 실리콘 산화막을 형성한다.
다음으로, 메모리 셀 어레이 영역 내의 메모리 트랜지스터 형성 영역과, 주변 회로 영역의 일부를 레지스트 패턴에 의해 덮은 상태에서, 선택 트랜지스터 형성 영역(34b)에 있는 ONO막(13)을 에칭한다.
이에 따라, 실리콘 기판(11) 표면 중, 메모리 셀 어레이 영역 내의 선택 트랜지스터 형성 영역(34b)과, 주변 회로 영역 내의 1.8V용 N MOSFET 영역(35d), 1.8V용 P MOSFET 영역(35e)이 노출된다.
계속해서, 도 31의 (a) ~ (c)에 나타내는 바와 같이, 선택 트랜지스터 영역(34b)과 주변 회로 영역의 1.8V용 N MOSFET 영역(35d)과 1.8V용 P MOSFET 영역(35e)의 실리콘 기판(11) 표면을 열산화해서 게이트 절연막(17b, 39)으로서 실리콘 산화막을 3㎚의 두께로 형성한다. 이때, 주변 회로 영역의 일부에 이미 형성된 게이트 산화막(38)의 두께는 12㎚가 된다.
그 후, 제 1 실시 형태와 동일한 공정에 따라서 메모리 디바이스를 형성한다.
이상의 공정에 의해 형성된 선택 트랜지스터(ST)의 게이트 절연막(17b)의 내압은 워드선(WL1, WL2)과 비트선(BL)의 전위차 이하가 되지만, 상기한 바와 같이 게이트 절연막(17b)에는 내압 이상의 전압은 인가되지 않는다.
(제 6 실시 형태)
도 32는 본 발명의 제 6 실시 형태에 관한 반도체 장치인 플래시 메모리의 메모리 셀을 나타내는 단면도이다. 도 32에 있어서, 도 2와 동일한 부호는 동일한 요소를 나타내고 있다.
도 32에 나타내는 메모리 셀(MC)은 n형의 메모리 트랜지스터(MT)와 n형의 선택 트랜지스터(ST)를 갖고, 선택 트랜지스터(ST)는 비트선(BL)에 접속되고, 메모리 트랜지스터(MT)는 소스선(SL)에 접속되어 있다.
메모리 트랜지스터(MT)는 실리콘 기판(11)의 P웰(72) 위에 형성된 전하 유지층인 ONO막(13)과, ONO막(13) 위에 형성된 메모리용 게이트 전극(74)과, 메모리용 게이트 전극(74)의 양측의 P웰(72) 내에 형성된 n형 소스 영역(75)과 n형 소스/드레인 영역(76)을 갖고 있다. 또한, n형 소스 영역(75)과 n형 소스/드레인 영역(76) 사이의 P웰(72)에서는, 역치 전압 조정을 위해 불순물이 주입되어 있다.
또한, 선택 트랜지스터(ST)는 P웰(72) 위에 게이트 절연막(17)을 통하여 형성된 선택용 게이트 전극(78)과, 선택용 게이트 전극(78)의 양측의 P웰(72) 내에 형성된 n형 드레인 영역(79)과 n형 소스/드레인 확산 영역(76)을 갖고 있다. 또한, 메모리 트랜지스터(MT)와 선택 트랜지스터(ST)는 공통의 n형 소스/드레인 영역(76)을 공유하고 있다.
선택용 게이트 전극(78)과 메모리용 게이트 전극(74)은 어느 쪽인가의 워드선(WL1 또는 WL2)의 일부를 구성하고, 실질적으로 평행하게 배치된다.
n형 소스 영역(75)과 n형 드레인 영역(79)은 각각 n형 저농도 불순물 확산 영역의 익스텐션 영역(75a, 79a)과, n형 고농도 불순물 확산 영역(75b, 79b)으로 구성되어 있다.
또한, n형 소스 영역(75)과 n형 드레인 영역(79)의 각각의 주위에는, P웰(72)보다 고불순물 농도의 p형 불순물 영역(75c, 79c)이 형성되어 있다. 이에 따라, n형 소스 영역(75)과 n형 드레인 영역(79)과 그 주위에 의해 형성되는 pn 접합의 불순물 농도 분포가 급준하게 변화되어, 애벌란시 브레이크다운이나 밴드간 터널링이 발생하기 쉬워진다.
메모리용 게이트 전극(74)과 선택용 게이트 전극(78)의 상층부는 실리사이드층(21a, 21b)이 형성되고, 또한 n형 소스 영역(75)과 n형 드레인 영역(79)의 각각의 표면에도 실리사이드층(21c, 21d)이 형성되어 있다. 실리사이드층으로서, 예를 들면 두께 8㎚의 코발트 실리사이드층을 형성한다. 또한, 메모리용 게이트 전극(74)과 선택용 게이트 전극(79)의 각각의 측면에는 절연성 사이드 월(20)이 형성되어 있다.
메모리 트랜지스터(MT)와 선택 트랜지스터(ST)는 층간 절연막(22)으로 덮여져 있다. 또한, 층간 절연막(22) 중 n형 소스 영역(75)과 n형 드레인 영역(79) 위에는 제 1, 제 2 콘택트홀(22a, 22b)이 형성되고, 각각 제 1 도전성 플러그(23), 제 2 도전성 플러그(24)가 매립되어 있다. n형 소스 영역(75) 위의 제 1 도전성 플러그(23)는 소스선(SL)에 접속되고, 또한 n형 드레인 영역(79) 위의 제 2 도전성 플러그(24)는 비트선(BL)에 접속되어 있다.
따라서, 메모리 트랜지스터(MT)의 기입 상태가 비트선(BL)의 기생 용량의 변동에 영향을 주는 것을 방지하고 있다.
이상과 같은 구성을 갖는 복수의 메모리 셀(MC)의 접속은 제 1 실시 형태와 동일하게 된다. 따라서, 행 방향으로 서로 이웃하는 2개의 메모리 셀(MC)에 있어서, 한쪽의 메모리 트랜지스터(MT)의 메모리용 게이트 전극(74)과 다른 쪽의 선택 트랜지스터(MT)의 선택용 게이트 전극(78)은 동일한 워드선(WL1)(또는 WL2)에 접속되고, 또한 한쪽의 선택용 게이트 전극(78)과 다른 쪽의 메모리용 게이트 전극(74)은 동일한 워드선(WL2)(또는 WL1)에 접속된다.
또한, 종횡으로 배열된 메모리 셀(MC)은 제 1 실시 형태와 동일한 관계에서 소스선(SL), 비트선(BL)에 접속된다.
이상의 것으로부터, 1개의 소스선(SL)과 1개의 워드선(WL1)(또는 WL2)을 선택했을 때에, 이들에 접속된 1개의 메모리 트랜지스터(MT)만이, 그들 소스선(SL), 워드선(WL1)(또는 WL2)의 양쪽의 전압을 동시에 받을 수 있고, 애벌란시 브레이크다운, 또는 밴드간 터널링에 의해 발생한 전자를 전하 유지층인 ONO막(13)에 주입할 수 있다.
다음으로, 메모리 셀(MC)의 기입, 판독, 소거의 방법을 설명한다. 기입, 판독, 소거할 때에 각 부에 인가하는 전압값의 예를 표 3에 나타낸다.
표 3에서는, 선택 트랜지스터(선택 TR)에 워드선(WL1)을, 메모리 트랜지스터(메모리 TR)에 워드선(WL2)을 접속했을 경우를 나타내고 있다. 또한, 표 3에 괄호로 나타내는 값은 비선택선의 전압을 나타내고 있다.
[표 3]
Figure 112010060548862-pct00003
우선, 메모리 셀(MC)에 대한 기입 시에는, 워드선(WL1)을 지나서 메모리용 게이트 전극(74)에 5V의 전압을 인가하는 동시에, 소스선(SL)에 5V의 전압을 인가한다. 이 경우, 비트선(BL) 및 P웰(72)의 각 전압을 0V로 한다.
이에 따라 n형 소스 영역(75)과 P웰(72)의 pn 접합부에서 애벌란시 브레이크다운에 의해 발생한 전자가 ONO막(13)의 실리콘 질화막(13b)에 주입된다. 이 결과, 메모리 트랜지스터(MT)의 역치가 플러스의 값이 된다.
이때, 선택용 게이트 전극(78), 비트선(BL)의 전압은 각각 0V이며, 선택 트랜지스터(ST)의 채널 영역에는 전류는 흐르지 않는다. 또한, 선택되지 않은 메모리 셀에 접속되는 소스선(SL)의 전압은 0V이며, 애벌란시 브레이크다운에 의한 전자는 발생하지 않는다.
메모리 셀(MC)에 대한 판독은 워드선(WL2)을 통하여 선택용 게이트 전극(78)에 1.8V의 전압을 인가하는 동시에, 비트선(BL)에도 1.8V의 전압을 인가한다. 이 경우, 메모리용 게이트 전극(74), 비트선(BL) 및 P웰(72)의 각 전압을 0V로 한다.
이에 따라 선택된 메모리 셀(MC)에 있어서, 선택용 게이트 전극(78)의 하방에 채널이 형성되고, 또한 n형 드레인 영역(79)과 n형 소스 영역(75) 사이에 전위차가 생긴다.
메모리 트랜지스터(MT)의 ONO막(13) 중에 전자가 유지되고 있을 경우에는, 그 전자에 의해 메모리용 게이트 전극(74)의 하방에 채널이 형성되지 않는다. 이에 따라, n형 소스 영역(75)으로부터 n형 드레인 영역(79)으로 전류가 흐르지 않는다.
한편, ONO막(13)에 전자가 유지되고 있지 않은 상태, 즉 소거 상태이면, 0V의 전위인 메모리용 게이트 전극(74)의 하방에는 채널이 형성된다. 이에 따라, n형 소스 영역(75)으로부터 n형 드레인 영역(79)으로 전류가 흐른다.
이상과 같은 전류의 흐름의 차이는 도 1의 센스 앰프(6)에 의해 검출되고, 데이터로서 판독된다.
메모리 셀(MC)의 데이터를 소거할 경우에는, 워드선(WL1, WL2)을 통하여 선택용 게이트 전극(78)과 메모리용 게이트 전극(74)에 -5V의 전압을 인가하는 동시에, 소스선(SL)에 5V의 전압을 인가하고, 비트선(BL)을 0V로 설정한다. 또한, P웰(72)의 전압을 0V로 한다.
이에 따라, n형 소스 영역(75)에서는 밴드간 터널링 현상에 의해 발생한 핫 홀(hot hole)이 메모리 트랜지스터(MT)의 ONO막(13)에 주입되고, 메모리 트랜지스터(MT)의 역치는 마이너스의 값이 된다.
다음으로, 상기의 메모리 셀 어레이의 제조 방법에 관하여 설명한다. 또한, 메모리 셀(MC)에 접속되는 배선은 제 1 실시 형태에서 참조한 도 4의 (a) ~ 도 4의 (j)에 나타내는 공정에 의해 형성되므로, 이하의 설명에서는, 벌크의 제조 공정을 주로 설명한다.
도 33 ~ 도 38의 각 (a)는 본 발명의 제 6 실시 형태에 관한 반도체 장치의 제조 공정을 나타내는 단면도이고, 메모리 셀 어레이 영역의 워드선의 연장 방향의 부분 단면도이다. 도 33 ~ 도 38의 각 (b)는 그 반도체 장치의 제조 공정 중 비트선 또는 소스선의 연장 방향의 부분 단면도이다. 도 32 ~ 도 38의 각 (c)는 그 반도체 장치의 제조 공정 중 주변 회로부의 부분 단면도이다.
다음으로, 도 33의 (a) ~ (c)에 나타내는 구조를 형성할 때까지의 공정을 설명한다.
우선, 제 1 실시 형태와 동일한 방법에 의해, 실리콘 기판(11)에 STI(36)를 형성하고, 그 후, 실리콘 기판(11)의 표면에 희생 산화막(37)을 형성한다. 실리콘 기판(11)은 p형으로 한다.
그 후, 실리콘 기판(11)의 주변 회로 영역을 포토레지스트로 덮는 동시에, 메모리 셀 어레이 영역을 노출시킨다. 그리고, 메모리 셀 어레이 영역에 소정의 조건으로 n형 불순물을 이온 주입함으로써, STI(36)보다 깊은 영역에 매립 N웰(71)을 형성한다.
또한, 소정의 조건으로, p형 불순물을 이온 주입함으로써, 매립 N웰(71)보다 얕은 영역에 플래시용의 P웰(72)을 형성한다. P웰(72)과 매립 N웰(71)과 그 아래의 p형 실리콘 기판(11)에 의해 트리플 웰이 구성된다.
실리콘 기판(11)의 주변 회로 영역에는, 제 1 실시 형태와 마찬가지로, P웰(41a, 41b)과 N웰(42a, 42b)을 형성한다.
또한, 매립 N웰(71)과 P웰(72)의 주위는 도시하지 않은 N웰로 둘러싸인다.
이 후, 메모리 셀 어레이 영역의 P웰(72)과, 주변 회로 영역의 P웰(41a, 41b), N웰(42a, 42b) 등에 역치 조정을 위해 n형 또는 p형의 불순물 이온이 주입된다.
다음으로, 불산 용액에 의해 희생 산화막(37)을 제거한 후에, 도 8의 (a) ~ (c)에 나타낸 바와 마찬가지로, 실리콘 기판(11) 위에 ONO막(13)을 형성한다. ONO막(13)은 도 32에 나타낸 3층 구조를 갖고 있다.
다음으로, 도 34의 (a) ~ (c)에 나타내는 바와 같이, 제 1 실시 형태에 나타낸 방법에 따라서, 선택 트랜지스터 영역(34b)의 실리콘 기판(11) 표면이 두께 7㎚의 두께의 실리콘 산화막으로 이루어지는 게이트 절연막(17)을 형성한다.
또한, 5V용 N MOSFET 영역(35a), 5V용 P MOSFET 영역(35b) 및 5V용 저 역치 N MOSFET 영역(35c)의 실리콘 기판(11) 표면에, 두께 12㎚의 실리콘 산화막으로 이루어지는 게이트 절연막(38)을 형성하고, 또한 1.8V용 N MOSFET 영역(35d), 1.8V용 P MOSFET 영역(35e)의 실리콘 기판(11) 표면에 두께 3㎚의 실리콘 산화막으로 이루어지는 게이트 절연막(39)을 형성한다.
다음으로, 도 35의 (a) ~ (c)에 나타내는 구조를 형성할 때까지의 공정을 설명한다.
우선, 제 1 실시 형태와 동일한 방법에 의해, 메모리 셀 어레이 영역에 있어서, 행 방향으로 연장하는 복수 개의 워드선(WL1, WL2)을 형성한다. 워드선(WL1, WL2)의 일부는 도 32에 나타낸 선택용 게이트 전극(78)과 메모리용 게이트 전극(74)이 된다. 워드선(WL1, WL2)은 메모리 트랜지스터 형성 영역에서는, 도 19c의 평면도에 나타내는 바와 같이, 워드선이 ONO막(13)에 겹친 상태가 된다.
또한, 제 1 실시 형태와 동일한 방법에 의해, 주변 회로 영역 중 5V용 N MOSFET 영역(35a), 5V용 P MOSFET 영역(35b), 5V용 저 역치 N MOSFET 영역(35c), 1.8V용 N MOSFET 영역(35d) 및 1.8V용 P MOSFET 영역(35e)의 각각에, 게이트 전극(51g, 52g, 53g, 54g, 55g), 그 외의 배선을 형성한다.
계속해서, 제 1 실시 형태와 동일한 방법에 의해 주변 회로 영역의 P웰(41a, 41b)과 5V용 저 역치 N MOSFET 영역(35c)에 n형 익스텐션 영역(51a, 51b, 53a, 53b, 54a, 54b)을 형성한다. 또한, 주변 회로 영역의 N웰(42a, 42b)에 p형 익스텐션 영역(52a, 52b, 55a, 55b)을 형성한다.
다음으로, 주변 회로 영역을 포토레지스트(50)로 덮는 동시에, 메모리 셀 어레이 영역을 노출시킨다.
그리고, 워드선(WL1, WL2)을 마스크로 하여 ONO막(13) 중 상측 실리콘 산화막(13c)과 실리콘 질화막(13b)을 반응성 이온 에칭(RIE)법에 의해 제거하고, 하측 실리콘 산화막(13d)을 그대로 남긴다. 이에 따라, 도 35의 (b)에 나타내는 바와 같이, 메모리용 게이트 전극(74)하에 남겨진 ONO막(13)은 전하 축적 절연층이 된다.
이 후, 워드선(WL1, WL2)을 마스크로 사용하여, 메모리 셀 어레이 영역에 p형 불순물을 이온 주입한다. 이 경우의 이온 종(種)으로서, 비소 이온을 사용하고, 이온 주입 에너지를 20Kev로 하고, 도스량을 6×1014/㎝2로 한다.
이에 따라, 워드선(WL1, WL2) 하방의 양측에는, 도 32에 나타낸 n형 익스텐션 영역(75a, 79a)과 n형 소스/드레인 영역(76)이 형성된다. 그 후, 포토레지스트(50)를 제거한다.
다음으로, 도 36의 (a) ~ (c)에 나타내는 구조를 형성할 때까지의 공정을 설명한다.
우선, 레지스트 패턴(50a)을 형성하여 메모리 셀 어레이 영역의 n형 익스텐션 영역(75a, 79a)을 노출하는 한편, n형 소스/드레인 영역(76) 및 그 외의 영역을 덮는다. 레지스트 패턴(50a)은 포토레지스트를 실리콘 기판(11)의 전체 면에 도포하고 워드선(WL1, WL2) 등을 덮은 후에, 이를 노광, 현상함으로써 형성된다.
계속해서, 레지스트 패턴(50a)에 덮여지지 않은 n형 익스텐션 영역(75a, 79a)에, 붕소 이온을 가속 에너지 20keV, 도스량 1×1013/㎝2의 조건으로 이온 주입함으로써, n형 익스텐션 영역(75a, 79a)하에 p형 불순물 확산 영역(75c, 79c)을 형성한다.
그 후, 제 1 실시 형태와 동일한 방법에 의해, 워드선(WL1, WL2), 게이트 전극(51g, 52g, 53g, 54g, 55g)의 측벽에 사이드 월(20)을 형성한다. 여기에서, 선택용 게이트 전극(78)과 메모리용 게이트 전극(74) 사이는 사이드 월(20)이 매립된 상태가 된다.
다음으로, 도 37의 (a) ~ (c)에 나타내는 구조를 형성할 때까지의 공정을 설명한다.
우선, 메모리 셀 어레이 영역의 워드선(WL1, WL2) 및 사이드 월(20)을 마스크로 사용하여, P웰(72)에 n형 불순물로서 비소를 이온 주입한다. 이에 따라, 활성 영역(34)에서는, 인접하는 2개의 선택 트랜지스터(ST)에서 공용하는 n형 드레인 영역(79)의 n형 고농도 불순물 확산 영역(79b)이 형성되고, 이와 동시에, 인접하는 2개의 메모리 트랜지스터(MT)에서 공용하는 n형 소스 영역(75)의 n형 고농도 불순물 확산 영역(75b)이 형성된다.
또한, 주변 회로 영역의 P웰(41a, 41b)에서는, 게이트 전극(51g, 53g, 54g) 및 사이드 월(20)을 마스크로 하여 n형 불순물로서 비소를 이온 주입하고, 이에 따라 소스/드레인 영역이 되는 n형 고농도 불순물 확산 영역(51c, 51d, 53c, 53d, 54c, 54d)을 형성한다.
그 후, 주변 회로 영역의 N웰(42a, 42b)에서는, 게이트 전극(52g, 55g)의 양측에 소스/드레인 영역의 p형 고농도 불순물 확산 영역(52c, 52d, 55c, 55d)이 형성된다.
이상과 같은 n형 불순물과 p형 불순물의 이온 주입할 때에는, 이온 주입을 하지 않는 영역을 포토레지스트에 의해 덮는다.
또한, 이상과 같이 이온 주입된 불순물은 어닐에 의해 활성화된다.
다음으로, 도 38의 (a) ~ (c)에 나타내는 바와 같이, 제 1 실시 형태와 동일한 공정에 의해, 워드선(WL1, WL2), 게이트 전극(51g, 52g, 53g, 54g, 55g)의 상면에 실리사이드층(21a, 21b, 21e ~ 21i)을 형성하고, 이와 동시에, n형 고농도 불순물 확산 영역(75b, 79b, 51c, 51d, 53c, 53d, 54c, 54d)과 p형 고농도 불순물 확산 영역(52c, 52d, 55c, 55d)의 상면에 있어서도 실리사이드층(21c, 21d, 21j, 21k, 21m, 21n, 21p)을 형성한다.
이상에 의해, 메모리 셀 어레이 영역 중 스트라이프 형상의 활성 영역의 각각에는, 선택 트랜지스터(ST) 및 메모리 트랜지스터(MT)의 방향을 교대로 변경한 메모리 셀(MC)이 복수 형성된다. 따라서, 워드선(WL1, WL2)의 길이 방향을 따라 인접하는 2개의 메모리 셀(MC)을 비교하면, 선택 트랜지스터(ST)와 메모리 트랜지스터(MT)의 방향이 반대 방향이 된다.
이 경우, 선택 트랜지스터(ST) 및 메모리 트랜지스터(MT)는 N MOSEFET형이 된다. 한편, 주변 회로 영역의 P웰(41a, 41b) 등에는 N MOSFET(t6, t8, t9)이 형성되고, 또한 N웰(42a, 42b)에는 P MOSFET(t7, t10)이 형성된다.
이상에 의해, 벌크 프로세스가 완료한다. 이 후, 제 1 실시 형태와 동일한 방법에 의해 도전성 플러그, 비어, 배선 등의 배선층이 형성된다.
(제 7 실시 형태)
도 39는 본 발명의 제 7 실시 형태에 관한 반도체 장치를 구성하는 메모리 셀 어레이의 회로도이다. 또한, 도 40의 (a), (b)는 그 메모리 셀 어레이를 구성하는 메모리 셀을 나타내는 단면도이다.
도 40의 (a), (b)에 있어서, 메모리 셀은 제 6 실시 형태에 나타낸 n채널형의 메모리 트랜지스터(MT) 및 선택 트랜지스터(ST)에 의해 구성되어 있다. 도 40에 있어서, 도 32와 동일한 부호는 동일한 요소를 나타내고 있다.
다음으로, 메모리 셀의 FN 기입 방법을 설명한다.
도 39에 있어서 파선의 타원으로 둘러싸인 메모리 셀은 기입되는 메모리 셀(MC1)이며, 또한 일점 쇄선의 타원으로 둘러싸인 메모리 셀은 기입되지 않은 메모리 셀(MC0)이다.
지정한 메모리 셀(MC1)에 FN 기입을 할 경우에는, 비트선(BL), 소스선(SL), 워드선(WL1, WL2) 및 P웰(72)에 도 39, 도 40의 (a)에 나타내는 값의 전압을 인가한다.
기입이 지정된 메모리 셀(MC1)에 있어서, 도 40의 (a)에 나타내는 바와 같이, P웰(72)에 -5V를 인가한 상태에서, 메모리용 게이트 전극(74)에 접속된 워드선(WL1)에는 +5V를 인가하고, 또한 소스선(SL)에는 -5V를 인가하고, 비트선에도 -5V를 인가한다. 또한, 기입이 지정되지 않은 메모리 셀(MC0)에 접속되는 소스선(SL)을 전압 0V로 설정한다.
따라서, 선택된 메모리 트랜지스터(MT)의 채널과 워드선(WL1)의 전위차는 10V가 된다. 이에 따라, ONO막(13)에 전자가 FN 주입되어, 기입이 행해진다.
이 경우, 도 40의 (b)에 나타내는 바와 같이, 동일한 워드선(WL1)에 접속된 비선택의 메모리 셀(MC0)의 메모리용 게이트 전극(74)에도 +5V가 인가된다. 그러나, 비선택의 메모리 셀(MC0)에 있어서, 소스선(SL)의 전압을 0V로 하고 있으므로, 메모리용 게이트 전극(74)의 하방의 채널의 전압은, n형 소스 영역(75)을 통하여 0V가 되고, 메모리용 게이트 전극(74)과 채널 사이의 전위차는 5V가 된다. 이에 따라, 비선택의 메모리 셀(MC0)에 있어서의 FN 기입은 회피된다.
이상의 것으로부터, 도 39에 나타내는 바와 같은 회로를 채용함으로써, 선택 트랜지스터(ST)를 메모리 트랜지스터(MT)보다 비트선(BL) 측에 배치하는 회로 구성을 채용해도 FN 기입이 가능해진다.
(제 8 실시 형태)
도 41은 본 발명의 제 8 실시 형태에 관한 반도체 장치를 구성하는 메모리 셀 어레이의 회로도이다.
이하에, 도 41에 나타내는 본 실시 형태에 관한 플래시 메모리의 비트 소거 방법에 관하여 설명한다. 비트 소거란, 임의인 메모리 셀을 개별로 소거하는 것이다. 바꾸어 말하면, 선택한 메모리 셀에 한정해서 데이터를 개서할 수 있다는 것이다.
도 41에 나타내는 메모리 셀(MC)로서, 도 2에 나타낸 p채널형인 메모리 트랜지스터와 선택 트랜지스터를 갖는 메모리 셀을 사용할 경우에 관하여 설명한다.
우선, 1개의 메모리 셀(MCd)을 소거할 경우에는, 비트선(BL), 소스선(SL), 워드선, N웰(12)에 표 4에 나타내는 값의 전압을 인가한다. 또한, 표 4에 괄호에 의해 나타낸 값은 비선택선의 전압을 나타낸다.
[표 4]
Figure 112010060548862-pct00004
소거가 지정된 메모리 셀(MCd)에 있어서, 도 2에 나타내는 N웰(12)을 0V로 설정한 상태에서, 워드선(WL1)에 접속된 메모리용 게이트 전극(14)에 -10V를 인가하고, 또한 소스선(SL)(23), 비트선(BL)(24)을 함께 0V로 설정한다.
따라서, 선택된 메모리 트랜지스터(MT)의 채널 영역과 워드선(WL1)의 전위차는 -10V가 된다. 이에 따라, 전자가 ONO막(13)으로부터 채널 측으로 터널하고, 메모리 셀(MCd)의 데이터가 소거된다.
이 경우, 동일한 워드선(WL1)에 접속된 비선택의 메모리 셀(MC)의 메모리용 게이트 전극(14)에도 -10V가 인가되지만, 그 메모리 트랜지스터(MT)에 접속되는 소스선(SL)의 전압을 -5V로 하고 있으므로, 메모리용 게이트 전극(14) 하방의 채널은 p형 소스 영역(15)을 통하여 -5V이며, 메모리용 게이트 전극(14)과 채널 사이의 전위차는 5V로 작아진다. 이에 따라, 비선택의 메모리 셀(MC)에 있어서의 데이터의 소거는 회피된다.
다음으로, 도 41에 나타내는 메모리 셀(MC)로서, 도 32에 나타낸 n채널형인 메모리 셀과 선택 트랜지스터를 갖는 메모리 셀을 사용할 경우의 비트 소거에 관하여 설명한다.
1개의 메모리 셀(MCd)을 소거할 경우에는, 비트선(BL), 소스선(SL), 워드선(WL1, WL2), N웰(12)의 각각에, 표 5에 나타내는 값의 전압을 인가한다. 또한, 표 5에 괄호에 의해 나타낸 값은 비선택선의 전압을 나타낸다.
[표 5]
Figure 112010060548862-pct00005
소거가 지정된 메모리 셀(MCd)에 있어서, 도 32에 나타내는 P웰(72)을 0V로 설정한 상태에서, 워드선(WL1)의 메모리용 게이트 전극(74)에 -5V를 인가하고, 또한 소스선(SL)에 5V를 인가하는 동시에, 비트선(BL)을 0V로 설정한다.
이에 따라, n형 소스 영역(75)과 P웰(72)의 pn접합부에서 밴드간 터널링에 의해 발생한 핫 홀이 ONO막(13)의 실리콘 질화막(13b)에 주입되고, 메모리 트랜지스터(MT)의 역치가 마이너스의 값이 된다. 이 결과, 메모리 셀(MCd)의 데이터가 소거된다.
이 경우, 동일한 워드선(WL1)에 접속된 비선택의 메모리 셀(MC)의 메모리용 게이트 전극(74)에도 -5V가 인가되지만, 그 메모리 트랜지스터(MT)에 접속되는 소스선(SL)의 전압을 0V로 하면, 핫 홀은 발생하지 않는다. 이에 따라, 비선택의 메모리 셀(MC)에 있어서의 데이터의 소거는 회피된다.
이상의 것으로부터, 도 41에 나타내는 바와 같이, 메모리 셀(MC)의 선택 트랜지스터(ST)의 드레인 영역을 직접적으로 비트선(BL)에 접속할 경우여도, 메모리 셀(MC)의 데이터를 개별로 소거하는 것이 가능하다.
(제 9 실시 형태)
도 42는 본 발명의 제 9 실시 형태에 관한 반도체 장치를 구성하는 메모리 셀 어레이의 회로도이다. 도 42에 있어서, 도 1과 동일한 부호는 동일한 요소를 나타내고 있다.
도 42에 있어서, 메모리 셀(MC)은 종횡으로 복수 배치되고, 예를 들면 행 방향으로 n개, 열 방향으로 m개로 배치되어 있다.
각각의 메모리 셀(MC)은 메모리 트랜지스터(MT)와 선택 트랜지스터(ST)를 갖고, 제 1 ~ 제 6 실시 형태 중 어느 하나에 나타낸 구조를 갖고 있다. 또한, 이하의 설명에서는, 도 2에 나타낸 구조를 포함하는 메모리 셀(MC)을 예로 들어서 설명한다.
도 42에 있어서, 비트선(BL), 소스선(SL)은 워드선(WL1, WL2)과 교차하는 방향으로 연장하고 있다. 또한, 메모리 셀(MC)은 비트선(BL), 소스선(SL)과 동일한 방향으로 연장하는 스트라이프 형상의 복수의 활성 영역에 각각 복수 형성되어 있다.
또한, 워드선(WL2)은 후술하는 바와 같이, 선택 트랜지스터(ST)에만 접속되므로, 이하에 선택선(SGL)으로 한다.
활성 영역 내에서 인접하는 2개의 메모리 셀(MC)은 메모리 트랜지스터(MT)와 선택 트랜지스터(ST)의 위치를 반대로 하여 배치되고, 직렬로 접속되어 있다. 따라서, 인접하는 복수의 메모리 셀(MC)은 소스 영역(15)이나 드레인 영역(19)의 적어도 한쪽을 공유하고 있다.
한편, 워드선(WL1), 선택선(SGL)의 길이 방향으로 서로 이웃하는 메모리 셀(MC)은 메모리 트랜지스터(MT)와 선택 트랜지스터(ST)를 각각 동일한 방향으로 하여 배치되어 있다. 이 배치는 도 1에 나타내는 메모리 셀 어레이와는 다르다.
워드선(WL1), 선택선(SGL)의 연재 방향으로 나열하는 복수의 메모리 셀(MC)에 있어서, 각 메모리용 게이트 전극(14)은 동일한 워드선(WL1)에 접속되고, 또한 각 선택 트랜지스터(ST)의 선택용 게이트 전극(18)은 동일한 선택선(SGL)에 접속된다.
메모리 셀(MC)의 소스 영역(15)은 워드선(WL1)에 대하여 경사진 방향으로 인접하는 다른 메모리 셀(MC)의 소스 영역(15)의 1개에 전기적으로 접속되어 있다. 또한, 각 메모리 셀(MC)의 드레인 영역(19)은 워드선(WL1)에 대하여 경사진 방향으로 인접하는 다른 메모리 셀(MC)의 드레인 영역(19)의 1개에 접속되어 있다.
각 활성 영역에 형성된 복수의 공통된 소스 영역(15)은 1개 걸러 1개의 소스선(SL)에 접속되고, 나머지의 공통된 소스 영역(15)은 다른 소스선(SL)에 접속되어 있다.
또한, 각 활성 영역(34)에 있어서, 공통된 드레인 영역(19)은 1개 걸러 1개의 비트선(BL)에 접속되고, 나머지의 공통된 드레인 영역(19)은 다른 비트선(BL)에 접속된다.
또한, 도 42에 나타내는 회로는 EEPROM의 메모리 셀 어레이에 적용할 수 있다. 그 소자 구조에 대해서는 다음의 실시 형태에서 설명한다.
이상과 같은 구성에 의하면, 워드선(WL1)을 따라 나열하는 메모리 셀(MC)의 각각의 메모리 트랜지스터(MT)와 선택 트랜지스터(ST)의 방향을 동일하게 하는 구조에 있어서도, 그들 메모리 트랜지스터(MT)의 소스 영역(15)을 다른 소스선(SL)에 접속하고, 선택 트랜지스터(ST)의 드레인 영역(19)을 다른 비트선(BL)에 접속할 수 있다.
이에 따라, 1개의 워드선(WL1)과 1개의 소스선(SL)을 선택함으로써, 1개의 메모리 트랜지스터(MT)를 선택하여 기입할 수 있다. 또한, 판독, 소거에 관해서는 제 1 ~ 제 8 실시 형태와 마찬가지로 행할 수 있다.
그러한 구성에 의해, 선택 트랜지스터(ST)의 기입 상태에 의한 비트선(BL)의 기생 용량에의 영향을 방지할 수 있다.
(제 10 실시 형태)
도 43은 본 발명의 제 10 실시 형태에 관한 반도체 장치인 EEPROM을 구성하는 메모리 셀을 나타내는 단면도이다.
메모리 셀(MC)은 메모리 트랜지스터(MT)와 선택 트랜지스터(ST)를 직렬로 접속한 구조를 갖고 있다.
메모리 트랜지스터(MT)는, 실리콘 기판(81)의 N웰(82) 위에 형성된 게이트 절연막(83a)과, 게이트 절연막(83a) 위에 전하 축적층으로서 형성된 플로팅 게이트 전극(84)과, 플로팅 게이트 전극(84) 위에 ONO막(86)을 통하여 형성된 컨트롤 게이트 전극(88)과, 플로팅 게이트 전극(84)의 양측의 N웰(82) 내에 형성된 p형 소스 영역(91)과 p형 소스/드레인 영역(92)을 갖고 있다. p형 소스 영역(91)은 플로팅 게이트 전극(84)하에 연장하는 영역에 형성되는 p형 익스텐션 영역(91a)과 p형 고농도 불순물 확산 영역(91b)으로 구성되어 있다.
또한, 선택 트랜지스터(ST)는, N웰(82) 위에 게이트 절연막(83b)을 통하여 형성된 선택용 게이트 전극(85)과, 선택용 게이트 전극(85)의 양측의 N웰(82) 내에 형성된 p형 소스/드레인 영역(92)과 p형 드레인 영역(93)을 갖고 있다. p형 드레인 영역(93)은 선택용 게이트 전극(85)하에 연장하는 영역에 형성되는 p형 익스텐션 영역(93a)과 p형 고농도 확산 영역(93b)으로 구성되어 있다. 선택용 게이트 전극(85) 위에는, ONO막(87)을 통하여 도전성 폴리실리콘막(89)이 형성되어 있다.
선택용 트랜지스터(ST)와 메모리 트랜지스터(MT)는, p형 소스/드레인 영역(92)을 공유하고 있다.
또한, 컨트롤 게이트 전극(88), 도전성 폴리실리콘막(89)의 상층부에는 각각 실리사이드층(94a, 94b)이 형성되어 있다. 또한, p형 소스 영역(91), p형 드레인 영역(93)의 각각의 위에도 실리사이드층(94c, 94d)이 형성되어 있다.
2개의 ONO막(86, 87)은 동일 층으로 형성되고, 각각 두께 4㎚의 하측 실리콘 산화막(86a, 87a), 두께 5㎚의 실리콘 질화막(86b, 87b) 및 두께 4㎚의 상측 실리콘 산화막(86c, 87c)을 순서대로 형성해서 구성되어 있다.
또한, 게이트 절연막(83a, 83b)의 막 두께는 예를 들면 10㎚이다.
메모리 트랜지스터(MT)와 선택 트랜지스터(ST) 위에는 제 1 층간 절연막(95)이 형성되어 있다. 또한, 제 1 층간 절연막(95) 중 p형 소스 영역(91), p형 드레인 영역(93) 위에는 각각 제 1, 제 2 콘택트홀(95a, 95b)이 형성되고, 그들 중에는 제 1 도전성 콘택트 플러그(96), 제 2 도전성 콘택트 플러그(97)가 각각 매립되어 있다.
p형 소스 영역(91) 위의 제 1 도전성 플러그(96)는 소스선(SL)에 접속되고, 또한 p형 드레인 영역(93) 위의 제 2 도전성 플러그(97)는 비트선(BL)에 접속된다. 이에 따라, 선택 트랜지스터(ST)의 기입 상태의 차이가 비트선(BL)의 기생 용량에 영향을 주는 것이 방지된다.
또한, 컨트롤 게이트 전극(88)과 선택용 게이트 전극(85)은 각각 다른 워드선(WL1), 선택선(SGL)에 접속되어 있다.
또한, 선택 트랜지스터(ST)의 게이트 절연막(83b)의 두께를 제 2, 제 5 실시 형태와 같이 얇게 해도 된다. 또한, p형 소스/드레인 영역(92)의 불순물 농도를 제 4 실시 형태와 같이, p형 익스텐션 영역(91a, 93a)보다 저 농도로 해도 된다. 또한, 제 3 실시 형태와 같이, p형 고농도 불순물 확산 영역(91b, 93b)하에 반대 도전형, 즉 n형 불순물 확산 영역을 형성해도 된다. 또한, 제 6 실시 형태와 같이, 상기의 메모리 트랜지스터(MT)와 선택 트랜지스터(ST)가 n형 트랜지스터여도 된다.
이상과 같은 구성을 갖는 메모리 셀(MC)은 예를 들면 도 1, 도 42에 나타낸 메모리 셀 어레이에 적용된다.
예를 들면, 도 42에 나타내는 바와 같이, 메모리 셀(MC)을 비트선(BL), 소스선(SL)을 따라 인접시킬 경우에, 각 메모리 셀(MC)에서의 메모리 트랜지스터(MT)와 선택 트랜지스터(SL)의 배치를 교대로 반대 방향으로 하는 한편으로, 워드선(WL1)을 따라 인접하는 각 메모리 셀(MC)의 방향을 동일하게 해도 된다.
그들 메모리 셀(MC)은 도 42와 마찬가지로, 소스선(SL), 비트선(BL), 워드선(WL1), 선택선(SGL)에 접속된다.
기입, 판독, 소거로서, 예를 들면 상기의 제 1 ~ 제 8 실시 형태의 방법을 채용해도 된다. 단, 소스선(SL), 비트선(BL), 워드선(WL1), 선택선(SGL)에 각각 인가하는 전압은 EEPROM에 맞춘 값으로 한다.
다음으로, 도 43에 나타낸 구조의 메모리 셀을 도 42에 나타내는 회로에 적용할 경우의 반도체 장치의 형성 공정에 대해서, 도 44a ~ 도 44q를 참조하여 이하에 설명한다. 또한, 도 44a ~ 도 44q에 나타내는 회로는 도 42에 있어서 일점 쇄선으로 둘러싼 범위를 나타내고 있다.
우선, 도 44a에 나타내는 바와 같이, 실리콘 기판(81)의 소자 분리 영역에 STI(98)를 형성한다. 소자 분리 영역은 복수의 스트라이프 형상의 활성 영역(99)을 끼우는 영역에 배치된다.
STI(98)는 예를 들면, 제 1 실시 형태의 STI(36)와 동일한 방법에 의해 형성된다. 또한, 제 1 실시 형태와 동일한 방법에 의해, 실리콘 기판(81)의 활성 영역(99)에 n형 불순물을 유입해서 N웰(82)을 형성한다.
그 후, 실리콘 기판(81)의 활성 영역(99)을 열산화해서, 예를 들면 두께 10㎚의 게이트 절연막(83)을 형성한다. 게이트 절연막(83)은 도 43에 나타내는 게이트 절연막(83a, 83b)으로서 사용된다.
다음으로, 게이트 절연막(83) 위에 제 1 폴리실리콘막(101)을 소정의 두께로 형성한다.
계속해서, 도 44b에 나타내는 바와 같이, 제 1 폴리실리콘막(101)을 포토리소그래피법에 의해 패터닝함으로써, 플로팅 게이트 전극(84)을 형성하는 영역의 측방의 STI(98) 위에 개구부(102)를 형성한다.
다음으로, 도 44c에 나타내는 구조를 형성할 때까지의 공정을 설명한다.
우선, 제 1 폴리실리콘막(101) 위에 ONO막을 형성한다. ONO막의 형성 공정은 제 1 폴리실리콘막(101)을 열산화해서 하측 실리콘 산화막을, 예를 들면 6㎚의 두께로 형성하고, 이어서, CVD법에 의해 실리콘 질화막을 형성하고, 또한 실리콘 질화막의 표면을 열산화함으로써 상측 실리콘 산화막을, 예를 들면 4㎚의 두께로 형성하는 공정으로 이루어진다. 여기에서, 최종적인 실리콘 질화막을, 예를 들면 5㎚로 한다.
또한, ONO막 위에 제 2 폴리실리콘막을 형성한다. 그 후, 포토리소그래피법에 의해, 동일한 마스크를 사용해서 제 2 폴리실리콘막으로부터 제 1 폴리실리콘막(101)까지의 각 층을 패터닝하여 행 방향으로 긴 스트라이프 형상의 워드선(WL1), 선택선(SGL)을 형성한다.
워드선(WL1)은 제 2 폴리실리콘막으로 구성되고, STI(98) 위의 개구부(102)의 상방을 지나서 스트라이프 형상으로 형성된다. 또한, 워드선(WL1)하의 활성 영역(99)에서는, 제 1 폴리실리콘막(101)으로 구성되는 플로팅 게이트 전극(84)이 형성된다. 플로팅 게이트 전극(84)은 STI(98) 위의 개구부(102)에 의해 분리되고, 활성 영역(99) 위에 고립한 형상이 된다.
워드선(WL1)은 플로팅 게이트 전극(84) 위에서는, 도 43에 나타낸 메모리 트랜지스터(MT)의 컨트롤 게이트 전극(88)이 되어 있다. 또한, 제 1 폴리실리콘막(101) 위에 형성된 ONO막은 도 43에 나타내는 컨트롤 게이트 전극(88)과 플로팅 게이트 전극(84) 사이의 ONO막(86)이 된다.
또한, 도 44c ~ 44q에서는, 플로팅 게이트 전극(84)의 위치를 도트(dot) 모양으로 나타낸다.
선택선(SGL)은 제 1 폴리실리콘막(101)으로 구성되어, 복수의 워드선(WL1) 사이에 간격을 두고 2개씩 형성된다. 또한, 선택선(SGL)의 일부는 활성 영역(99)에 있어서 도 43에 나타내는 선택용 게이트 전극(85)을 구성한다.
또한, 제 1 폴리실리콘막(101) 위에 형성된 ONO막, 제 2 폴리실리콘막은 선택선(SGL)과 동일한 평면 형상으로 남겨져, 도 43에 나타내는 ONO막(87), 폴리실리콘막(89)이 된다.
다음으로, 워드선(WL1), 선택선(SGL)을 마스크로 이용하여, 각 활성 영역(99)에 p형 불순물을 이온 주입함으로써 익스텐션 영역(91a, 93a)을 형성하고, 또한 워드선(WL1), 선택선(SGL)의 측면에 사이드 월(90)을 형성하고, 그 후에 워드선(WL1), 선택선(SGL) 및 사이드 월(90)을 마스크로 하여 p형 불순물을 이온 주입해서 p형 소스 영역(91)과 p형 드레인 영역(93)을 형성한다. 계속해서, 워드선(WL1), 제 2 폴리실리콘막(89), p형 소스 영역(91) 및 p형 드레인 영역(93) 위에 실리사이드층(94a ~ 94d)을 형성한다. 그들 공정은 예를 들면, 제 1 ~ 제 7 실시 형태를 따른다.
또한, 도 44c에 있어서, 사이드 월(90)은 생략되어 있다.
이상과 같은 공정에 의해, 도 43에 나타낸 메모리 트랜지스터(MT)와 선택 트랜지스터(ST)를 구비한 메모리 셀(MC)이 형성된다. 이 경우, 도 44c에 나타내는 바와 같이, 워드선(WL1)을 따라 서로 이웃하는 각 메모리 트랜지스터(MT)의 컨트롤 게이트 전극(88)끼리는 워드선(WL1)을 통하여 서로 접속된다. 또한, 선택선(SGL)을 따라 서로 이웃하는 각 선택 트랜지스터(ST)의 선택용 게이트 전극(85)끼리는 선택선(SGL)을 통하여 서로 접속된다.
활성 영역(99)을 따라 서로 이웃하는 메모리 셀(MC)의 방향은 교대로 반대 방향에 배치되고, 이에 따라 2개의 메모리 트랜지스터(MT)는 p형 소스 영역(91)을 공유하여 서로 접속된다. 또한, 활성 영역(99)을 따라 서로 이웃하는 2개의 선택 트랜지스터(ST)는 p형 드레인 영역(93)을 공유하여 서로 접속된다.
다음으로, 워드선(WL1), 선택선(SGL), 메모리 트랜지스터(MT) 및 선택 트랜지스터(MT) 위에 제 1 층간 절연막(95)을 형성한다. 제 1 층간 절연막(95)은 제 1 실시 형태에서 나타낸 동일한 공정에 의해 형성된다. 또한, 이하에 설명하는 제 2 ~ 제 7 층간 절연막도 동일한 방법에 의해 형성된다.
계속해서, 제 1 층간 절연막(95)을 포토리소그래피법에 의해 패터닝함으로써, 도 44d에 나타내는 바와 같이, p형 소스 영역(91), p형 드레인 영역(93)의 각각의 위에 제 1, 제 2 콘택트홀(95a, 95b)을 형성한다.
또한, 제 1, 제 2 콘택트홀(95a, 95b) 내에는 각각 도 43에 나타내는 바와 같이 제 1, 제 2 도전성 콘택트 플러그(96, 97)를 형성한다. 제 1, 제 2 도전성 콘택트 플러그(96, 97)의 형성 방법에 대하여, 예를 들면 제 1 실시 형태에 나타낸 방법을 채용한다.
다음으로, 도 44e에 나타내는 바와 같이, 제 1 층간 절연막(95) 위에 금속막을 형성하고, 이것을 포토리소그래피법에 의해 패터닝하여 복수의 제 1 배선(104a, 104b, 104c, 104d)과 복수의 제 1 도전성 패드(105)를 서로 분리해서 형성한다.
제 1 도전성 패드(105)는 p형 드레인 영역(93) 위의 각 제 2 도전성 콘택트 플러그(97)에 개별로 접속되고, 그 전후의 2개의 선택선(SGL)의 일부에 겹치는 평면 형상을 갖고 있다.
제 1 배선(104a ~ 104d)은 4개의 타입이 있고, 각각 p형 소스 영역(91) 위의 제 1 도전성 콘택트 플러그(96)에 개별로 접속되고, 또한 굴곡하여 STI(98) 위에 인출되어 있다.
제 1 타입의 제 1 배선(104a)은 활성 영역(99)을 따라 도면 중 전방 우측에 L자형으로 굴곡하고 있다. 제 2 타입의 제 1 배선(104b)은 활성 영역(99)을 따라 도면 중 후방 좌측에 L자형으로 굴곡하고 있다. 제 3 타입의 제 1 배선(104c)은 활성 영역(99)을 따라 도면 중 전방 좌측에 L자형으로 굴곡하고 있다. 제 4 타입의 제 1 배선(104d)은 활성 영역(99)을 따라 도면 중 후방 우측에 L자형으로 굴곡하고 있다.
제 1 타입과 제 3 타입의 제 1 배선(104a, 104c)은 동일한 활성 영역(99) 위를 따라 교대로 배치되어 있다. 또한, 제 2 타입과 제 4 타입의 제 1 배선(104b, 104d)은 제 1 타입의 제 1 배선(104a)의 이웃의 활성 영역(99) 위를 따라 교대로 배치되어 있다. 또한, 제 1 타입과 제 3 타입의 제 1 배선(104a, 104c)은 각각 인접하는 2개의 워드선(WL1)을 따라 교대로 배치되고, 제 2 타입과 제 4 타입의 제 1 배선(104b, 104d)도 인접하는 다른 2개의 워드선(WL1)을 따라 교대로 배치되어 있다.
계속해서, 제 1 배선(104a, 104b)과 제 1 도전성 패드(105)를 덮는 제 2 층간 절연막(106)을 형성한다. 그리고, 제 2 층간 절연막(106)을 포토리소그래피법에 의해 패터닝함으로써, 도 44f에 나타내는 바와 같이, 제 1 비어홀(107)과 제 2 비어홀(108)을 형성한다.
제 1 비어홀(107)은 제 1 배선(104a ~ 104d) 중 STI(98)의 상방의 단부 위에 형성된다. 또한, 제 2 비어홀(108)은 제 1 도전성 패드(105)의 위이며 제 1 배선(104a ~ 104d)의 굴곡하지 않는 단부에 근접하여 형성되어 있다. 이에 따라, 제 2 비어홀(108)의 각각은 인접하는 2개의 선택선(SGL)을 따라 지그재그로 배치된다.
그 후, 제 1, 제 2 비어홀(107, 108) 내에 각각 제 1, 제 2 비어 플러그(109, 110)를 형성한다. 또한, 제 1, 제 2 비어 플러그(109, 110)는 예를 들면, 제 1 실시 형태에 나타낸 비어 플러그의 형성 방법에 의해 형성된다.
다음으로, 제 2 층간 절연막(106) 위에 금속막을 형성하고, 이를 포토리소그래피법에 의해 패터닝함으로써, 도 44g에 나타내는 바와 같이, 복수의 제 2 배선(111)과 복수의 제 2 도전성 패드(112)를 서로 분리해서 형성한다.
제 2 도전성 패드(112)는 제 1 비어 플러그(109)에 개별로 접속되고, STI(98)의 상방에 배치된다. 이에 따라, 제 2 도전성 패드(112)는 제 1 비어 플러그(109), 제 1 배선(104a ~ 104d), 및 제 1 도전성 콘택트 플러그(96)를 통하여 p형 소스 영역(91)에 전기적으로 접속된다.
제 2 배선(111)은 대략 H자형의 평면 형상을 갖고 있어서, 제 2 도전성 패드(112)의 측방에서 인접하는 2개의 워드선(WL1)을 걸치고, 또한, 걸친 장소에 가장 가까운 경사진 방향의 2개의 제 2 비어 플러그(110)를 전기적으로 접속하는 구조로 되어 있다.
이에 따라, 동일한 활성 영역(99)에 형성된 복수의 p형 드레인 영역(93)은 제 2 배선(111), 제 2 비어 플러그(110), 제 1 도전성 패드(105) 및 제 1 콘택트 플러그(97)를 통하여, 각각 좌측의 경사진 이웃에 있는 p형 드레인 영역(93)과 우측의 경사진 이웃에 있는 p형 드레인 영역(93)에 교대로 전기적으로 접속된다. 따라서, 제 2 배선(111)은 도 42에 나타내는 비트 분기선(BLd)의 일부를 구성한다.
다음으로, 제 2 도전성 패드(112)와 제 2 배선(111)을 덮는 제 3 층간 절연막(113)을 형성한다.
그 후, 포토리소그래피법에 의해 제 3 층간 절연막(113)을 패터닝함으로써, 도 44h에 나타내는 바와 같이, 제 2 배선(111)의 거의 중앙에 제 3 비어홀(114)을 형성하는 동시에, 제 2 도전성 패드(112) 위에 제 4 비어홀(115)을 형성한다. 또한, 제 3, 제 4 비어홀(114, 115) 내에 각각 제 3, 제 4 비어 플러그(116, 117)를 형성한다. 제 3, 제 4 비어 플러그(116, 117)는 STI(98)의 상방에 위치한다.
계속해서, 제 3 층간 절연막(113) 위에 금속막을 형성하고, 이를 포토리소그래피법에 의해 패터닝함으로써, 도 44i에 나타내는 바와 같이, 복수의 제 3 배선(118a, 118b)과 복수의 제 3 도전성 패드(119)를 서로 분리해서 형성한다.
제 3 도전성 패드(119)는 제 3 비어 플러그(116)에 각각 개별로 접속되어 있다. 또한, 제 3 배선(118a, 118b)은 대략 S자형의 제 1 타입과, 대략 역S자형의 제 2 타입이 있다.
제 3 배선(118a, 118b)은 도 42에 나타낸 메모리 트랜지스터(MT)의 p형 소스 영역(91)끼리를 접속하는 소스 분기선(SLd)의 일부를 구성한다.
제 3 배선(118a, 118b)은 이웃하는 2개의 활성 영역(99)에 있어서, 경사진 방향에 인접하는 p형 소스 영역(91)끼리를 2개씩 전기적으로 접속하는 구조로 되어 있다. 즉, 제 3 배선(118a, 118b)은 제 4 비어 플러그(117), 제 2 도전성 패드(112), 제 1 비어 플러그(109), 제 1 배선(104a ~ 104d) 및 제 1 콘택트 플러그(96)를 통하여, 2개의 p형 소스 영역(91)에 접속된다.
제 3 도전성 패드(119)는 제 3 비어 플러그(116)를 통하여 H자형의 제 2 배선(111)에 접속되고, STI(98)의 상방에 배치되고, 그 주위의 4개의 제 3 배선(118a, 118b)에 둘러싸인다.
다음으로, 제 3 도전성 패드(119)와 제 3 배선(118a, 118b)을 덮는 제 4 층간 절연막(120)을 형성한다.
그 후, 포토리소그래피법에 의해 제 4 층간 절연막(120)을 패터닝함으로써, 도 44j에 나타내는 바와 같이, 소스 분기선(SLd)인 제 3 배선(118a, 118b) 위에 제 5 비어홀(121)을 형성한다. 이와 동시에, 비트 분기선(BLd)에 전기적으로 접속되는 제 3 도전성 패드(119) 위에 제 6 비어홀(122)을 형성한다.
제 6 비어홀(122)은 각 STI(98)의 상방에 형성된다. 이에 대하여, 제 5 비어홀(121)은 STI(98)의 상방에 1개 걸러서 겹쳐진다. 이에 따라, 워드선(WL1), 선택선(SGL)에 따른 방향으로, 제 5, 제 6 비어홀(121, 122)의 쌍방에 겹치는 STI(98)가 1개 걸러서 존재하고, 제 6 비어홀(122)에만 겹치는 STI(98)가 1개 걸러서 존재한다.
이는, 2개의 p형 드레인 영역(93)을 접속하고 있는 복수의 비트 분기선(BLd)에 접속되는 제 6 비어홀(122)을 2개의 그룹으로 나누기 위해서이다. 제 1 그룹에서는, STI(98) 위에 간격을 두고 제 5 비어홀(121)을 사이에 끼워넣고 있다. 제 2 그룹에서는, STI(98) 위에 제 5 비어홀(121)이 사이에 존재하지 않는다.
이 후, 제 5, 제 6 비어홀(121, 122) 내에 각각 제 5, 제 6 비어 플러그(123, 124)를 형성한다.
이것 이후는, 소스선(SL)과 비트선(BL)의 형성 공정이 된다.
우선, 제 4 층간 절연막(120) 위에 금속막을 형성하고, 이를 포토리소그래피법에 의해 패터닝함으로써, 도 44k에 나타내는 바와 같이, 복수의 제 1 비트선(BL1)과 복수의 제 4, 제 5 도전성 패드(126, 125)를 서로 분리해서 형성한다.
제 1 비트선(BL1)은, 제 5 비어홀(121)에 겹치지 않는 STI(98)의 상방에 배치되고, 이에 따라 제 2 그룹의 제 6 비어 플러그(124)를 통하여 비트 분기선(BLd)인 일부의 제 2 배선(111)에 전기적으로 접속된다.
또한, 제 4 도전성 패드(126)는 제 1 그룹의 제 6 비어홀(122) 위에 형성되고, 제 6 비어 플러그(124)를 통하여 나머지의 제 2 배선(111)에 전기적으로 접속된다. 또한, 제 5 도전성 패드(125)는 제 5 비어 플러그(123)를 통하여 소스 분기선(SLd)인 제 3 배선(118a, 118b)에 접속된다.
다음으로, 제 4, 제 5 도전성 패드(126, 125)와 제 1 비트선(BL1)을 덮는 제 5 층간 절연막(127)을 형성한다.
그 후, 포토리소그래피법에 의해 제 5 층간 절연막(127)을 패터닝함으로써, 도 44l에 나타내는 바와 같이, 제 5 도전성 패드(125), 제 4 도전성 패드(126)의 각각의 중앙의 상방에, 제 7, 제 8 비어홀(128, 129)을 형성한다. 또한, 제 7, 제 8 비어홀(128, 129) 내에 각각 제 7, 제 8 비어 플러그(130, 131)를 형성한다.
이에 따라, 제 7 비어 플러그(130)는 제 4 도전성 패드(125), 제 5 비어 플러그(123)를 통하여 제 3 배선(소스 분기선)(118a, 118b)에 접속된다. 또한, 제 8 비어 플러그(131)는 제 5 도전성 패드(126), 제 6 비어 플러그(124), 제 3 도전성 패드(119) 및 제 3 비어 플러그(116)를 통하여 제 2 배선(비트 분기선)(111)에 접속된다.
계속해서, 제 5 층간 절연막(127) 위에 금속막을 형성하고, 이를 포토리소그래피법에 의해 패터닝함으로써, 도 44m에 나타내는 바와 같이, 복수의 제 2 비트선(BL2)과, 제 6 도전성 패드(132)를 서로 분리해서 형성한다.
제 2 비트선(BL2)은 제 1 비트선(BL1)의 상방에 평행하게 형성되는 동시에, 그 측방의 제 8 비어 플러그(131)에 접속된다.
제 6 도전성 패드(132)는 제 2 비트선(BL2)에 접속되지 않은 제 7 비어 플러그(130)에 접속되어서 배치되고, 그 하방의 제 4 도전성 패드(125), 제 5 비어 플러그(123) 등을 통하여 하방의 p형 소스 영역(91)에 전기적으로 접속된다.
다음으로, 제 6 도전성 패드(132)와 제 2 비트선(BL2)을 덮는 제 6 층간 절연막(137)을 형성한다. 그 후, 포토리소그래피법에 의해 제 6 층간 절연막(137)을 패터닝함으로써, 도 44n에 나타내는 바와 같이, 제 6 도전성 패드(132)의 각각의 중앙의 상방에, 제 9 비어홀(134)을 형성한다. 또한, 제 9 비어홀(134) 내에 각각 제 9 비어 플러그(135)를 형성한다.
계속해서, 제 6 층간 절연막(133) 위에 금속막을 형성하고, 이를 포토리소그래피법에 의해 패터닝함으로써, 도 44o에 나타내는 바와 같이, 제 2 비트선(BL2)의 사이의 영역에 배치된 제 9 비어 플러그(135)에 접속되는 제 7 도전성 패드(136)를 형성한다.
제 2 비트선(BL2)의 연장 방향을 따라 배치되는 각 제 7 도전성 패드(136)는 그 일측 쪽의 제 2 비트선(BL2)과 다른 측 쪽의 제 2 비트선(BL2)을 향해서 교대로 확장한 형상으로 되어 있다.
다음으로, 제 7 도전성 패드(136)를 덮는 제 7 층간 절연막(137)을 형성한다. 그 후, 포토리소그래피법에 의해 제 7 층간 절연막(137)을 패터닝함으로써, 도 44p에 나타내는 바와 같이, 각 제 7 도전성 패드(133) 중 제 2 비트선(BL2)에 가까운 측부 위에 제 10 비어홀(138)을 형성한다. 또한, 제 10 비어홀(138) 내에 제 10 비어 플러그(139)를 형성한다.
계속해서, 제 7 층간 절연막(137) 위에 금속막을 형성하고, 이를 포토리소그래피법에 의해 패터닝함으로써, 도 44q에 나타내는 바와 같이, 복수의 소스선(SL)을 형성한다. 소스선(SL)은 활성 영역(99)에 평행하게 연장하여 배치되고, 그 아래의 제 10 비어 플러그(139), 제 7 도전성 패드(136), 제 5 비어 플러그, 제 6 도전성 패드(132), 제 7 비어 플러그(130), 제 4 도전성 패드(125) 및 제 5 비어 플러그(123)를 통하여 제 3 배선(소스 분기선)(118a, 118b))에 접속된다.
또한, 상기의 각 실시 형태에 있어서 나타낸 회로는 등가이면 배선 방향은 한정되는 것은 아니다.
이상의 공정에 의해 형성된 메모리 셀 어레이는, 도 42에 나타내는 바와 같은 전기 회로가 되고, 메모리 트랜지스터(MT)의 소스 영역을 소스선(SL)에 접속하고, 선택 트랜지스터(ST)의 드레인 영역을 비트선(BL)에 접속한 구성으로 되어 있다.
이상 설명한 실시 형태는 전형 예로서 든 것에 지나지 않고, 각 구성 요소를 조합시키는 것, 혹은 그 변형 및 베리에이션(variation)은 당업자에게 있어서 명확하고, 당업자라면 본 발명의 원리 및 청구 범위에 기재한 발명의 범위를 일탈하지 않고 상술한 실시 형태의 여러가지 변형을 행할 수 있는 것은 분명하다.

Claims (20)

  1. 제 1 메모리 트랜지스터와 제 1 선택 트랜지스터를 갖는 제 1 메모리 셀과,
    제 2 메모리 트랜지스터와 제 2 선택 트랜지스터를 갖는 제 2 메모리 셀과,
    상기 제 1 메모리 트랜지스터의 게이트 전극과 상기 제 2 선택 트랜지스터의 게이트 전극에 전기적으로 접속된 제 1 워드선과,
    상기 제 2 메모리 트랜지스터의 게이트 전극과 상기 제 1 선택 트랜지스터의 게이트 전극에 전기적으로 접속된 제 2 워드선과,
    상기 제 1 메모리 트랜지스터의 소스 영역과 상기 제 2 메모리 트랜지스터의 소스 영역에 전기적으로 접속된 제 1 소스선을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 선택 트랜지스터의 드레인 영역에 전기적으로 접속된 제 1 비트선과,
    상기 제 2 선택 트랜지스터의 드레인 영역에 전기적으로 접속된 제 2 비트선을 더 갖는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1, 상기 제 2 메모리 셀은 상기 제 1, 상기 제 2 메모리 트랜지스터에 애벌란시(avalanche) 기입을 행하는 비휘발성 메모리 셀인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1, 상기 제 2 메모리 트랜지스터의 각각의 상기 게이트 전극과 반도체 기판 사이에는 전하(電荷) 축적 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 메모리 트랜지스터와 제 1 선택 트랜지스터로 이루어지는 제 1 메모리 셀과,
    제 2 메모리 트랜지스터와 제 2 선택 트랜지스터로 이루어지는 제 2 메모리 셀과,
    제 3 메모리 트랜지스터와, 상기 제 1 선택 트랜지스터와 공유하는 제 1 공유 드레인 영역을 갖는 제 3 선택 트랜지스터로 이루어지는 제 3 메모리 셀과,
    제 4 메모리 트랜지스터와, 상기 제 2 선택 트랜지스터와 공유하는 제 2 공유 드레인 영역을 갖는 제 4 선택 트랜지스터로 이루어지는 제 4 메모리 셀과,
    상기 제 1 메모리 트랜지스터의 게이트 전극과 상기 제 2 메모리 트랜지스터의 게이트 전극에 전기적으로 접속된 제 1 워드선과,
    상기 제 3 메모리 트랜지스터의 게이트 전극과 상기 제 4 메모리 트랜지스터의 게이트 전극에 전기적으로 접속된 제 2 워드선과,
    상기 제 1 메모리 트랜지스터의 소스 영역과, 상기 제 4 메모리 트랜지스터의 소스 영역에 전기적으로 접속된 제 1 소스선과,
    상기 제 2 메모리 트랜지스터의 소스 영역에 전기적으로 접속된 제 2 소스선과,
    상기 제 3 메모리 트랜지스터의 소스 영역에 전기적으로 접속된 제 3 소스선과,
    상기 제 1 공유 드레인 영역에 전기적으로 접속된 제 1 비트선과,
    상기 제 2 공유 드레인 영역에 전기적으로 접속된 제 2 비트선을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 선택 트랜지스터의 게이트 전극과, 상기 제 2 선택 트랜지스터의 게이트 전극에 전기적으로 접속된 제 1 선택선과,
    상기 제 3 선택 트랜지스터의 게이트 전극과, 상기 제 4 선택 트랜지스터의 게이트 전극에 전기적으로 접속된 제 2 선택선을 더 갖는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1, 상기 제 2, 상기 제 3 및 상기 제 4 메모리 셀의 각각은 상기 제 1, 상기 제 2, 제 3 및 제 4 메모리 트랜지스터의 각각에 애벌란시 기입을 행하는 비휘발성 메모리 셀인 것을 특징으로 하는 반도체 장치.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1, 상기 제 2, 상기 제 3 및 상기 제 4 메모리 트랜지스터의 각각의 상기 게이트 전극과 반도체 기판 사이에는 전하 축적 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1, 상기 제 2, 상기 제 3 및 상기 제 4 메모리 트랜지스터의 각각의 상기 게이트 전극과 반도체 기판 사이에는 플로팅 게이트 전극이 형성되어 있고, 상기 플로팅 게이트 전극의 상하에는 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항 또는 제 5 항에 있어서,
    상기 제 1 소스선에 접속되는 2개의 상기 소스 영역은 상기 제 1, 상기 제 2 워드선에 대하여 경사진 방향으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020107020831A 2008-03-31 2008-03-31 반도체 장치 KR101383618B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2008/056444 WO2009122560A1 (ja) 2008-03-31 2008-03-31 半導体装置

Publications (2)

Publication Number Publication Date
KR20100123727A KR20100123727A (ko) 2010-11-24
KR101383618B1 true KR101383618B1 (ko) 2014-04-10

Family

ID=41134980

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107020831A KR101383618B1 (ko) 2008-03-31 2008-03-31 반도체 장치

Country Status (6)

Country Link
US (1) US8014204B2 (ko)
EP (2) EP2312624B1 (ko)
JP (1) JP5316532B2 (ko)
KR (1) KR101383618B1 (ko)
CN (1) CN101983423B (ko)
WO (1) WO2009122560A1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100078244A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 Ｏｔｐ 메모리 소자 및 ｏｔｐ 메모리 소자의 제조 방법
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
JP2011124256A (ja) * 2009-12-08 2011-06-23 Renesas Electronics Corp 半導体装置
KR101152446B1 (ko) * 2010-12-08 2012-06-01 한양대학교 산학협력단 프린징 효과 및 정전차폐를 이용하는 플래시 메모리
US8559231B2 (en) * 2011-03-08 2013-10-15 Micron Technology, Inc. Sense operation in a stacked memory array device
US8928113B2 (en) * 2011-04-08 2015-01-06 Taiwan Semiconductor Manufacturing Co., Ltd. Layout scheme and method for forming device cells in semiconductor devices
CN102917178A (zh) * 2012-10-22 2013-02-06 清华大学 一种浮栅型图像传感器的字线译码电路布局结构
JP6053474B2 (ja) * 2012-11-27 2016-12-27 株式会社フローディア 不揮発性半導体記憶装置
US9293468B2 (en) * 2012-11-30 2016-03-22 SK Hynix Inc. Nonvolatile memory device
KR101950357B1 (ko) * 2012-11-30 2019-02-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
US9224474B2 (en) * 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
KR20140099728A (ko) * 2013-02-04 2014-08-13 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법
CN104347634B (zh) * 2013-07-30 2017-05-24 中芯国际集成电路制造(上海)有限公司 一种闪存存储单元阵列
US9236453B2 (en) 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9805806B2 (en) * 2015-10-16 2017-10-31 Ememory Technology Inc. Non-volatile memory cell and method of operating the same
US11367731B2 (en) * 2017-11-24 2022-06-21 Taiwan Semiconductor Manufacturing Company Ltd. Memory device and method of manufacturing the same
WO2020262248A1 (ja) * 2019-06-28 2020-12-30 株式会社ソシオネクスト 半導体記憶装置
CN112397516A (zh) * 2019-08-13 2021-02-23 长鑫存储技术有限公司 反熔丝存储单元及其制作方法
US11424257B2 (en) 2019-10-15 2022-08-23 Ememory Technology Inc. Method for manufacturing semiconductor structure and capable of controlling thicknesses of oxide layers
US11581368B2 (en) * 2020-06-18 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method
KR20220045628A (ko) * 2020-10-06 2022-04-13 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법
TWI777662B (zh) * 2021-07-09 2022-09-11 鈺成投資股份有限公司 可多次編寫記憶體的單元結構及其操作方法
CN114758955B (zh) * 2022-06-13 2022-09-02 广州粤芯半导体技术有限公司 一种闪存结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1093058A (ja) * 1996-08-30 1998-04-10 Samsung Electron Co Ltd フラッシュメモリ装置
JPH11251537A (ja) * 1998-02-27 1999-09-17 Sanyo Electric Co Ltd 不揮発性半導体メモリ

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4258378A (en) * 1978-05-26 1981-03-24 Texas Instruments Incorporated Electrically alterable floating gate memory with self-aligned low-threshold series enhancement transistor
JP2713575B2 (ja) 1987-05-09 1998-02-16 株式会社リコー 複写装置
JP3143180B2 (ja) * 1991-12-18 2001-03-07 シチズン時計株式会社 半導体不揮発性記憶装置とその書き込み方法
US5557569A (en) * 1993-10-12 1996-09-17 Texas Instruments Incorporated Low voltage flash EEPROM C-cell using fowler-nordheim tunneling
US5610858A (en) * 1994-05-12 1997-03-11 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method of manufacturing the same
JP3564610B2 (ja) * 1994-07-26 2004-09-15 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JPH08255495A (ja) * 1995-03-16 1996-10-01 Toshiba Corp 不揮発性半導体記憶装置
JP3378879B2 (ja) 1997-12-10 2003-02-17 松下電器産業株式会社 不揮発性半導体記憶装置及びその駆動方法
TW412861B (en) 1998-02-27 2000-11-21 Sanyo Electric Co Non-volatile semiconductor memory
JP3999900B2 (ja) * 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
US6128219A (en) * 1999-10-27 2000-10-03 Stmicroelectronics, S.R.L. Nonvolatile memory test structure and nonvolatile memory reliability test method
WO2003003473A1 (fr) * 2001-06-28 2003-01-09 Hitachi, Ltd. Cellule memoire a semi-conducteurs non volatile, memoire a semi-conducteurs et procede pour produire une memoire a semi-conducteurs non volatile
JP3906177B2 (ja) * 2002-05-10 2007-04-18 株式会社東芝 不揮発性半導体記憶装置
KR100604850B1 (ko) * 2003-05-20 2006-07-31 삼성전자주식회사 균일하지 않은 채널 유전막 두께를 갖는 이이피롬 셀 구조및 그 제조방법
JP2005116970A (ja) 2003-10-10 2005-04-28 Toshiba Corp 不揮発性半導体記憶装置
JP3901677B2 (ja) 2003-10-14 2007-04-04 松下電器産業株式会社 不揮発性半導体記憶装置の駆動方法
JP2005183763A (ja) * 2003-12-22 2005-07-07 Toshiba Microelectronics Corp 不揮発性メモリを含む半導体装置の製造方法
US7816728B2 (en) * 2005-04-12 2010-10-19 International Business Machines Corporation Structure and method of fabricating high-density trench-based non-volatile random access SONOS memory cells for SOC applications
US7349264B2 (en) * 2005-12-28 2008-03-25 Sandisk Corporation Alternate sensing techniques for non-volatile memories

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1093058A (ja) * 1996-08-30 1998-04-10 Samsung Electron Co Ltd フラッシュメモリ装置
JPH11251537A (ja) * 1998-02-27 1999-09-17 Sanyo Electric Co Ltd 不揮発性半導体メモリ

Also Published As

Publication number Publication date
US8014204B2 (en) 2011-09-06
WO2009122560A1 (ja) 2009-10-08
US20110044112A1 (en) 2011-02-24
EP2264756B1 (en) 2012-08-29
CN101983423B (zh) 2014-03-26
JP5316532B2 (ja) 2013-10-16
KR20100123727A (ko) 2010-11-24
CN101983423A (zh) 2011-03-02
JPWO2009122560A1 (ja) 2011-07-28
EP2312624A1 (en) 2011-04-20
EP2264756A1 (en) 2010-12-22
EP2312624B1 (en) 2012-09-12
EP2264756A4 (en) 2011-04-06

Similar Documents

Publication Publication Date Title
KR101383618B1 (ko) 반도체 장치
KR100436673B1 (ko) 반도체 장치 및 그 제조 방법
US7910979B2 (en) Nonvolatile semiconductor memory device
KR100417451B1 (ko) 판독전용메모리셀구조를제조하기위한방법
JP4908238B2 (ja) 不揮発性半導体記憶装置
JP4472934B2 (ja) 半導体装置および半導体メモリ
JPH08125148A (ja) 半導体記憶装置
US7488657B2 (en) Method and system for forming straight word lines in a flash memory array
US6538925B2 (en) Semiconductor memory device, method of manufacturing the same and method of driving the same
JP4547749B2 (ja) 不揮発性半導体記憶装置
JP2004095904A (ja) メモリ集積回路装置の製造方法
JP4117998B2 (ja) 不揮発性半導体記憶装置、その読み出し、書き込み方法及び消去方法、その製造方法
JP4461042B2 (ja) 不揮発性メモリの製造方法
JP3914170B2 (ja) 半導体記憶装置
US6392927B2 (en) Cell array, operating method of the same and manufacturing method of the same
JP2007012739A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2004342720A (ja) 不揮発性記憶装置を含む半導体装置
JP2015015347A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20120718

Effective date: 20140224

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170302

Year of fee payment: 4