KR101001257B1 - 이이피롬 및 그의 제조방법 - Google Patents

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Abstract

본 발명에 의한 이이피롬은 반도체 기판 내에 형성된 터널링 영역과, 상기 반도체 기판 내에 형성되고, 소자 분리막에 의해 상기 터널링 영역과 서로 분리되는 제어 게이트 영역과, 상기 터널링 영역과 상기 소자 분리막 사이의 반도체 기판 내의 트렌치 영역에 형성된 터널 산화막 및 상기 터널 산화막 상부 전면에 형성된 폴리 실리콘막을 포함함을 특징으로 한다.
이이피롬, 플로팅 폴리

Description

이이피롬 및 그의 제조방법{EEPROM AND METHOD FOR MANUFACTURING THE EEPROM}
본 발명은 반도체 소자에 관한 것으로, 특히 이이피롬 및 그의 제조방법에 관한 것이다.
비휘발성 메모리(non volatile memory)의 종류로서, 게이트로 작용하는 다결정(poly) 실리콘층이 단일 층인 단일 폴리 이이프롬(single poly EEPROM), 두 개의 다결정 실리콘층이 수직으로 적층된 적층 게이트(stack gate, ETOX), 단일 폴리 EEPROM과 적층 게이트의 중간에 해당하는 듀얼 폴리(dual poly) EEPROM 및 분리 게이트(split gate) 등이 있다.
일반적으로, 적층 게이트 타입은 셀 크기가 가장 작은 반면에 회로가 복잡하여 고밀도나 고성능용으로 적합하지만, 저밀도용으로는 적합하지 못하다. 저밀도용으로는 EEPROM이 주로 사용된다. 일예로 단일 폴리형 EEPROM은 로직 공정에서 2개 정도의 마스크 공정을 추가하면 제작 가능하다.
이하, 일반적인 EEPROM에 대해 다음과 같이 설명한다.
도 1은 일반적인 EEPROM 셀의 평면도를 나타낸다.
도 1에 도시된 일반적인 이이피롬은 F-N(Fowler-Nordheim) 터널링 방식을 이용하여 프로그램(program) 동작과 소거(erase) 동작을 수행한다.
도 1에 도시된 터널링 영역(50), 독출(read) 트랜지스터 영역(52) 및 제어 게이트(control gate) 영역(54)에 대해서는 본 발명의 상세한 설명에서 상세히 후술된다.
각 영역(50, 52 및 54)은 활성영역(20A, 20B 및 20C)과 웰(10A, 30 및 10B)을 포함한다. 패터닝된 폴리 실리콘(40)이 전 영역(50, 52 및 54)에 걸쳐있다.
도 1에 도시된 이이피롬에서, N-MOS를 사용할 경우 웰(10A 및 10B)은 모두 N형인 반면, 웰(30)만 P형이 된다. 이 경우 P형인 반도체 기판(미도시)과 이이피롬을 서로 분리(isolation)시킬 필요가 있다.
한편, 터널링 영역(50)의 캐패시턴스(capacitance)(A)와 컨트롤 게이트 영역(54)의 캐패시턴스(B) 간 차이(Coupling ratio)를 이용하여 터널링 영역(50)에서의 전자(electron)의 터널링 현상을 발생시킴으로써 프로그램/소거 동작을 수행한다.
프로그램/소거 동작 시에 두 캐패시턴스들(A,B) 간의 차이(coupling ratio)를 적당히 크게 하기 위해서는 컨트롤 게이트 영역(54)의 면적을 크게 하여 컨트롤 게이트 영역(54)의 활성 영역(20C)과 폴리실리콘(40)이 오버랩(overlap)되는 면적을 증가시켜야한다. 그러므로, 전체 셀 크기가 커지게 된다.
결국, 수십 비트 이상의 EEPROM의 경우, EEPROM 셀의 면적이 커지게 되어 셀 밀도가 저하되는 문제가 있다.
또한, 셀 밀도 향상을 위해 듀얼 폴리(dual poly) EEPROM 셀을 제작하는 경우에는 컨트롤 게이트 영역의 캐패시턴스를 위해 별도의 절연막을 형성하는 공정이나 별도의 컨트롤 게이트 제작 공정이 요구되어 공정이 복잡해지는 문제가 따른다.
본 발명이 이루고자 하는 과제는 셀의 면적을 증가시키지 않고, 높은 셀 밀도를 보장하는 이이피롬 및 그의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 이이피롬은 반도체 기판 내에 형성된 터널링 영역과, 상기 반도체 기판 내에 형성되고, 소자 분리막에 의해 상기 터널링 영역과 서로 분리되는 제어 게이트 영역과, 상기 터널링 영역과 상기 소자 분리막 사이의 반도체 기판 내의 트렌치 영역에 형성된 터널 산화막 및 상기 터널 산화막 상부 전면에 형성된 폴리 실리콘막을 포함함을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예는 반도체 기판 내에 터널링 영역을 형성하는 단계와, 상기 반도체 기판 내에 소자 분리막에 의해 상기 터널링 영역과 분리되는 제어 게이트 영역을 형성하는 단계와, 상기 터널링 영역과 상기 소자 분리막 사이의 반도체 기판 내에 트렌치를 형성하는 단계와, 상기 트렌치 내벽에 터널 산화막을 형성하는 단계와, 상기 터널 산화막 상부 전면에 폴리 실리콘막을 형성하는 단계를 포함함을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예는 제1형 웰과 상기 제1형 웰의 하부에 제2형 딥웰을 포함하는 반도체 기판과, 상기 제1형 웰에 형성된 복수의 터널링 영역과, 상기 복수의 터널링 영역 측면의 상기 제1형 웰 및 제2형 딥웰을 관통하는 트랜치 내에 형성된 복수의 플로팅 폴리 및 상기 복수의 터널링 영역의 일측면의 상기 제2형 딥웰에 형성되어, 상기 복수의 터널링 영역에 공유되는 제어 게이트를 포함함을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예는 반도체 기판 내의 제1형 웰에 복수의 터널링 영역을 형성하는 단계와, 상기 제1형 웰의 하부에 제2형 딥웰을 형성하는 단계와, 상기 복수의 터널링 영역 측면에 제1형 웰 및 제2형 딥웰을 관통하는 트렌치들을 형성하는 단계와, 상기 트렌치 내에 플로팅 폴리를 형성하는 단계와, 상기 제2형 딥웰을 통하여 상기 복수의 터널링 영역에 공유되는 제어 게이트 영역을 형성하는 단계를 포함함을 특징으로 한다.
본 발명에 의하면, 플로팅 폴리를 트렌치 공정으로 형성함으로써, 셀 밀도를 높일 수 있으며, 셀 밀도의 향상을 위한 셀 면적을 증가도 없다는 장점을 갖는다.
또한, 본 발명은 제어 게이트 영역을 공유하고, 플로팅 폴리를 트렌치 공정으로 형성함으로써, 반도체 칩의 사이즈를 줄일 수 있다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 본 발명에 따른 반도체 메모리 소자 및 그 제조 방법에 대한 실시 예 를 첨부한 도면들을 참조하여 다음과 같이 설명한다. 특히, 이하 설명에서는 반도체 메모리 소자로써 EEPROM 셀을 하나의 예로써 설명된다.
도 3은 본 발명에 따른 이이피롬 셀을 나타내는 평면도이고, 도 4a 내지 도 4d는 본 발명에 따른 이이피롬 셀의 제조방법을 나타내는 공정 단면도이다. 특히 도 4d는 도 3에 도시된 이이피롬 셀에서 Z-Z' 단면도이다.
본 발명을 설명하기에 앞서, 이이피롬이 갖는 터널링 영역, 독출 트랜지스터 영역 및 제어 게이트 영역에 대해 다음과 같이 간략하게 살펴본다.
터널링 영역(200)에서 활성 영역(220)과 플로팅 폴리(또는 패터닝된 폴리 실리콘)(250)가 중첩(overlap)되는 영역에서 FN 터널링 동작이 일어난다.
만일, 터널링 영역(200)에서 활성 영역(220)과 플로팅 폴리(250)가 중첩되는 영역의 캐패시터를 'C'라 하고, 제어 게이트 영역(260)에서 활성 영역(280)과 플로팅 폴리(250)가 중첩되는 영역의 캐패시터를 'D'라 하자.
이때, C에 대비하여 D가 클수록 커플링 비(couple ratio)가 증가함이 바람직하다.
또한, 터널링 영역(200)에 인가되는 전압을 V1이라 하고, 제어 게이트 영역(260)에 인가되는 전압을 V2라 할때, 프로그래밍 동작과 소거 동작은 다음과 같다.
먼저, 프로그램 시에 0볼트(V:Volt)의 V1이 터널링 영역(200)에 인가되고, 양(+)의 V2가 제어 게이트 영역(260)에 인가된다. 이때, FN 터널링에 의해 전자가 플로팅 폴리(250)로 주입된다.
이경우, 플로팅 폴리(250)의 전하량이 변동하여 독출 트랜지스터 영역(240)의 문턱 전압이 높아진다.
다음에, 소거 동작시에 양(+)의 V1이 터널링 영역(200)에 인가되고, 0V의 V2가 제어 게이트 영역(260)에 인가된다.
이때, FN 터널링에 의해 전자가 플로팅 폴리(250)로부터 방출된다.
이 경우, 플로팅 폴리(250)의 전하량이 변동하여 독출 트랜지스터 영역(240)의 문턱 전압이 낮아진다.
따라서, 독출 트랜지스터 영역(240)은 문턱 전압의 변동을 통해 터널링 영역(200)에서 프로그램 동작이 일어났는가 소거 동작이 일어났는가를 인식할 수 있다.
도 3 및 도 4d를 참조하면, 플로팅 폴리(250)가 터널링 영역(200), 독출 트랜지스터 영역(240) 및 제어 게이트 영역(260)에 걸쳐 형성되어 있다.
그리고, 플로팅 폴리(250)가 트렌치(trench) 타입으로 형성되기 때문에, 제어 게이트 영역의 캐패시턴스 D 및 터널링 영역의 캐패시턴스 C가 버티컬(vertical) 구조로 형성된다.
즉, 터널링 영역(200)과 제어 게이트 영역(260)은 소자 분리막(290)에 의해 분리되고, 터널링 영역(200)과 소자 분리막(290) 사이에 형성된 트렌치에 터널 산화막(230) 및 플로팅 폴리(250)를 형성함으로써, 활성 영역들이 버티컬하게 형성된다.
따라서, 도 4d에 도시된 설계 룰에 따라 터널링 영역(200) 및 제어 게이트 영역(260)의 면적을 줄일 수 있다.
즉, 터널링 영역(200)과 제어 게이트 영역(260) 사이의 플로팅 폴리(250)를 수직적으로 형성함으로써, 반도체 기판의 수평면 상의 플로팅 폴리(250)의 길이를 단축할 수 있기 때문에 반도체 칩 싸이즈를 줄일 수 있고, 이이피롬의 안정적인 동작을 확보할 수 있다.
동작은 앞서 전술한 바와 같이, 터널링 영역(200)과 제어 게이트 영역(260)에 인가되는 전압(V1 및 V2)에 따라 활성 영역(10), 터널 산화막(230) 및 플로팅 폴리(250) 간에 터널링 현상이 일어난다.
이하, 본 발명에 의한 이이피롬의 제조 방법의 일 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 4a 내지 도 4d는 본 발명의 실시예에 의한 단일 폴리형 이이피롬의 제조 방법에 따른 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(100)에 이온 주입 공정에 의해 이온을 주입하여 N웰(120)을 형성한다. 그리고, 반도체 기판(100)을 터널링 영역(200) 및 제어 게이트 영역(260)으로 정의하는 소자 분리막(290)을 형성한다.
소자 분리막(290)은 얇은 트렌치 분리(STI:Shallow Trench Isolation) 공정에 의해 형성할 수도 있고, 로코스(LOCOS) 공정에 의해 형성할 수도 있다. STI 공정에 의할 경우, 반도체 기판(100)에 트렌치를 형성하고, 형성된 트렌치에 절연물을 채워 소자 분리막(290)을 형성할 수 있다.
도 4b에 도시된 바와 같이, 소자 분리막(290) 측면에 플로팅 폴리(250)를 매 립하기 위한 트렌치(280)를 형성한다.
반도체 기판(100) 내에 플로팅 폴리를 형성하기 위한 트렌치(280)를 형성하기 위하여 반도체 기판(100) 상에 포토레지스트 패턴(미도시)을 형성한다.
포토레지스트 패턴을 식각 마스크로 사용하여 반도체 기판(100)을 식각함으로써 트렌치(280)를 형성하고, 애싱(ashing) 공정등의 수행으로 포토레지스트 패턴을 제거한다.
도 4c에 도시된 바와 같이, 상기와 같은 방법으로 형성된 트렌치(280) 내벽에 터널 산화막(230)을 형성하고, 형성된 터널 산화막(230)의 상부 전면에 플로팅 폴리(250)를 형성한다.
도 4d에 도시된 바와 같이, 플로팅 폴리(250)의 한쪽 측면에 이온 주입 공정에 의해 이온을 주입하여 N+ 불순물 영역(200)을 형성하고, 플로팅 폴리(250)의 다른 측면에 소자 분리막(290)을 경계로 이온 주입 공정에 의해 이온을 주입하여 N+형 불순물 영역(260)을 형성한다.
한편, 터널링 영역(200)을 위한 웰이 형성될 때 제어 게이트 영역(260)을 위한 웰이 동시에 형성될 수 있다. 왜냐하면, 상기 두 웰들은 동일한 도전형을 갖기 때문이다.
이와 같이, 본 발명은 트렌치 타입의 플로팅 폴리를 형성함으로써, 제어 게이트 영역 및 터널링 영역의 캐패시턴스를 버티컬한 구조로 형성함으로써, 종래의 셀 구조보다 작은 사이즈를 구현할 수 있다.
이하, 본 발명에 의한 단일 폴리형 이이피롬의 제조 방법의 다른 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 5는 제어 게이트 영역(500)을 공유하는 복수의 셀을 포함하는 이이피롬의 평면도이다. 도 6d는 이이피롬을 H-H'로 자른 단면도로 참조한다.
복수의 셀들의 터널링 영역들(520~522) 및 복수의 독출 트랜지스터 영역들(540~542)은 제어 게이트 영역(500)을 공유하도록 형성된다.
플로팅 폴리(560~562)는 도 6d에 도시된 바와 같이, 터널링 영역들(550~522)의 측면에 트렌치 타입으로 형성된다.
이하, 본 발명에 의한 이이피롬의 제조 방법의 다른 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 6a에 도시된 바와 같이, 반도체 기판(600)에 이온 주입 공정에 의해 이온을 주입하여 딥(deep)N웰(620)을 형성한다. 그리고 딥N웰(620) 상부에 이온 주입 공정에 의해 이온을 주입하여 P웰(640)을 형성한다.
그리고, 반도체 기판(600)을 단위 셀들의 각각의 터널링 영역들(520~522)로 구분하는 소자 분리막들(660~663)을 형성한다.
소자 분리막들(660~663)은 얇은 트렌치 분리(STI:Shallow Trench Isolation) 공정에 의해 형성할 수도 있고, 로코스(LOCOS) 공정에 의해 형성할 수도 있다. STI 공정에 의할 경우, 반도체 기판(600)에 트렌치를 형성하고, 형성된 트렌치에 절연물을 채워 소자 분리막들(660~663)을 형성할 수 있다.
도 6b에 도시된 바와 같이, 소자 분리막들(660~663) 측면에 플로팅 폴리(560~562)를 매립하기 위한 트렌치들을 형성한다.
반도체 기판(600) 내에 플로팅 폴리를 형성하기 위한 트렌치를 형성하기 위하여 반도체 기판(600) 상에 포토레지스트 패턴(미도시)을 형성한다.
포토레지스트 패턴을 식각 마스크로 사용하여 반도체 기판(600)을 식각함으로써 트렌치들(670~672)를 형성하고, 애싱(ashing) 공정등의 수행으로 포토레지스트 패턴을 제거한다.
이때, 트렌치들은 P웰 및 딥N웰(620)을 관통하도록 식각되어야 한다.
도 6c에 도시된 바와 같이, 상기와 같은 방법으로 형성된 트렌치들의 내벽에 터널 산화막들(510~512)을 형성하고, 형성된 터널 산화막들(510~512)의 상부 전면에 플로팅 폴리(560~562)를 형성한다.
도 6d에 도시된 바와 같이, 플로팅 폴리(560~562)의 측면에 이온 주입 공정에 의해 이온을 주입하여 N+ 분순물 영역(520~522)을 형성한다. N+ 불순물 영역(520~522)은 터널링 영역이다.
그리고, 딥N웰(620)의 상부 내에 N+형 불순물 영역(500)을 형성함으로써, 제어 게이트 영역(500)을 형성한다.
터널링 영역(520~522)은 제어 게이트 영역(500)을 공유하고, 플로팅 폴리(560~562)는 각각의 터널링 영역(520~522)과 제어 게이트 영역(500)에 걸쳐 형성되게 된다.
그리고, 플로팅 폴리(560~562)가 트렌치(trench) 타입으로 형성되기 때문에, 터널링 영역의 캐패시턴스 E와 딥N웰(620)의 캐패시턴스 F는 버티컬 구조로 형성된다.
따라서, 도 6d에 도시된 설계 룰에 따라 터널링 영역(520~522)과 제어 게이트 영역(500) 사이의 플로팅 폴리(560~562)를 수직적으로 형성함으로써, 반도체 기판의 수평면 상의 플로팅 폴리(560~562)의 길이를 단축할 수 있기 때문에 반도체 칩 싸이즈를 줄일 수 있고, 이이피롬의 안정적인 동작을 확보할 수 있다.
이와 같이, 본 발명은 복수의 셀들이 제어 게이트 영역을 공유하고, 트렌치 타입의 플로팅 폴리를 형성함으로써, 제어 게이트 영역 및 터널링 영역의 캐패시턴스를 버티컬한 구조로 형성함으로써, 보다 작은 반도체 칩 사이즈를 구현할 수 있다.
도 1은 일반적인 이이피롬의 평면도.
도 2는 일반적인 이이피롬의 공정 단면도.
도 3은 본 발명의 일 실시예에 따른 이이피롬 평면도.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 이이피롬 제조 과정 공정 단면도.
도 5는 본 발명의 다른 실시예에 따른 이이피롬 평면도.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 이이피롬 제조 과정 공정 단면도.

Claims (10)

  1. 반도체 기판 내에 형성된 터널링 영역;
    상기 반도체 기판 내에 형성되고, 소자 분리막에 의해 상기 터널링 영역과 서로 분리되는 제어 게이트 영역;
    상기 터널링 영역과 상기 소자 분리막 사이의 반도체 기판 내의 트렌치 영역에 형성된 터널 산화막; 및
    상기 터널 산화막 상부 전면에 형성된 폴리 실리콘막;
    를 포함함을 특징으로 하는 이이피롬.
  2. 제 1 항에 있어서,
    상기 폴리 실리콘막은 플로팅 게이트(floating gate)로 동작하는 것을 특징으로 하는 이이피롬.
  3. 제 1 항에 있어서,
    상기 터널 산화막은 축전(charge)기로 동작하는 것을 특징으로 하는 이이피롬.
  4. 반도체 기판 내에 터널링 영역을 형성하는 단계;
    상기 반도체 기판 내에 소자 분리막에 의해 상기 터널링 영역과 분리되는 제어 게이트 영역을 형성하는 단계;
    상기 터널링 영역과 상기 소자 분리막 사이의 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치 내벽에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상부 전면에 폴리 실리콘막을 형성하는 단계;
    를 포함함을 특징으로 하는 이이피롬 제조방법.
  5. 제1형 웰과 상기 제1형 웰의 하부에 제2형 딥웰을 포함하는 반도체 기판;
    상기 제1형 웰에 형성된 복수의 터널링 영역;
    상기 복수의 터널링 영역 측면의 상기 제1형 웰 및 제2형 딥웰을 관통하는 트랜치 내에 형성된 복수의 플로팅 폴리; 및
    상기 복수의 터널링 영역의 일측면의 상기 제2형 딥웰에 형성되어, 상기 복수의 터널링 영역에 공유되는 제어 게이트;
    를 포함함을 특징으로 하는 이이피롬.
  6. 제 5 항에 있어서,
    상기 플로팅 폴리는 폴리 실리콘막으로 형성되고, 플로팅 게이트로 동작함을 특징으로 하는 이이피롬.
  7. 반도체 기판 내의 제1형 웰에 복수의 터널링 영역을 형성하는 단계;
    상기 제1형 웰의 하부에 제2형 딥웰을 형성하는 단계;
    상기 복수의 터널링 영역 측면에 제1형 웰 및 제2형 딥웰을 관통하는 트렌치들을 형성하는 단계;
    상기 트렌치 내에 플로팅 폴리를 형성하는 단계;
    상기 제2형 딥웰을 통하여 상기 복수의 터널링 영역에 공유되는 제어 게이트 영역을 형성하는 단계;
    를 포함함을 특징으로 하는 이이피롬 제조 방법.
  8. 제 7 항에 있어서,
    상기 플로팅 폴리는 폴리 실리콘막으로 형성됨을 특징으로 하는 이이피롬 제조 방법.
  9. 제 7 항에 있어서,
    상기 트렌치들을 형성한 이후, 상기 트렌치 내벽에 터널 산화막을 형성하는 단계를 더 포함함을 특징으로 하는 이이피롬 제조방법.
  10. 제 7 항에 있어서,
    상기 제1형 웰 및 제2형 딥웰은 서로 다른 불순물로 이온주입되어 형성됨을 특징으로 하는 이이피롬 제조방법.
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