JPS63308366A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63308366A JPS63308366A JP62145630A JP14563087A JPS63308366A JP S63308366 A JPS63308366 A JP S63308366A JP 62145630 A JP62145630 A JP 62145630A JP 14563087 A JP14563087 A JP 14563087A JP S63308366 A JPS63308366 A JP S63308366A
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- semiconductor substrate
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/60—Other road transportation technologies with climate change mitigation effect
- Y02T10/70—Energy storage systems for electromobility, e.g. batteries
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
ｉ発明に半導体し積回路に関し、特にＭＯ８容量を俯え
た半導体集積回路に関する。
た半導体集積回路に関する。
従来からＭＯ８容ｋｄ２極間の電位差によりとの容量値
が変化する事が知られている。従ってこの容量が変わっ
てσ困るスイッチドキャパシタフィルタ等のスイッチド
キャパシタ回路（以下ＳＣ回路と記する。）にｒｓＭＯ
８容量は使わず第３図のような２＃の多結晶シリコン電
極３．４間容量。
が変化する事が知られている。従ってこの容量が変わっ
てσ困るスイッチドキャパシタフィルタ等のスイッチド
キャパシタ回路（以下ＳＣ回路と記する。）にｒｓＭＯ
８容量は使わず第３図のような２＃の多結晶シリコン電
極３．４間容量。
あるいは第４図のような多結晶シリコン１１億６−アル
ミニウム電極７間の容量を使っていた。
ミニウム電極７間の容量を使っていた。
上述した従来の半導体集積回路は、容量素子として２層
の多結晶シリコン醒極間容量又は多結晶シリコン電極と
アルミニウム寛極間の容量を使用しているため、工程が
複雑になる欠点がある。又。
の多結晶シリコン醒極間容量又は多結晶シリコン電極と
アルミニウム寛極間の容量を使用しているため、工程が
複雑になる欠点がある。又。
後者の場合誘電体として使う多結晶シリコン電極とアル
ミニウム′電極間の層間絶縁膜が厚くなるため、容量値
が小さくなる（又ｔ′ｉ′積度が低くなる）という欠点
もある。
ミニウム′電極間の層間絶縁膜が厚くなるため、容量値
が小さくなる（又ｔ′ｉ′積度が低くなる）という欠点
もある。
本発明の半導体集積回路は、第１導電型半導体基板表面
に設けられたゲート絶縁膜と、前記ゲート絶縁映上に設
けられた導電膜と、前記第１４を型半導体基板表面の明
記４亀膜山下部に隣接して選択的に設けられた第２導電
型領域とを含んでなり、実質的にＰＩＩ−形状の舶１の
ＭＯ８Ｏ８容量第２のＭＯ，９容量が互いに異なる向き
に並列接続されてなる容量素子を有するというものであ
る。
に設けられたゲート絶縁膜と、前記ゲート絶縁映上に設
けられた導電膜と、前記第１４を型半導体基板表面の明
記４亀膜山下部に隣接して選択的に設けられた第２導電
型領域とを含んでなり、実質的にＰＩＩ−形状の舶１の
ＭＯ８Ｏ８容量第２のＭＯ，９容量が互いに異なる向き
に並列接続されてなる容量素子を有するというものであ
る。
次に１本発明の実施例について図面を参照して説、明す
る。
る。
＆１図σ本発明の第１の実施例の主要部を示す牛纏体チ
雫ブの断面図、第２図は回路図である。
雫ブの断面図、第２図は回路図である。
この実施例σ、シリコンからなるｐ型半導体基板１衣Ｉ
１１［Ｔに設けられたゲート絶鍬暎１Ｏ−１と。
１１［Ｔに設けられたゲート絶鍬暎１Ｏ−１と。
ゲートＰ縁１４４１１０−１上に設けられた多結晶シリ
コンからなる導電膜１１−１と、ｐ型半導体基板表面の
導電膜１１−１直下部に隣接して選択的に設けられたｎ
＋型領領域８１．８−２とを含んでなる第１のＭＯ８容
量１３及びこれと実質的に同一形状の第２のＭＯ８容量
１４（ゲートＰ縁膜１０−２．導電膜１１−２＃ｆｌ＋
型領域８−３゜８−４カ・らなる）が互いに異なる向き
に並列接続されてなる容量素子を有するというものであ
る。
コンからなる導電膜１１−１と、ｐ型半導体基板表面の
導電膜１１−１直下部に隣接して選択的に設けられたｎ
＋型領領域８１．８−２とを含んでなる第１のＭＯ８容
量１３及びこれと実質的に同一形状の第２のＭＯ８容量
１４（ゲートＰ縁膜１０−２．導電膜１１−２＃ｆｌ＋
型領域８−３゜８−４カ・らなる）が互いに異なる向き
に並列接続されてなる容量素子を有するというものであ
る。
そうして第１．第２のＭＯ８容量ぽいずれも印加電圧が
００状態で表面にチャネルの存在する。いわばデプレヴ
ジッン型とする。なお８−１と８−２．８−３と８−４
ｒｉそれぞれ連部されて閉じた領域を形成していてもよ
いし、アルばニウム電極で接続されていてもよい。又１
図示しないが、４亀［１１−１に＆続しているアルミニ
ウム電極１２−２は、ｎ＋型領領域８３に接続している
アルミニウム１極１２−３と接続され、同様Ｋｎ＋型領
域８−１に接続しているアルばニウム電極１２−１に４
Ｙｉ膜１１−２に接続しているアルばニウム電極１２−
４と接続されている。
００状態で表面にチャネルの存在する。いわばデプレヴ
ジッン型とする。なお８−１と８−２．８−３と８−４
ｒｉそれぞれ連部されて閉じた領域を形成していてもよ
いし、アルばニウム電極で接続されていてもよい。又１
図示しないが、４亀［１１−１に＆続しているアルミニ
ウム電極１２−２は、ｎ＋型領領域８３に接続している
アルミニウム１極１２−３と接続され、同様Ｋｎ＋型領
域８−１に接続しているアルばニウム電極１２−１に４
Ｙｉ膜１１−２に接続しているアルばニウム電極１２−
４と接続されている。
この実施例の第１のＭＯ８答量ｌ３を例としてＭＯ８Ｏ
８容量−圧依存性を説明する。
８容量−圧依存性を説明する。
ＭＯＳ容」は＃＊雰字＃、導電膜１１−１に正当りの容
量Ｃｏｘ ｒｉ ’ｏｘ’。
量Ｃｏｘ ｒｉ ’ｏｘ’。
Ｃｏｘ＝−
Ｏｘ
但し、 ｔ６ｚｒｉゲート絶縁［１０−１の誘電率、６
０は真空の誘電率、ｔＯｘｔｒＪゲート絶縁膜厚、で表
わされる。
０は真空の誘電率、ｔＯｘｔｒＪゲート絶縁膜厚、で表
わされる。
しかし負極性の電圧が加わると表面にはホールが集まり
空乏状態になる。このようになるとゲート絶縁撲容量Ｃ
ｏｘと直列に空乏層容量Ｃ＋＞が入る事になり、導電膜
１１−１に印加される電圧Ｖが０から弁になるにつれて
容量が減っていく。さらに負極正の電圧を加えるとつい
には表面がｐ十型に反転してしまう。このようになると
空乏ｒ＠ハそれはど顕著な変化をしなくなりほぼ一定値
になる。
空乏状態になる。このようになるとゲート絶縁撲容量Ｃ
ｏｘと直列に空乏層容量Ｃ＋＞が入る事になり、導電膜
１１−１に印加される電圧Ｖが０から弁になるにつれて
容量が減っていく。さらに負極正の電圧を加えるとつい
には表面がｐ十型に反転してしまう。このようになると
空乏ｒ＠ハそれはど顕著な変化をしなくなりほぼ一定値
になる。
第５図は以上に説明したＭＯ８容量の電圧依存性を示す
Ｃ−■特性図である。
Ｃ−■特性図である。
第６図は第１の実施例の容量素子の電圧依存性を示すＣ
−■特性図である。
−■特性図である。
第１のＭＯ８容量のＣ−■特性は第５図に示すものと同
じであるから一点鎖線で表わした凹線となる。次にこれ
と逆極性の第２のＭ ０８容量のＣ−Ｖ％性ｒｉＯ点を
中心に第１のＭＯ８容量のＣ−７曲線を逆にした形つま
り二点鎖線で表わした曲線となる。従って合計された容
量は実線で表わされるように０点を中心に左右対称とな
る。これにより０点附近のバイアス電圧による影響は大
きく減る事になる。
じであるから一点鎖線で表わした凹線となる。次にこれ
と逆極性の第２のＭ ０８容量のＣ−Ｖ％性ｒｉＯ点を
中心に第１のＭＯ８容量のＣ−７曲線を逆にした形つま
り二点鎖線で表わした曲線となる。従って合計された容
量は実線で表わされるように０点を中心に左右対称とな
る。これにより０点附近のバイアス電圧による影響は大
きく減る事になる。
第７図ｒｉ第２の実施例の主要部の回路図である。
拡散時のパターンのオーバーエツチングによって容量の
相対比が影響を受けない様に、単位容量を複数個使った
場合である。単位容−Ｊｌ（１５−１〜１５−５）を５
個並列に接続したＷｌのＭＯ８Ｏ８容量さらに５個の単
位容量を第一のＭＯ８Ｏ８容量して逆極性にして並列に
接続した第２のＭＯ８容量を有している。その第１．第
２のＭＯ８容量を並列接続して１つの容量素子とする。
相対比が影響を受けない様に、単位容量を複数個使った
場合である。単位容−Ｊｌ（１５−１〜１５−５）を５
個並列に接続したＷｌのＭＯ８Ｏ８容量さらに５個の単
位容量を第一のＭＯ８Ｏ８容量して逆極性にして並列に
接続した第２のＭＯ８容量を有している。その第１．第
２のＭＯ８容量を並列接続して１つの容量素子とする。
単位容１ｉｔ１５−１〜１５−１０は実質的に−Ｊ−の
形状、材質を有している。
形状、材質を有している。
この容量の構成により、第６図と同様に０点附近のバイ
アス電圧による影響が大きく減ることは第１の実施例と
同様である。
アス電圧による影響が大きく減ることは第１の実施例と
同様である。
なお、単位容量の数は、１０個に限らず、製造プロセス
や容ｉ！２子の精度を考慮して適宜選べはよい。
や容ｉ！２子の精度を考慮して適宜選べはよい。
以上訣明したように本発明は第１．第２のＭＯ８容量を
逆並列に接続して容量素子を構成する事により、従来に
較べ大幅に容量値の電圧依存性を軽減できるので、尚精
度の回路に使用でき、容量素子を有する牛導体＃！積回
路のコスト低減又は集積度の改善ができる効果がある。
逆並列に接続して容量素子を構成する事により、従来に
較べ大幅に容量値の電圧依存性を軽減できるので、尚精
度の回路に使用でき、容量素子を有する牛導体＃！積回
路のコスト低減又は集積度の改善ができる効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例の主
要部を示す牛導体チップの断面図及び回路図、第３図及
び第４図はそれぞれ第１．第２の従来例の主要部を示す
牛導体チップの断面図、第５図ｒｉＭＯ８ｈ量０Ｃ−Ｖ
特性図、第６図は第１の実施例の容量素子のＣ−■特性
図、第７図は本発明の第２の実施例の主要部の回路図で
ある。 １・・・・・・ｐ型半導体基板、２・・・・・・層間絶
縁膜、３゜４・・・・・・多結晶シリコン電極％５−１
．５−２・・・・・・アルミニウム電極、６・・・・・
・多結晶シリコン電極。 ７・・・・・・アルミニウム電極、８−１〜８−４・・
・・・・ｎ＋型領領域９・・・・・・フィールド絶縁膜
、１０−１．１０−２・・・・・・ゲート絶縁膜、１１
−ｉ 、 １１’−２・・・・・・導電膜％１２−１〜
１２−４・・・・・・アルミニウム電極、１３・・・・
・・第１のＭＯ８Ｏ８容量４・・・・・・第２のＭＯＳ
容量、１５−１〜１５−１０・・・・・・単位容量。 代理人 弁理士 内 原 音 第７［！１ 月ＺＩＩＤ 第３図 應祁 り カＤ 電 瓦 Ｖ 第５ 図 工Ｐ Ｌａ 電 圧 １四 ６ 図 第７図
要部を示す牛導体チップの断面図及び回路図、第３図及
び第４図はそれぞれ第１．第２の従来例の主要部を示す
牛導体チップの断面図、第５図ｒｉＭＯ８ｈ量０Ｃ−Ｖ
特性図、第６図は第１の実施例の容量素子のＣ−■特性
図、第７図は本発明の第２の実施例の主要部の回路図で
ある。 １・・・・・・ｐ型半導体基板、２・・・・・・層間絶
縁膜、３゜４・・・・・・多結晶シリコン電極％５−１
．５−２・・・・・・アルミニウム電極、６・・・・・
・多結晶シリコン電極。 ７・・・・・・アルミニウム電極、８−１〜８−４・・
・・・・ｎ＋型領領域９・・・・・・フィールド絶縁膜
、１０−１．１０−２・・・・・・ゲート絶縁膜、１１
−ｉ 、 １１’−２・・・・・・導電膜％１２−１〜
１２−４・・・・・・アルミニウム電極、１３・・・・
・・第１のＭＯ８Ｏ８容量４・・・・・・第２のＭＯＳ
容量、１５−１〜１５−１０・・・・・・単位容量。 代理人 弁理士 内 原 音 第７［！１ 月ＺＩＩＤ 第３図 應祁 り カＤ 電 瓦 Ｖ 第５ 図 工Ｐ Ｌａ 電 圧 １四 ６ 図 第７図
Claims (1)
- 第１導電型半導体基板表面に設けられたゲート絶縁膜と
、前記ゲート絶縁膜上に設けられた導電膜と、前記第１
導電型半導体基板表面の前記導電膜直下部に隣接して選
択的に設けられた第２導電型領域とを含んでなり、実質
的に同一形状の第１のＭＯＳ容量及び第２のＭＯＳ容量
が互いに異なる向きに並列接続されてなる容量素子を有
することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145630A JPS63308366A (ja) | 1987-06-10 | 1987-06-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145630A JPS63308366A (ja) | 1987-06-10 | 1987-06-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63308366A true JPS63308366A (ja) | 1988-12-15 |
| JPH0577340B2 JPH0577340B2 (ja) | 1993-10-26 |
Family
ID=15389448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145630A Granted JPS63308366A (ja) | 1987-06-10 | 1987-06-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308366A (ja) |
Cited By (17)
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-
1987
- 1987-06-10 JP JP62145630A patent/JPS63308366A/ja active Granted
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| Publication number | Publication date |
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