JPH04370965A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04370965A JPH04370965A JP3147743A JP14774391A JPH04370965A JP H04370965 A JPH04370965 A JP H04370965A JP 3147743 A JP3147743 A JP 3147743A JP 14774391 A JP14774391 A JP 14774391A JP H04370965 A JPH04370965 A JP H04370965A
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- 239000003990 capacitor Substances 0.000 claims abstract description 18
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- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 14
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- 230000000694 effects Effects 0.000 description 3
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- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、更
に詳しくは、容量素子を備えるモノリシック構造の半導
体集積回路装置に関する。
に詳しくは、容量素子を備えるモノリシック構造の半導
体集積回路装置に関する。
【０００２】モノリシック構造の半導体集積回路装置に
おいては、容量素子（キャパシタ）が、共通に接続され
たソース及びドレインを有するＭＯＳトランジスタによ
って構成される例がある。このような容量素子は、一般
にデプレッション形ＭＯＳトランジスタから構成され、
ＭＯＳトランジスタの共通に接続されたソース及びドレ
インとゲートとの間に寄生容量が形成されており、この
共通に接続されたソース及びドレインとゲートとがこの
容量素子の双方の端子を成している。
おいては、容量素子（キャパシタ）が、共通に接続され
たソース及びドレインを有するＭＯＳトランジスタによ
って構成される例がある。このような容量素子は、一般
にデプレッション形ＭＯＳトランジスタから構成され、
ＭＯＳトランジスタの共通に接続されたソース及びドレ
インとゲートとの間に寄生容量が形成されており、この
共通に接続されたソース及びドレインとゲートとがこの
容量素子の双方の端子を成している。
【０００３】
【従来の技術】図６に従来のＭＯＳトランジスタから構
成される容量素子によって遅延時間を発生させる遅延時
間生成回路の例を示す。同図において、入力端５からの
信号はインバータ６及び８を介して同相の信号として伝
達されるものであるが、ＭＯＳトランジスタから成る容
量素子７が双方のインバータ６、８の入出力間のノード
Ａと接地間に設けられており、この容量素子７によって
入力端５から出力端９迄の信号伝達に所定の遅延時間（
ｔ１−ｔｏ）が設けられている。容量素子７は、Ｎチャ
ネルＭＯＳトランジスタから構成され、そのソース及び
ドレインが共通に接続され、このソース及びドレインと
ゲートとが一対の端子を成している。
成される容量素子によって遅延時間を発生させる遅延時
間生成回路の例を示す。同図において、入力端５からの
信号はインバータ６及び８を介して同相の信号として伝
達されるものであるが、ＭＯＳトランジスタから成る容
量素子７が双方のインバータ６、８の入出力間のノード
Ａと接地間に設けられており、この容量素子７によって
入力端５から出力端９迄の信号伝達に所定の遅延時間（
ｔ１−ｔｏ）が設けられている。容量素子７は、Ｎチャ
ネルＭＯＳトランジスタから構成され、そのソース及び
ドレインが共通に接続され、このソース及びドレインと
ゲートとが一対の端子を成している。
【０００４】
【発明が解決しようとする課題】一般にＭＯＳトランジ
スタでは、ソース・ゲート間に印加される電圧に従って
チャネルが形成され、またチャネル幅が変化するため、
ＭＯＳトランジスタから成る容量素子では、ゲート−ソ
ース・ドレイン間の端子間電圧に依存して静電容量（容
量値）が変化する。従って、かかる容量素子によって一
定の遅延時間を得る前記遅延時間生成回路の場合、正確
な遅延時間を事前に計算してこれを得ることが困難とい
う問題がある。
スタでは、ソース・ゲート間に印加される電圧に従って
チャネルが形成され、またチャネル幅が変化するため、
ＭＯＳトランジスタから成る容量素子では、ゲート−ソ
ース・ドレイン間の端子間電圧に依存して静電容量（容
量値）が変化する。従って、かかる容量素子によって一
定の遅延時間を得る前記遅延時間生成回路の場合、正確
な遅延時間を事前に計算してこれを得ることが困難とい
う問題がある。
【０００５】図７は、この形式のＮチャネルトランジス
タから成る容量素子における電圧依存性を説明する図で
ある。Ｎチャネルトランジスタは図６のごとく、ゲート
に入力電圧を与えられ、ソース・ドレインが共通にＧＮ
Ｄ端子に接続されている。図７は、ゲート端子に印加さ
れる電圧の変化が速い場合（例えば１００Ｈｚ以上）の
容量値の電圧特性図であり、容量値（ｐＦ）を縦軸に、
ゲートに印加される入力電圧（Ｖ）、即ちゲート−ソー
ス・ドレイン間電圧を横軸にとって示したものである。 同図に示されているように、この容量素子では端子電圧
が低下するに従い容量値が減少し、特にスレッシュホー
ルド電圧以下に端子電圧が低下する場合には、寄生容量
がゲートとソース・ドレインを形成する基板との間の容
量となり、容量値が大きく低下する。
タから成る容量素子における電圧依存性を説明する図で
ある。Ｎチャネルトランジスタは図６のごとく、ゲート
に入力電圧を与えられ、ソース・ドレインが共通にＧＮ
Ｄ端子に接続されている。図７は、ゲート端子に印加さ
れる電圧の変化が速い場合（例えば１００Ｈｚ以上）の
容量値の電圧特性図であり、容量値（ｐＦ）を縦軸に、
ゲートに印加される入力電圧（Ｖ）、即ちゲート−ソー
ス・ドレイン間電圧を横軸にとって示したものである。 同図に示されているように、この容量素子では端子電圧
が低下するに従い容量値が減少し、特にスレッシュホー
ルド電圧以下に端子電圧が低下する場合には、寄生容量
がゲートとソース・ドレインを形成する基板との間の容
量となり、容量値が大きく低下する。
【０００６】上記電圧特性図にも示されているように、
この容量素子が、遅延時間生成回路等に使用される場合
、又はその外に、端子間電圧がＭＯＳトランジスタのス
レッシュホールド電圧をまたいで正負方向に変化する別
の回路に使用される場合には特に、所望の正確な容量値
が得られないという問題がある。ところが、従来かかる
点に着目して、平坦な電圧特性を有する容量値を得るこ
とが可能なＭＯＳトランジスタから成る容量素子は知ら
れていなかった。
この容量素子が、遅延時間生成回路等に使用される場合
、又はその外に、端子間電圧がＭＯＳトランジスタのス
レッシュホールド電圧をまたいで正負方向に変化する別
の回路に使用される場合には特に、所望の正確な容量値
が得られないという問題がある。ところが、従来かかる
点に着目して、平坦な電圧特性を有する容量値を得るこ
とが可能なＭＯＳトランジスタから成る容量素子は知ら
れていなかった。
【０００７】本発明は、上記問題に鑑み、ＭＯＳトラン
ジスタから成る容量素子を備える半導体装置において、
容量素子の端子間に印加される電圧値及びその極性の変
化に対して容量値の変化が小さな容量素子を得て、例え
ば遅延時間生成回路において正確な遅延時間を得ること
が可能な容量素子を備える半導体装置を提供することを
目的とする。
ジスタから成る容量素子を備える半導体装置において、
容量素子の端子間に印加される電圧値及びその極性の変
化に対して容量値の変化が小さな容量素子を得て、例え
ば遅延時間生成回路において正確な遅延時間を得ること
が可能な容量素子を備える半導体装置を提供することを
目的とする。
【０００８】
【課題を達成するための手段】図１は本発明の原理図で
ある。同図において、１及び２は夫々第一及び第二のＭ
ＯＳトランジスタ、３及び４は夫々キャパシタの端子で
ある。
ある。同図において、１及び２は夫々第一及び第二のＭ
ＯＳトランジスタ、３及び４は夫々キャパシタの端子で
ある。
【０００９】前記目的を達成するため、本発明の半導体
装置は、図１に示したように、ソースとドレインとが夫
々共通接続され、該共通接続端とゲート電極との間に寄
生的に形成される寄生容量が該共通接続端と該ゲート電
極間に印加される電圧差に依存して夫々変化する第一及
び第二のＭＯＳトランジスタから構成され、該第一及び
第二のＭＯＳトランジスタ（１、２）の夫々の前記寄生
容量が並列接続されて形成されるキャパシタを有し、前
記第一及び第二のＭＯＳトランジスタ（１、２）の夫々
の前記電圧差に依存する寄生容量の変化に際して前記キ
ャパシタの静電容量が略一定値となるように形成される
ことを特徴とするものである。
装置は、図１に示したように、ソースとドレインとが夫
々共通接続され、該共通接続端とゲート電極との間に寄
生的に形成される寄生容量が該共通接続端と該ゲート電
極間に印加される電圧差に依存して夫々変化する第一及
び第二のＭＯＳトランジスタから構成され、該第一及び
第二のＭＯＳトランジスタ（１、２）の夫々の前記寄生
容量が並列接続されて形成されるキャパシタを有し、前
記第一及び第二のＭＯＳトランジスタ（１、２）の夫々
の前記電圧差に依存する寄生容量の変化に際して前記キ
ャパシタの静電容量が略一定値となるように形成される
ことを特徴とするものである。
【００１０】
【作用】本発明の半導体装置のキャパシタでは、第一及
び第二ＭＯＳトランジスタ１、２から成る各寄生容量を
相互に並列に接続して形成し、夫々のＭＯＳトランジス
タの電圧変化に依存する静電容量の変化に際してこのキ
ャパシタの静電容量が略一定値になるように構成するこ
とで、端子電圧に依存すること無く略一定の容量値を有
するキャパシタとすることができる。
び第二ＭＯＳトランジスタ１、２から成る各寄生容量を
相互に並列に接続して形成し、夫々のＭＯＳトランジス
タの電圧変化に依存する静電容量の変化に際してこのキ
ャパシタの静電容量が略一定値になるように構成するこ
とで、端子電圧に依存すること無く略一定の容量値を有
するキャパシタとすることができる。
【００１１】
【実施例】図２を参照して、本発明の第一の実施例の半
導体装置における容量素子の構成について説明する。図
２は、この容量素子の構成を示す回路図である。同図に
おいて、この容量素子はＰチャネル及びＮチャネルトＭ
ＯＳランジスタ１、２を夫々並列に、即ち双方のゲート
を相互に接続して一方の端子３と成し、双方の共通に接
続されたソース・ドレインを相互に接続して他方の端子
とする構成である。
導体装置における容量素子の構成について説明する。図
２は、この容量素子の構成を示す回路図である。同図に
おいて、この容量素子はＰチャネル及びＮチャネルトＭ
ＯＳランジスタ１、２を夫々並列に、即ち双方のゲート
を相互に接続して一方の端子３と成し、双方の共通に接
続されたソース・ドレインを相互に接続して他方の端子
とする構成である。
【００１２】図５は、図２に示された容量素子部分の断
面及びその配線接続構成を略図として示すものである。 同図において、ｐ形基板１１上にフィールド酸化膜１２
を挟んでＰチャネル及びＮチャネルＭＯＳトランジスタ
１３、１４が対となって形成されている。Ｐチャネルト
ランジスタ１３から成る容量素子部分では、Ｐチャネル
トランジスタを形成するためのＮ−ウエル（ｎ−領域）
１５が形成され、ゲートＧ直下のチャネル１６部分には
スレッシュホールド電圧Ｖｔｈ２を低く設定するため、
極く僅かな濃度のＢ（ホウ素）のみが打込まれている。
面及びその配線接続構成を略図として示すものである。 同図において、ｐ形基板１１上にフィールド酸化膜１２
を挟んでＰチャネル及びＮチャネルＭＯＳトランジスタ
１３、１４が対となって形成されている。Ｐチャネルト
ランジスタ１３から成る容量素子部分では、Ｐチャネル
トランジスタを形成するためのＮ−ウエル（ｎ−領域）
１５が形成され、ゲートＧ直下のチャネル１６部分には
スレッシュホールド電圧Ｖｔｈ２を低く設定するため、
極く僅かな濃度のＢ（ホウ素）のみが打込まれている。
【００１３】チャネル１６上には、酸化シリコン１７を
介してゲート電極を成す多結晶シリコン１８が薄層とし
て形成されており、また、Ｎ−ウエル１５内にはソース
Ｓ及びドレインＤを成すｐ＋層がイオン注入により形成
されている。
介してゲート電極を成す多結晶シリコン１８が薄層とし
て形成されており、また、Ｎ−ウエル１５内にはソース
Ｓ及びドレインＤを成すｐ＋層がイオン注入により形成
されている。
【００１４】Ｎチャネルトランジスタ１４から成る容量
素子部分では、基板１１のｐ−領域のフィールド酸化膜
で分離された部分がそのままＮチャネルトランジスタを
形成する領域となり、チャネル１９部分にスレッシュホ
ールド電圧Ｖｔｈ１を高く設定するため極く微量のＰ（
リン）のみが打込まれており、チャネル１９上にはゲー
トＧ部分がＰチャネルトランジスタのゲート部分と同様
に形成され、更に、ソースＳ及びドレインＤを成すｎ＋
層がやはりイオン打込みによって形成されている。
素子部分では、基板１１のｐ−領域のフィールド酸化膜
で分離された部分がそのままＮチャネルトランジスタを
形成する領域となり、チャネル１９部分にスレッシュホ
ールド電圧Ｖｔｈ１を高く設定するため極く微量のＰ（
リン）のみが打込まれており、チャネル１９上にはゲー
トＧ部分がＰチャネルトランジスタのゲート部分と同様
に形成され、更に、ソースＳ及びドレインＤを成すｎ＋
層がやはりイオン打込みによって形成されている。
【００１５】Ｐチャネル及びＮチャネルトランジスタ１
３、１４の双方のゲートＧはアルミ電極により共通に接
続され、また双方の各ソースＳ及びドレインＤも相互に
接続されると共に夫々のトランジスタ１３、１４の相互
に接続されたソースＳ及びドレインＤが共通に接続され
、夫々の共通に接続されたノード２０、２１から延長し
てこの容量素子の一対の端子２２、２３が形成される。
３、１４の双方のゲートＧはアルミ電極により共通に接
続され、また双方の各ソースＳ及びドレインＤも相互に
接続されると共に夫々のトランジスタ１３、１４の相互
に接続されたソースＳ及びドレインＤが共通に接続され
、夫々の共通に接続されたノード２０、２１から延長し
てこの容量素子の一対の端子２２、２３が形成される。
【００１６】上記実施例の半導体装置の容量素子の作用
について図４を参照して説明する。図４において、曲線
Ａ、Ｂ及びＣは夫々、Ｎチャネルトランジスタから成る
容量素子部分の容量特性、Ｐチャネルトランジスタから
成る容量素子部分の容量特性、及び合成した本発明の容
量素子の容量特性を夫々例示する曲線である。なお、従
来図で説明したと同様に、電圧変化の周波数は１００Ｈ
ｚ以上で且つ電圧極性はゲートにかかる電圧を正方向に
とってある。
について図４を参照して説明する。図４において、曲線
Ａ、Ｂ及びＣは夫々、Ｎチャネルトランジスタから成る
容量素子部分の容量特性、Ｐチャネルトランジスタから
成る容量素子部分の容量特性、及び合成した本発明の容
量素子の容量特性を夫々例示する曲線である。なお、従
来図で説明したと同様に、電圧変化の周波数は１００Ｈ
ｚ以上で且つ電圧極性はゲートにかかる電圧を正方向に
とってある。
【００１７】図４に示したように、夫々のトランジスタ
の容量特性Ａ、Ｂは端子間電圧に依存するが、双方のト
ランジスタの電圧特性によって相殺されるため、これら
を合成した容量素子全体の電圧特性Ｃはほぼ平坦になり
、容量値の電圧依存性が小さくなる。なお、容量値を平
坦にするには、双方のトランジスタの容量特性Ａ、Ｂの
和が一定値になるように各トランジスタの寄生容量の電
圧依存性を所望の特性となるように形成する。Ｎチャネ
ル及びＰチャネルの双方のトランジスタのスレッシュホ
ールド電圧Ｖｔｈ１、Ｖｔｈ２は、プロセス条件を適当
に設定することにより、拡散層の濃度を調整することで
夫々独立に再現性良く設定制御することが可能であるの
で、図２に示したＣ曲線における突出部ｍは、例えばＮ
チャネルトランジスタのスレッシュホールド電圧Ｖｔｈ
１を、同図に示したものよりも僅かに高くすることによ
って、更に小さくすることが可能である。
の容量特性Ａ、Ｂは端子間電圧に依存するが、双方のト
ランジスタの電圧特性によって相殺されるため、これら
を合成した容量素子全体の電圧特性Ｃはほぼ平坦になり
、容量値の電圧依存性が小さくなる。なお、容量値を平
坦にするには、双方のトランジスタの容量特性Ａ、Ｂの
和が一定値になるように各トランジスタの寄生容量の電
圧依存性を所望の特性となるように形成する。Ｎチャネ
ル及びＰチャネルの双方のトランジスタのスレッシュホ
ールド電圧Ｖｔｈ１、Ｖｔｈ２は、プロセス条件を適当
に設定することにより、拡散層の濃度を調整することで
夫々独立に再現性良く設定制御することが可能であるの
で、図２に示したＣ曲線における突出部ｍは、例えばＮ
チャネルトランジスタのスレッシュホールド電圧Ｖｔｈ
１を、同図に示したものよりも僅かに高くすることによ
って、更に小さくすることが可能である。
【００１８】ＭＯＳトランジスタから成る容量素子は、
半導体装置の他のトランジスタ部分を形成する工程と同
時に行うことができ、製造工程が少なくてすむため半導
体装置の製作コストの低減が可能であるので、最近多く
用いられるようになっており、本実施例のＰチャネル及
びＮチャネルトランジスタから成る容量値の電圧依存性
が小さな容量素子の応用範囲は極めて大きい。
半導体装置の他のトランジスタ部分を形成する工程と同
時に行うことができ、製造工程が少なくてすむため半導
体装置の製作コストの低減が可能であるので、最近多く
用いられるようになっており、本実施例のＰチャネル及
びＮチャネルトランジスタから成る容量値の電圧依存性
が小さな容量素子の応用範囲は極めて大きい。
【００１９】図３は本発明の第二の実施例の半導体装置
における容量素子の回路図である。同図に示したように
、この実施例では、第一及び第二のＭＯＳトランジスタ
が何れもＮチャネルＭＯＳトランジスタとして構成され
ている。この場合、第一のＭＯＳトランジスタのゲート
と、共通に接続されたソース及びドレインとを夫々、第
二のＭＯＳトランジスタの共通に接続されたソース及び
ドレインとゲートとに接続することで、双方のトランジ
スタを逆並列に接続している。この構成により双方のト
ランジスタにおける端子電圧に依存して変化する容量値
は相互に補償し合い、全体として容量素子の容量値が一
定となる。
における容量素子の回路図である。同図に示したように
、この実施例では、第一及び第二のＭＯＳトランジスタ
が何れもＮチャネルＭＯＳトランジスタとして構成され
ている。この場合、第一のＭＯＳトランジスタのゲート
と、共通に接続されたソース及びドレインとを夫々、第
二のＭＯＳトランジスタの共通に接続されたソース及び
ドレインとゲートとに接続することで、双方のトランジ
スタを逆並列に接続している。この構成により双方のト
ランジスタにおける端子電圧に依存して変化する容量値
は相互に補償し合い、全体として容量素子の容量値が一
定となる。
【００２０】なお、第二の実施例に代えて第一及び第二
のＭＯＳトランジスタを何れもＰチャネルトランジスタ
として構成し、双方のトランジスタをこの第二の実施例
の場合と同様に逆並列に接続することもできる。第二の
実施例の場合、Ｐチャネル及びＮチャネルトランジスタ
の何れを採用しても、トランジスタの寄生容量の容量特
性は、ソース・ドレインの拡散層濃度の設定、トランジ
スタのゲート長或いはゲート幅を夫々変えることによっ
て様々に設定可能である。即ち、ゲート幅による設定は
、ゲート幅に対するしきい値の依存性が生ずることとな
る短チャネル効果を利用することで、ＭＯＳトランジス
タのしきい値を変えるものである。この場合、ＭＯＳ容
量として構成するものであるから、通常のスイッチング
素子として動作するものではなく、短チャネル効果によ
る問題も生じない。
のＭＯＳトランジスタを何れもＰチャネルトランジスタ
として構成し、双方のトランジスタをこの第二の実施例
の場合と同様に逆並列に接続することもできる。第二の
実施例の場合、Ｐチャネル及びＮチャネルトランジスタ
の何れを採用しても、トランジスタの寄生容量の容量特
性は、ソース・ドレインの拡散層濃度の設定、トランジ
スタのゲート長或いはゲート幅を夫々変えることによっ
て様々に設定可能である。即ち、ゲート幅による設定は
、ゲート幅に対するしきい値の依存性が生ずることとな
る短チャネル効果を利用することで、ＭＯＳトランジス
タのしきい値を変えるものである。この場合、ＭＯＳ容
量として構成するものであるから、通常のスイッチング
素子として動作するものではなく、短チャネル効果によ
る問題も生じない。
【００２１】
【発明の効果】以上説明したように本発明によると、静
電容量の電圧依存性が小さなＭＯＳトランジスタから成
るキャパシタを提供でき、遅延時間生成回路等を含む半
導体装置の設計を容易化したという顕著な効果を奏する
。
電容量の電圧依存性が小さなＭＯＳトランジスタから成
るキャパシタを提供でき、遅延時間生成回路等を含む半
導体装置の設計を容易化したという顕著な効果を奏する
。
【図１】本発明の原理図である。
【図２】第一の実施例半導体装置の容量素子の回路図で
ある。
ある。
【図３】第二の実施例の半導体装置の容量素子の回路図
である。
である。
【図４】図２の容量素子の容量特性を説明するための作
用説明図である。
用説明図である。
【図５】図２の容量素子部分の構造を示す断面及び配線
構成を示す略図である。
構成を示す略図である。
【図６】従来の遅延時間生成回路の回路図である。
【図７】従来の半導体装置の容量素子の容量特性の説明
図である。
図である。
１：第一のＭＯＳトランジスタ
２：第二のＭＯＳトランジスタ
３、４、２２、２３：端子
７：容量素子（キャパシタ）
１１ ：Ｐ形基板
１３：Ｐチャネルトランジスタ
１４：Ｎチャネルトランジスタ
１５：Ｎウエル
１６、１９：チャネル
Ｓ：ソース
Ｄ：ドレイン
Ｇ：ゲート
Claims (3)
- 【請求項１】ソースとドレインとが夫々共通接続され、
該共通接続端とゲート電極との間に寄生的に形成される
寄生容量が該共通接続端と該ゲート電極間に印加される
電圧差に依存して夫々変化する第一及び第二のＭＯＳト
ランジスタから構成され、該第一及び第二のＭＯＳトラ
ンジスタ（１、２）の夫々の前記寄生容量が並列接続さ
れて形成されるキャパシタを有し、前記第一及び第二の
ＭＯＳトランジスタ（１、２）の夫々の前記電圧差に依
存する寄生容量の変化に際して前記キャパシタの静電容
量が略一定値となるように形成されることを特徴とする
半導体装置。 - 【請求項２】前記第一及び第二のＭＯＳトランジスタが
夫々Ｐチャネルトランジスタ及びＮチャネルトランジス
タから構成され、前記Ｐチャネル及びＮチャネルトラン
ジスタの双方の前記ゲート電極相互及び前記共通接続端
相互が夫々接続されることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】前記第一及び第二のＭＯＳトランジスタが
相互に同じ導電型のトランジスタとして構成され、前記
第一のＭＯＳトランジスタの前記ゲート電極及び前記共
通接続端が夫々、前記第二のＭＯＳトランジスタの前記
共通接続端及び前記ゲート電極とに接続されることを特
徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3147743A JP2679450B2 (ja) | 1991-06-20 | 1991-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3147743A JP2679450B2 (ja) | 1991-06-20 | 1991-06-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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1991
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