JPH0744256B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0744256B2 JPH0744256B2 JP63291306A JP29130688A JPH0744256B2 JP H0744256 B2 JPH0744256 B2 JP H0744256B2 JP 63291306 A JP63291306 A JP 63291306A JP 29130688 A JP29130688 A JP 29130688A JP H0744256 B2 JPH0744256 B2 JP H0744256B2
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- JP
- Japan
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- type
- diffusion region
- insulating film
- conductivity type
- type diffusion
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にMOS型容量素子を
備えた半導体集積回路に関する。
備えた半導体集積回路に関する。
従来、この種の半導体集積回路は、第５図に示すよう
に、ｐ型シリコン基板１の主面に設けたｎ型ウェル２
と、ｎ型ウェル２の表面のチャネル形成領域に設けたp-
型領域３と、ｎ型ウェル２を含む表面に設けたゲート絶
縁膜４と、ゲート絶縁膜４の上に設けたゲート電極５
と、ゲート電極５に整合してｎ型ウェル２の表面に設け
たp+型拡散領域６と、p+型拡散領域６に隣接してｎ型ウ
ェル２の表面に設けたn+型拡散領域７と、ゲート電極５
を含む表面に設けた層間絶縁膜８と層間絶縁膜８に設け
たコンタクト用開孔部と、前記開孔部を介してゲート電
極５に接続した配線９、p+型拡散領域６の一方に接続し
た配線10、他方のp+型拡散領域６及びn+型拡散領域７の
双方に接続する配線11とをそれぞれ備え、配線10と配線
11を接続してMOS型容量素子を構成する。
に、ｐ型シリコン基板１の主面に設けたｎ型ウェル２
と、ｎ型ウェル２の表面のチャネル形成領域に設けたp-
型領域３と、ｎ型ウェル２を含む表面に設けたゲート絶
縁膜４と、ゲート絶縁膜４の上に設けたゲート電極５
と、ゲート電極５に整合してｎ型ウェル２の表面に設け
たp+型拡散領域６と、p+型拡散領域６に隣接してｎ型ウ
ェル２の表面に設けたn+型拡散領域７と、ゲート電極５
を含む表面に設けた層間絶縁膜８と層間絶縁膜８に設け
たコンタクト用開孔部と、前記開孔部を介してゲート電
極５に接続した配線９、p+型拡散領域６の一方に接続し
た配線10、他方のp+型拡散領域６及びn+型拡散領域７の
双方に接続する配線11とをそれぞれ備え、配線10と配線
11を接続してMOS型容量素子を構成する。
このようにしてゲート絶縁膜４を介して対向するゲート
電極５とp-型領域とにより構成される容量部のＣ−Ｖ特
性は第６図に示すように、ゲート電極５に負電圧を印加
したときの容量Ｃはゲート絶縁膜のみで形成される容量
COXになるが、OV近傍ではp-型領域３の表面に空乏層が
でき、容量Ｃは となり小さくなる。ゲート電極の電圧を次第に上げるに
従いｎ型反転層が形成されるようになるが、n+型拡散領
域７がチャネル領域と接していない為、ｎ型反転層とｐ
型領域３の間の空乏層がＣ−Ｖ特性に関与し第６図のよ
うに一定値におさまってしまう。
電極５とp-型領域とにより構成される容量部のＣ−Ｖ特
性は第６図に示すように、ゲート電極５に負電圧を印加
したときの容量Ｃはゲート絶縁膜のみで形成される容量
COXになるが、OV近傍ではp-型領域３の表面に空乏層が
でき、容量Ｃは となり小さくなる。ゲート電極の電圧を次第に上げるに
従いｎ型反転層が形成されるようになるが、n+型拡散領
域７がチャネル領域と接していない為、ｎ型反転層とｐ
型領域３の間の空乏層がＣ−Ｖ特性に関与し第６図のよ
うに一定値におさまってしまう。
又、第５図に示すn+型拡散領域７がチャネル領域と接し
ていない為、従来例に示すMOS容量には余分な抵抗成分
もしくは、容量成分が関与してしまう。
ていない為、従来例に示すMOS容量には余分な抵抗成分
もしくは、容量成分が関与してしまう。
第７図は第５図の容量部のチャネル長方向に対し垂直な
面の断面図である。
面の断面図である。
図に示すように、ｎ型ウェル２に対し正極性の電圧を印
加して、チャネル領域の表面にｎ型反転層12が形成され
た場合に、ｎ型反転層12は、素子領域を区画するフィー
ルド絶縁膜13の下面に設けたチャネルストッパ14を介す
るn+型拡散領域７との接続の並列接続の形になってお
り、主としてチャネルストッパ14とｎ型ウェル２の抵抗
成分と、ｎ型反転層12とp-型領域３の間及びP-型領域３
とｎ型ウェル２の間の容量成分が関与してきてししまう
結果となり純粋なMOS容量以外に余分なものがついてし
まう。
加して、チャネル領域の表面にｎ型反転層12が形成され
た場合に、ｎ型反転層12は、素子領域を区画するフィー
ルド絶縁膜13の下面に設けたチャネルストッパ14を介す
るn+型拡散領域７との接続の並列接続の形になってお
り、主としてチャネルストッパ14とｎ型ウェル２の抵抗
成分と、ｎ型反転層12とp-型領域３の間及びP-型領域３
とｎ型ウェル２の間の容量成分が関与してきてししまう
結果となり純粋なMOS容量以外に余分なものがついてし
まう。
上述した従来の半導体集積回路は、n+型拡散領域７がチ
ャネル領域と接していないのでMOS容量のＣ−Ｖ特性が
２極間の電位差により階段状に変化したり、チャネルと
n+型拡散領域７の間に抵抗成分が介在し純粋なMOS容量
のみではなく回路上不具合が生じるという欠点がある。
ャネル領域と接していないのでMOS容量のＣ−Ｖ特性が
２極間の電位差により階段状に変化したり、チャネルと
n+型拡散領域７の間に抵抗成分が介在し純粋なMOS容量
のみではなく回路上不具合が生じるという欠点がある。
本発明の半導体集積回路は、一導電型半導体基板の一主
面に設けた逆導電型のウェルと、前記ウェルを含む表面
に形成したゲート絶縁膜と、前記ウェル上の前記ゲート
絶縁膜の上に形成したゲート電極と、前記ゲート電極直
下の前記ウェルの表面のチャネル領域に形成した低不純
物濃度の第１の一導電型拡散領域と、前記第１の一導電
型拡散領域の一方の側面に接続して形成した高不純物濃
度の第２の一導電型拡散領域と、前記第１の一導電型拡
散領域の他方の側面に接触して形成した高不純物濃度の
逆導電型拡散領域と、前記ゲート電極を含む表面に形成
した層間絶縁膜と、前記層間絶縁膜に形成したコンタク
トホールを介して前記第２の一導電型拡散領域と前記逆
導電型拡散領域とを電気的に接続した配線とを備えて構
成したMOS型容量素子を有する。
面に設けた逆導電型のウェルと、前記ウェルを含む表面
に形成したゲート絶縁膜と、前記ウェル上の前記ゲート
絶縁膜の上に形成したゲート電極と、前記ゲート電極直
下の前記ウェルの表面のチャネル領域に形成した低不純
物濃度の第１の一導電型拡散領域と、前記第１の一導電
型拡散領域の一方の側面に接続して形成した高不純物濃
度の第２の一導電型拡散領域と、前記第１の一導電型拡
散領域の他方の側面に接触して形成した高不純物濃度の
逆導電型拡散領域と、前記ゲート電極を含む表面に形成
した層間絶縁膜と、前記層間絶縁膜に形成したコンタク
トホールを介して前記第２の一導電型拡散領域と前記逆
導電型拡散領域とを電気的に接続した配線とを備えて構
成したMOS型容量素子を有する。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す半導体チップの断
面図である。
面図である。
第１図に示すように、ｐ型シリコン基板１の主面にｎ型
ウェル２を選択的に設け、ｎ型ウェル２の表面のチャネ
ル形成領域にｐ型不純物を選択的にイオン注入してp-型
領域３を設ける。次に、ｎ型ウェル２を含む表面にゲー
ト絶縁膜４を設け、ゲート絶縁膜４の上に多結晶シリコ
ン層を堆積してこれを選択的にエッチングしてゲート電
極５を形成する。次に、ゲート電極５に整合してｎ型ウ
ェル２内に不純物をイオン注入しP+型拡散領域６を設
け、同様に不純物をイオン注入してゲート電極５に整合
し且つp-型領域３と隣接するn+型拡散領域７を選択的に
形成する。次に、ゲート電極５を含む表面に層間絶縁膜
８を堆積し、コンタクト用の開孔部を設ける。次に、前
記開孔部を介してゲート電極５に接続する配線９、p+型
拡散領域６に接続する配線10、n+型拡散領域７と接続す
る配線11をそれぞれ設け、配線10と配線11を接続してMO
S型容量素子を形成する。
ウェル２を選択的に設け、ｎ型ウェル２の表面のチャネ
ル形成領域にｐ型不純物を選択的にイオン注入してp-型
領域３を設ける。次に、ｎ型ウェル２を含む表面にゲー
ト絶縁膜４を設け、ゲート絶縁膜４の上に多結晶シリコ
ン層を堆積してこれを選択的にエッチングしてゲート電
極５を形成する。次に、ゲート電極５に整合してｎ型ウ
ェル２内に不純物をイオン注入しP+型拡散領域６を設
け、同様に不純物をイオン注入してゲート電極５に整合
し且つp-型領域３と隣接するn+型拡散領域７を選択的に
形成する。次に、ゲート電極５を含む表面に層間絶縁膜
８を堆積し、コンタクト用の開孔部を設ける。次に、前
記開孔部を介してゲート電極５に接続する配線９、p+型
拡散領域６に接続する配線10、n+型拡散領域７と接続す
る配線11をそれぞれ設け、配線10と配線11を接続してMO
S型容量素子を形成する。
第２図は本発明の第１の実施例のＣ−Ｖ特性図である。
第２図に示すように、ゲート電極５にｎ型ウェル２に対
して負電圧を印加した場合の容量Ｃはゲート絶縁膜のみ
で得られる容量COXとなり、OV近傍から正電圧側にかけ
チャネル表面に空乏層が形成され、容量Ｃは となり小さくなるが、電圧を更に増加させるとｎ型反転
層が形成され、n+型拡散領域７がチャネル領域に隣接し
ている為に容量値は再びCOXに戻る。よって第６図の従
来のMOS容量のＣ−Ｖ特性と比較してわかるように、こ
の実施例のＣ−Ｖ特性の方が電圧依存性がなくなった。
又n+型領域４をチャネルに隣接して形成した為、電圧を
上げた時できるｎ型反転層と接する為従来のMOS容量素
子と異なるウェル領域の抵抗成分を除外することができ
る。
して負電圧を印加した場合の容量Ｃはゲート絶縁膜のみ
で得られる容量COXとなり、OV近傍から正電圧側にかけ
チャネル表面に空乏層が形成され、容量Ｃは となり小さくなるが、電圧を更に増加させるとｎ型反転
層が形成され、n+型拡散領域７がチャネル領域に隣接し
ている為に容量値は再びCOXに戻る。よって第６図の従
来のMOS容量のＣ−Ｖ特性と比較してわかるように、こ
の実施例のＣ−Ｖ特性の方が電圧依存性がなくなった。
又n+型領域４をチャネルに隣接して形成した為、電圧を
上げた時できるｎ型反転層と接する為従来のMOS容量素
子と異なるウェル領域の抵抗成分を除外することができ
る。
第３図は本発明の第２の実施例を示す等価回路図であ
る。
る。
第１図で示したMOS型容量素子の接続に関し、第１のMOS
型容量素子21に対し第２のMOS型容量素子22を逆極性に
して並列接続にした容量素子である。MOS型容量素子21,
22は実質的に同一の形状，材質で構成される。
型容量素子21に対し第２のMOS型容量素子22を逆極性に
して並列接続にした容量素子である。MOS型容量素子21,
22は実質的に同一の形状，材質で構成される。
第４図は本発明の第２の実施例のＣ−Ｖ特性図である。
図に示すように、第１のMOS型容量素子のＣ−Ｖ特性23
と第２のMOS型容量素子のＣ−Ｖ特性はOV点を中心にし
て対称形となっており、合成した容量素子のＣ−Ｖ特性
25は第1,第２のMOS容量素子21,22の特性の和になり、こ
の特性を見てわかる通りOV近傍でのくぼみの大きさは、
個々の容量の場合と同じであるが、合成された容量素子
の特性で平坦な部分の容量値が２倍になっているので、
実質的に変動値の比が低減し、電圧依存性の小さいMOS
型容量素子が得られる。
と第２のMOS型容量素子のＣ−Ｖ特性はOV点を中心にし
て対称形となっており、合成した容量素子のＣ−Ｖ特性
25は第1,第２のMOS容量素子21,22の特性の和になり、こ
の特性を見てわかる通りOV近傍でのくぼみの大きさは、
個々の容量の場合と同じであるが、合成された容量素子
の特性で平坦な部分の容量値が２倍になっているので、
実質的に変動値の比が低減し、電圧依存性の小さいMOS
型容量素子が得られる。
以上説明したように本発明は、MOS型容量素子のチャネ
ル領域に隣接してp+,n+両領域を設けることにより、従
来に比べ大幅に容量値の電圧依存性を軽減でき、余分な
抵抗成分を排除できる為、高精度の回路に使用できる効
果がある。
ル領域に隣接してp+,n+両領域を設けることにより、従
来に比べ大幅に容量値の電圧依存性を軽減でき、余分な
抵抗成分を排除できる為、高精度の回路に使用できる効
果がある。
第１図は本発明の第１の実施例を示す半導体チップの断
面図、第２図は本発明の第１の実施例のＣ−Ｖ特性図、
第３図は本発明の第２の実施例を示す等価回路図、第４
図は本発明の第２の実施例のＣ−Ｖ特性図、第５図は従
来の半導体集積回路の一例を示す半導体チップの断面
図、第６図は従来の半導体集積回路のＣ−Ｖ特性図、第
７図は第５図の容量部のチャネル長方向に対し垂直な面
の断面図である。 １……ｐ型シリコン基板、２……ｎ型ウェル、３……p-
型領域、４……ゲート絶縁膜、５……ゲート電極、６…
…p+型拡散領域、７……n+型拡散領域、８……層間絶縁
膜、9,10,11……配線、12……ｎ型反転層、13……フィ
ールド絶縁膜、14……チャネルストッパ、21,22……MOS
型容量素子、23……第１のMOS型容量素子のＣ−Ｖ特
性、24……第２のMOS型容量素子のＣ−Ｖ特性、25……
合成した容量素子のＣ−Ｖ特性。
面図、第２図は本発明の第１の実施例のＣ−Ｖ特性図、
第３図は本発明の第２の実施例を示す等価回路図、第４
図は本発明の第２の実施例のＣ−Ｖ特性図、第５図は従
来の半導体集積回路の一例を示す半導体チップの断面
図、第６図は従来の半導体集積回路のＣ−Ｖ特性図、第
７図は第５図の容量部のチャネル長方向に対し垂直な面
の断面図である。 １……ｐ型シリコン基板、２……ｎ型ウェル、３……p-
型領域、４……ゲート絶縁膜、５……ゲート電極、６…
…p+型拡散領域、７……n+型拡散領域、８……層間絶縁
膜、9,10,11……配線、12……ｎ型反転層、13……フィ
ールド絶縁膜、14……チャネルストッパ、21,22……MOS
型容量素子、23……第１のMOS型容量素子のＣ−Ｖ特
性、24……第２のMOS型容量素子のＣ−Ｖ特性、25……
合成した容量素子のＣ−Ｖ特性。
Claims (1)
- 【請求項１】一導電型半導体基板の一主面に設けた逆導
電型のウェルと、前記ウェルを含む表面に形成したゲー
ト絶縁膜と、前記ウェル上の前記ゲート絶縁膜の上に形
成したゲート電極と、前記ゲート電極直下の前記ウェル
の表面のチャネル領域に形成した低不純物濃度の第１の
一導電型拡散領域と、前記第１の一導電型拡散領域の一
方の側面に接続して形成した高不純物濃度の第２の一導
電型拡散領域と、前記第１の一導電型拡散領域の他方の
側面に接触して形成した高不純物濃度の逆導電型拡散領
域と、前記ゲート電極を含む表面に形成した層間絶縁膜
と、前記層間絶縁膜に形成したコンタクトホールを介し
て前記第２の一導電型拡散領域と前記逆導電型拡散領域
とを電気的に接続した配線とを備えて構成したMOS型容
量素子を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291306A JPH0744256B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291306A JPH0744256B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02137255A JPH02137255A (ja) | 1990-05-25 |
| JPH0744256B2 true JPH0744256B2 (ja) | 1995-05-15 |
Family
ID=17767189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291306A Expired - Lifetime JPH0744256B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744256B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7825447B2 (en) | 2004-04-28 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | MOS capacitor and semiconductor device |
| EP1863090A1 (en) | 2006-06-01 | 2007-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP2006319370A (ja) * | 2006-08-11 | 2006-11-24 | Sharp Corp | Ｍｏｓ型容量素子および液晶表示装置の製造方法 |
| JP4512570B2 (ja) * | 2006-08-11 | 2010-07-28 | シャープ株式会社 | 液晶表示装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5863160A (ja) * | 1981-10-09 | 1983-04-14 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリセル |
-
1988
- 1988-11-17 JP JP63291306A patent/JPH0744256B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02137255A (ja) | 1990-05-25 |
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