JPH02228063A - 高周波集積回路チヤンネル・キヤパシタ - Google Patents
高周波集積回路チヤンネル・キヤパシタInfo
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- JPH02228063A JPH02228063A JP1335269A JP33526989A JPH02228063A JP H02228063 A JPH02228063 A JP H02228063A JP 1335269 A JP1335269 A JP 1335269A JP 33526989 A JP33526989 A JP 33526989A JP H02228063 A JPH02228063 A JP H02228063A
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- 239000003990 capacitor Substances 0.000 title claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 238000009751 slip forming Methods 0.000 claims abstract 2
- 238000009792 diffusion process Methods 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 24
- 229920005591 polysilicon Polymers 0.000 abstract description 24
- 239000002184 metal Substances 0.000 abstract description 8
- 239000012535 impurity Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は広くは集積回路構造に関し、特に高周波動作
用に適した集積回路チャンネル拳キャパシタを形成する
構造に関する。
用に適した集積回路チャンネル拳キャパシタを形成する
構造に関する。
各種の集積回路キャパシタ構造が開発されてきたが、極
く頻繁にそのキャパシタを形成する構造はそれが相当変
化するよう集積回路製造処理に密接に関連するものであ
った。例えば、米国特許第４、４１９．８１２号は２つ
のポリシリコン層製造処理を必要とする連続形成された
ポリシリコンの２つの並列プレート層を使用するキャパ
シタ構造を開示している。機能的制約は先行技術構造と
共通である。例えば、米国特許第３．８６０．９４５号
は精錬されたエピタキシャル構造の逆バイアスｐ−ｎジ
ャンクションによって製造された集積回路キャパシタの
構造を開示している。■端子としての誘電分離された電
極と第２端子としての重くドープした基板との間に形成
された集積回路キャパシタの構造は米国特許第４．１５
８．２４９号に開示されている。この場合、重くドープ
した基板電極によって形成されているキャパシタ・プレ
ートの有効領域は横に配置され大きさを変更しうるデプ
リーション領域で変化する。
く頻繁にそのキャパシタを形成する構造はそれが相当変
化するよう集積回路製造処理に密接に関連するものであ
った。例えば、米国特許第４、４１９．８１２号は２つ
のポリシリコン層製造処理を必要とする連続形成された
ポリシリコンの２つの並列プレート層を使用するキャパ
シタ構造を開示している。機能的制約は先行技術構造と
共通である。例えば、米国特許第３．８６０．９４５号
は精錬されたエピタキシャル構造の逆バイアスｐ−ｎジ
ャンクションによって製造された集積回路キャパシタの
構造を開示している。■端子としての誘電分離された電
極と第２端子としての重くドープした基板との間に形成
された集積回路キャパシタの構造は米国特許第４．１５
８．２４９号に開示されている。この場合、重くドープ
した基板電極によって形成されているキャパシタ・プレ
ートの有効領域は横に配置され大きさを変更しうるデプ
リーション領域で変化する。
上記のような先行技術においては、高周波に適した低抵
抗キャパシタ領域を形成するために、半導体拡散の最少
設計ルールと、電界効果トランジスタの最少設計ルール
とを使用することができる集積回路キャパシタが必要で
あった。
抗キャパシタ領域を形成するために、半導体拡散の最少
設計ルールと、電界効果トランジスタの最少設計ルール
とを使用することができる集積回路キャパシタが必要で
あった。
この発明による高周波集積回路キャパシタ構造は最少設
計ルールのソース／ドレイン拡散領域と組合わされた複
数の共通に接続された最少設計ルール電界効果ゲート電
極領域を含む。各ゲート電極によって規定された最小長
チャンネルは、トランジスタのしきい値以上にバイアス
されると、ゲート電極とソース／ドレイン領域によって
表わされたノードとの間にチャンネル領域とそれに関連
して有効なチャンネル・キャパシタとを提供する。
計ルールのソース／ドレイン拡散領域と組合わされた複
数の共通に接続された最少設計ルール電界効果ゲート電
極領域を含む。各ゲート電極によって規定された最小長
チャンネルは、トランジスタのしきい値以上にバイアス
されると、ゲート電極とソース／ドレイン領域によって
表わされたノードとの間にチャンネル領域とそれに関連
して有効なチャンネル・キャパシタとを提供する。
幅・長さ比が十分１０を越えるチャンネル領域と最小長
ゲート電極とを使用するゲート電極の組入れ配置は基板
の単位領域当り例外的に低い抵抗と例外的に高い容量と
を有するチャンネル・キャパシタを形成する。
ゲート電極とを使用するゲート電極の組入れ配置は基板
の単位領域当り例外的に低い抵抗と例外的に高い容量と
を有するチャンネル・キャパシタを形成する。
ＣＭＯ８に使用された電気的に共通のポリシリコン層と
電気的に逆の共通なソース／ドレイン領域とで形成され
たキャパシタはしきい値範囲を無能力にすることなく、
電圧の両端において公称２二ｌの容量変化を受けるだけ
で、電源の全範囲において高周波性能を与えることがで
きる。
電気的に逆の共通なソース／ドレイン領域とで形成され
たキャパシタはしきい値範囲を無能力にすることなく、
電圧の両端において公称２二ｌの容量変化を受けるだけ
で、電源の全範囲において高周波性能を与えることがで
きる。
第１図は、第２図及び第３図にはその構造の断面図を示
めしている半導体基板ｌのある領域の平面図である。第
２図に示すように、複数の集積回路ポリシリコン・ゲー
ト電極構造２は共通に接続され横に配置された第１のポ
リシリコン層領域３から中央領域に延びる。第１のポリ
シリコン層領域３は複数のポリシリコン・コンタクト４
を通して斜線で示す低抵抗金属層６に接続される。第１
図は連続するポリシリコン電極２の間、に９ある複数の
組合わせソース／ドレイン拡散７をも示す。第１の不純
物形の重くドープした拡散は軽くドープした第２の不純
物形の基板ｌに形成され、コンタクト８を通し反対端に
おいて、斜線で示すように、その上にある低抵抗金属線
９に抵抗的且つ共通に接続される。
めしている半導体基板ｌのある領域の平面図である。第
２図に示すように、複数の集積回路ポリシリコン・ゲー
ト電極構造２は共通に接続され横に配置された第１のポ
リシリコン層領域３から中央領域に延びる。第１のポリ
シリコン層領域３は複数のポリシリコン・コンタクト４
を通して斜線で示す低抵抗金属層６に接続される。第１
図は連続するポリシリコン電極２の間、に９ある複数の
組合わせソース／ドレイン拡散７をも示す。第１の不純
物形の重くドープした拡散は軽くドープした第２の不純
物形の基板ｌに形成され、コンタクト８を通し反対端に
おいて、斜線で示すように、その上にある低抵抗金属線
９に抵抗的且つ共通に接続される。
第１図の構造の２−２線断面図を第２図に示す。
第２図はポリシリコン電極２がゲート誘電体１１で基板
ｌのチャンネル領域１２がら分離され、大体連続するソ
ース／ドレイン拡散領域７の間に配置されることを示す
。これは電界効果トランジスタに類似するものである。
ｌのチャンネル領域１２がら分離され、大体連続するソ
ース／ドレイン拡散領域７の間に配置されることを示す
。これは電界効果トランジスタに類似するものである。
この構造的類似性は意図的なものであり、領域１２にチ
ャンネル・キャパシタを形成する目的を与える。しがし
、ゲート電極２の電位は基板ｌにチャンネル領域１３を
形成するよう反転させるのに十分であり、そのチャンネ
ル領域１３はソース／ドレイン拡散領域７のキャパシタ
拳プレート形電気拡大部となる。
ャンネル・キャパシタを形成する目的を与える。しがし
、ゲート電極２の電位は基板ｌにチャンネル領域１３を
形成するよう反転させるのに十分であり、そのチャンネ
ル領域１３はソース／ドレイン拡散領域７のキャパシタ
拳プレート形電気拡大部となる。
第３図は第１図の３−３線一部断面図である。
コンタクト８及び低抵抗金属層９は連続的ソース／ドレ
イン拡散領域７を電気的に接続して並列に形成し、金属
層９のノードによって表わされるキャパシタの１電極を
共通に接続する。第２図のキャパシタはその第２のプレ
ートとして複数の共通且つ並列に接続された第１のポリ
シリコン層電極２を有する。キャパシタ誘電体は典型的
には二酸化シリコン組成のゲート誘電体１１である。
イン拡散領域７を電気的に接続して並列に形成し、金属
層９のノードによって表わされるキャパシタの１電極を
共通に接続する。第２図のキャパシタはその第２のプレ
ートとして複数の共通且つ並列に接続された第１のポリ
シリコン層電極２を有する。キャパシタ誘電体は典型的
には二酸化シリコン組成のゲート誘電体１１である。
キャパシタの１電極かチャンネル１３で規定されると、
この構造のキャパシタは、ポリシリコン電極２の電位が
有効な電界効果トランジスタのしきい値を越えたとき、
すなわち、チャンネル領域１３の軽くドープされた基板
ｌが反転されソース／ドレイン拡散領域１７に電気的に
共通になったときにのみアクティブになる。典型的なし
きい値電圧は０．７ボルトである。
この構造のキャパシタは、ポリシリコン電極２の電位が
有効な電界効果トランジスタのしきい値を越えたとき、
すなわち、チャンネル領域１３の軽くドープされた基板
ｌが反転されソース／ドレイン拡散領域１７に電気的に
共通になったときにのみアクティブになる。典型的なし
きい値電圧は０．７ボルトである。
この形のチャンネルｅキャパシタはＣＭＯ８集積回路に
も十分使用され、その使用は好ましい。
も十分使用され、その使用は好ましい。
ＣＭＯ５に応用する際、相補ｎチャンネル・キャパシタ
構造及びｐチャンネル・キャパシタ構造はゲート・ポリ
シリコン電極を共通にし、ソース／ドレイン拡散電極を
共通にするよう構成され、接続される。そのような並列
構造に有効なキャパシタは、電極２の電圧が電源制限の
１しきい値に近付くまで各チャンネル・キャパシタ領域
の寄与の合計にほぼ等しい。その後、半分又は一方の側
の合成相補キャパシタ構造は他方がアクティブである間
ディセーブルされる。故に、このキャパシタ構造は、相
補的に終るのではな（、限りな（電源に近付くように容
量値が減少するという認識をもって、ＣＭＯ８に対する
応用に適している。
構造及びｐチャンネル・キャパシタ構造はゲート・ポリ
シリコン電極を共通にし、ソース／ドレイン拡散電極を
共通にするよう構成され、接続される。そのような並列
構造に有効なキャパシタは、電極２の電圧が電源制限の
１しきい値に近付くまで各チャンネル・キャパシタ領域
の寄与の合計にほぼ等しい。その後、半分又は一方の側
の合成相補キャパシタ構造は他方がアクティブである間
ディセーブルされる。故に、このキャパシタ構造は、相
補的に終るのではな（、限りな（電源に近付くように容
量値が減少するという認識をもって、ＣＭＯ８に対する
応用に適している。
この設計のチャンネル・キャパシタについては多数の利
益がある。第１に、このチャンネル・キャパシタは電界
効果トランジスタの製造動作の一部として形成される。
益がある。第１に、このチャンネル・キャパシタは電界
効果トランジスタの製造動作の一部として形成される。
その製造はゲート・アレイ集積回路製品の基礎設定の途
中で行われる。第２の点として、電界効果装置キャパシ
タ構造を使用すると、設計者は詳細な電界効果トランジ
スタの製造から開発した高度に熟練した製造経験及び設
計技術を用いることができることである。例えば、集積
回路の製造はポリシリコン層２のパターンの精密な形成
を通して非常に正確にチャンネル長を制御するのが普通
である。同様にして、誘電体１１の寸法的電気的パラメ
ータはほとんどの半導体装置製造者が持つゲート誘電体
形成の優秀な経験レベルから有益である。
中で行われる。第２の点として、電界効果装置キャパシ
タ構造を使用すると、設計者は詳細な電界効果トランジ
スタの製造から開発した高度に熟練した製造経験及び設
計技術を用いることができることである。例えば、集積
回路の製造はポリシリコン層２のパターンの精密な形成
を通して非常に正確にチャンネル長を制御するのが普通
である。同様にして、誘電体１１の寸法的電気的パラメ
ータはほとんどの半導体装置製造者が持つゲート誘電体
形成の優秀な経験レベルから有益である。
このチャンネル・キャパシタ構造における固有の低抵抗
は電界効果トランジスタの開発で取得した知識による方
式から得られる。最小のチャンネル長及び抵抗の設計ル
ールはポリシリコン２によって定まるチャンネル長に直
接適用される。類似する最小拡散寸法経験は精密な低抵
抗ソース／ドレイン・タイプ拡散領域７の形成に適用さ
れる。
は電界効果トランジスタの開発で取得した知識による方
式から得られる。最小のチャンネル長及び抵抗の設計ル
ールはポリシリコン２によって定まるチャンネル長に直
接適用される。類似する最小拡散寸法経験は精密な低抵
抗ソース／ドレイン・タイプ拡散領域７の形成に適用さ
れる。
容量性抵抗は、各チャンネル領域１３のキャパシタΦプ
レートが等しい電位の２つのソース／ドレイン領域で接
続されるという事実によって低下さえするであろう。
レートが等しい電位の２つのソース／ドレイン領域で接
続されるという事実によって低下さえするであろう。
このチャンネル・キャパシタを決定するための最小ポリ
シリコン及びソース／ドレイン拡散の幾何学的配列は小
さな値のキャパシタに対する構造に拘束しない。第１図
かられかるように、容量の大きさは各ポリシリコン・ゲ
ート電極領域チャンネル・キャパシタの総和に等しい。
シリコン及びソース／ドレイン拡散の幾何学的配列は小
さな値のキャパシタに対する構造に拘束しない。第１図
かられかるように、容量の大きさは各ポリシリコン・ゲ
ート電極領域チャンネル・キャパシタの総和に等しい。
指状間ポリシリコン・パターンと、そのようなポリシリ
コン・パターンを分離する曲りくねった形状の拡散パタ
ーンとは例外的に低い抵抗であり、それに対応して高い
動作周波数性能を有する複合チャンネル・キャパシタ構
造を与えることができる。
コン・パターンを分離する曲りくねった形状の拡散パタ
ーンとは例外的に低い抵抗であり、それに対応して高い
動作周波数性能を有する複合チャンネル・キャパシタ構
造を与えることができる。
第１図は高周波チャンネル・キャパシタを形成する集積
回路パターンの平面図、 第２図及び第３図は第１図のレイアウトの断面図である
。 図中、１・・・半導体基板、２・・・ポリシリコン・ゲ
ート電極構造、３・・・第１のポリシリコン領域、４・
・・ポリシリコン・コンタクト、６・・・低抵抗金属層
、７・・・ソース／ドレイン拡散、８・・・コンタクト
、９・・・低抵抗金属線。 出願代理人 斉藤 勲 ＦＩＧ、 １ ＦＩＧ、 ２ ＦＩＧ、 ３
回路パターンの平面図、 第２図及び第３図は第１図のレイアウトの断面図である
。 図中、１・・・半導体基板、２・・・ポリシリコン・ゲ
ート電極構造、３・・・第１のポリシリコン領域、４・
・・ポリシリコン・コンタクト、６・・・低抵抗金属層
、７・・・ソース／ドレイン拡散、８・・・コンタクト
、９・・・低抵抗金属線。 出願代理人 斉藤 勲 ＦＩＧ、 １ ＦＩＧ、 ２ ＦＩＧ、 ３
Claims (2)
- （１）第１の導電形の第１の軽くドープした半導体基板
領域と、 キャパシタの第１の電極を形成する第１の 半導体基板に規定され下側にあるチャンネル領域からゲ
ート誘電体によって分離された複数の共通に接続された
電界効果第１ゲート電極と、 前記キャパシタの第２電極を形成する連続 形成された第１ゲート電極チャンネル領域間に個々に設
けられた半導体基板の第２の導電形の複数の共通に接続
されたソース／ドレイン拡散領域とを含む高周波集積回
路チャンネル・キャパシタ。 - （２）第２の導電形の第２の軽くドープした半導体基板
領域と、 前記キャパシタの第１の電極の第２の部分 を形成する第２の基板領域に規定され下側にあるチャン
ネル領域からゲート誘電体によって分離された複数の共
通に接続された電界効果第２ゲート電極と、 前記キャパシタの第２の電極の第２の部分 を連続形成する第２のゲート電極チャンネル領域間に個
々に設けられた第２の導電形の前記半導体基板における
第１の導電形の複数の共通に接続されたソース／ドレイ
ン拡散領域とを含む特許請求の範囲第１項記載のキャパ
シタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US294,154 | 1989-01-06 | ||
| US07/294,154 US4866567A (en) | 1989-01-06 | 1989-01-06 | High frequency integrated circuit channel capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02228063A true JPH02228063A (ja) | 1990-09-11 |
| JP2832279B2 JP2832279B2 (ja) | 1998-12-09 |
Family
ID=23132126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1335269A Expired - Lifetime JP2832279B2 (ja) | 1989-01-06 | 1989-12-26 | 高周波集積回路チヤンネル・キヤパシタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4866567A (ja) |
| EP (1) | EP0377502B1 (ja) |
| JP (1) | JP2832279B2 (ja) |
| DE (1) | DE69024234T2 (ja) |
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| US6197671B1 (en) | 1997-09-30 | 2001-03-06 | National Semiconductor Corporation | Multiple finger polysilicon gate structure and method of making |
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| US6496355B1 (en) | 2001-10-04 | 2002-12-17 | Avx Corporation | Interdigitated capacitor with ball grid array (BGA) terminations |
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1989
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