JP3057661B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3057661B2 JP3057661B2 JP63223008A JP22300888A JP3057661B2 JP 3057661 B2 JP3057661 B2 JP 3057661B2 JP 63223008 A JP63223008 A JP 63223008A JP 22300888 A JP22300888 A JP 22300888A JP 3057661 B2 JP3057661 B2 JP 3057661B2
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- Japan
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- channel
- inverter circuit
- layer
- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置に係り，特にディジタル集積回路
の基本回路であるインバータ回路部の改良に関する。
の基本回路であるインバータ回路部の改良に関する。
（従来の技術） 半導体集積回路，なかでもMOSトランジスタを用いた
集積回路は，高集積化の一途を辿っている。この高集積
化に伴って，その中で用いられているMOSトランジスタ
はサブミクロン領域まで微細化が進んでいる。ディジタ
ル回路の基本回路はインバータ回路であるが，このイン
バータ回路を構成するMOSトランジスタの微細化が進む
と様々な弊害が出てくる。第１に,MOSトランジスタのゲ
ート寸法が小さくなると，いわゆる短チャネル効果によ
ってソース・ドレイン間にパンチスルーが生じ、リーク
電流を抑制することが困難になる。その結果インバータ
回路のスタンバイ電流は増加する。第２に、MOSトラン
ジスタの内部電界が高くなり，ホット・キャリア効果に
よってトランジスタのしきい値や相互コンダクタンスの
変動が生じ，トランジスタ特性の劣化，そして回路特性
（動作速度，動作マージンなど）の劣化が生じる。第３
に，微細化によりゲート長が短くなったとしても，必要
な電流量を確保するためにはゲート幅はある程度以上と
らなくてはならず，その結果インバータ回路の占有面積
を十分に小さくすることが難しい。例えばダイナミック
RAM（DRAM）において，メモリセルの微細化技術が目覚
ましく進んでいるが，周辺回路では必要な電流量を確保
する上でゲート幅を小さくする訳にはいかない部分が多
く，これがDRAMチップ全体としての小型化を阻害してい
る。
集積回路は，高集積化の一途を辿っている。この高集積
化に伴って，その中で用いられているMOSトランジスタ
はサブミクロン領域まで微細化が進んでいる。ディジタ
ル回路の基本回路はインバータ回路であるが，このイン
バータ回路を構成するMOSトランジスタの微細化が進む
と様々な弊害が出てくる。第１に,MOSトランジスタのゲ
ート寸法が小さくなると，いわゆる短チャネル効果によ
ってソース・ドレイン間にパンチスルーが生じ、リーク
電流を抑制することが困難になる。その結果インバータ
回路のスタンバイ電流は増加する。第２に、MOSトラン
ジスタの内部電界が高くなり，ホット・キャリア効果に
よってトランジスタのしきい値や相互コンダクタンスの
変動が生じ，トランジスタ特性の劣化，そして回路特性
（動作速度，動作マージンなど）の劣化が生じる。第３
に，微細化によりゲート長が短くなったとしても，必要
な電流量を確保するためにはゲート幅はある程度以上と
らなくてはならず，その結果インバータ回路の占有面積
を十分に小さくすることが難しい。例えばダイナミック
RAM（DRAM）において，メモリセルの微細化技術が目覚
ましく進んでいるが，周辺回路では必要な電流量を確保
する上でゲート幅を小さくする訳にはいかない部分が多
く，これがDRAMチップ全体としての小型化を阻害してい
る。
（発明が解決しようとする課題） 以上のように従来のMOS集積回路技術では，インバー
タ回路のリーク電流の抑制が困難であり，ホット・キャ
リア効果による信頼性の低下が生じ，また必要な電流量
確保の要請から回路の占有面積をなかなか小さくできな
い，といった問題があった。
タ回路のリーク電流の抑制が困難であり，ホット・キャ
リア効果による信頼性の低下が生じ，また必要な電流量
確保の要請から回路の占有面積をなかなか小さくできな
い，といった問題があった。
本発明は，この様な問題を解決したインバータ回路を
含む半導体装置を提供することを目的とする。
含む半導体装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、インバータ回路を構成するMOSトランジス
タをそれぞれ、半導体基板のウエル領域に溝により形成
されたウエル領域と同一導電型の柱状半導体層を用いて
構成する。具体的に本発明のMOSトランジスタは、柱状
半導体層の側面全面を取巻くようにゲート絶縁膜を介し
てゲート電極が形成され、柱状半導体層の上面と溝の底
部にそれぞれドレイン、ソース層が形成された構造を有
し、かつゲート電極は自己整合的に形成されるために、
上部角部で外側が曲面を有するようになる。
タをそれぞれ、半導体基板のウエル領域に溝により形成
されたウエル領域と同一導電型の柱状半導体層を用いて
構成する。具体的に本発明のMOSトランジスタは、柱状
半導体層の側面全面を取巻くようにゲート絶縁膜を介し
てゲート電極が形成され、柱状半導体層の上面と溝の底
部にそれぞれドレイン、ソース層が形成された構造を有
し、かつゲート電極は自己整合的に形成されるために、
上部角部で外側が曲面を有するようになる。
また、本発明のMOSトランジスタは、柱状半導体層の
側面全面を取巻くようにゲート絶縁膜を介してゲート電
極が形成され、柱状半導体層の上面と溝の底部にそれぞ
れドレイン、ソース層が形成された構造を有する。ま
た、上記ゲート電極は自己整合的に形成されるために、
上部角部で外側が曲面を有するようにされ、かつチャネ
ル反転時に溝底部のドレイン層から伸びる空乏層によっ
て柱状半導体層領域がその下のウエル領域から電気的に
分離される構造とする。
側面全面を取巻くようにゲート絶縁膜を介してゲート電
極が形成され、柱状半導体層の上面と溝の底部にそれぞ
れドレイン、ソース層が形成された構造を有する。ま
た、上記ゲート電極は自己整合的に形成されるために、
上部角部で外側が曲面を有するようにされ、かつチャネ
ル反転時に溝底部のドレイン層から伸びる空乏層によっ
て柱状半導体層領域がその下のウエル領域から電気的に
分離される構造とする。
（作用） 本発明の構造においては,MOSトランジスタのサブスレ
ッショルド特性が急峻で，サブスレッショルド・スイン
グが極めて小さい。これは後に詳細に説明するように，
ゲートのチャネルに対する制御性が強いことによる。こ
のためインバータ回路のスタンバイ電流は効果的に抑制
される。また柱状半導体層の側壁がチャネル領域とな
り，チャネル領域が通常の平面構造のMOSトランジスタ
のようにフィールド領域に接する部分がない。従ってフ
ィールド端の高電界のチャネル領域への影響ということ
がなく，ホット・キャリア効果が抑制される。また，占
有面積を大きくすることなく，柱状半導体層の高さ，即
ち溝の深さを大きくしてチャネル長を長くすることがで
き，これもホット・キャリア効果の抑制に有効となる。
そしてこのホット・キャリア効果の抑制により，高信頼
性のインバータ回路が得られる。更に，柱状半導体層の
周囲全面を取り囲むようにチャネル領域を設けるため，
大きいゲート幅を小さい占有面積内に実現することがで
き，ある程度大きい電流量を必要とする部分で特に占有
面積縮小に大きい効果が得られる。更に，チャネル反転
時に溝底部のドレイン層から伸びる空乏層が柱状半導体
層領域をその下の半導体層領域から電気的に分離するよ
うな構造とすることにより，基板バイアス依存性が極め
て小さい特性が得られ，これも回路の信頼性向上に大き
く寄与する。
ッショルド特性が急峻で，サブスレッショルド・スイン
グが極めて小さい。これは後に詳細に説明するように，
ゲートのチャネルに対する制御性が強いことによる。こ
のためインバータ回路のスタンバイ電流は効果的に抑制
される。また柱状半導体層の側壁がチャネル領域とな
り，チャネル領域が通常の平面構造のMOSトランジスタ
のようにフィールド領域に接する部分がない。従ってフ
ィールド端の高電界のチャネル領域への影響ということ
がなく，ホット・キャリア効果が抑制される。また，占
有面積を大きくすることなく，柱状半導体層の高さ，即
ち溝の深さを大きくしてチャネル長を長くすることがで
き，これもホット・キャリア効果の抑制に有効となる。
そしてこのホット・キャリア効果の抑制により，高信頼
性のインバータ回路が得られる。更に，柱状半導体層の
周囲全面を取り囲むようにチャネル領域を設けるため，
大きいゲート幅を小さい占有面積内に実現することがで
き，ある程度大きい電流量を必要とする部分で特に占有
面積縮小に大きい効果が得られる。更に，チャネル反転
時に溝底部のドレイン層から伸びる空乏層が柱状半導体
層領域をその下の半導体層領域から電気的に分離するよ
うな構造とすることにより，基板バイアス依存性が極め
て小さい特性が得られ，これも回路の信頼性向上に大き
く寄与する。
（実施例） 以下，本発明の実施例を図面を参照して説明する。
第１図（ａ）（ｂ）は，一実施例のCMOSインバータ回
路の平面図と等価回路図である。第２図（ａ），
（ｂ），（ｃ）および（ｄ）はそれぞれ，第１図（ａ）
のＡ−Ａ′,B−Ｂ′,C−Ｃ′およびＤ−Ｄ′断面図であ
る。シリコン基板１にｎ型ウェル２およびｐ型ウェル３
が形成され，それぞれのウェル領域に溝４に囲まれて島
状に突起する柱状シリコン層５および６が形成されて，
これらの柱状シリコン層５および６にそれぞれｐチャネ
ルMOSトランジスタQPおよびｎチャネルMOSトランジスタ
QNが形成されている。MOSトランジスタQP,QNは，各柱状
シリコン層5,6の側壁全体をチャネル領域として，縦型
構造をもって構成されている。即ち，溝４内に必要な素
子分離酸化膜が形成され，シリコン層5,6の外周面には
ゲート酸化膜７が形成され，この外周を取り囲むように
ゲート電極８が形成されている。このゲート電極８は例
えば,p+型またはn+型多結晶シリコン膜を堆積し，これ
をレジストプロセスと反応性イオンエッチング等の異方
性エッチングにより柱状シリコン層５および６の側面部
と，両トランジスタのゲート電極の結合部となる平坦部
に残すことにより得られる。このように上記ゲート電極
８は自己整合的に形成されるので、ゲート電極８は図示
のように上部角部で外側が曲面を有するような形状にさ
れている。このゲート電極８の形成後,p型不純物のイオ
ン注入によってｐチャネル側のソース，ドレイン層9,1
0,続いてｎ型不純物のイオン注入によりｎチャネル側の
ソース，ドレイン層11,12が形成される。ソース層9,11
はそれぞれ柱状シリコン層5,6の上面に形成され，ドレ
イン層10,12は溝４の底部に形成される。こうして素子
形成された基板は,CVD酸化膜13により覆われ，これにコ
ンタクト孔が開けられてAl膜の蒸着，パターニングによ
り，必要な端子配線，即ちVCC配線14,VSS配線，入力端
子（Vin）配線16,出力端子（Vout）配線17が形成されて
いる。
路の平面図と等価回路図である。第２図（ａ），
（ｂ），（ｃ）および（ｄ）はそれぞれ，第１図（ａ）
のＡ−Ａ′,B−Ｂ′,C−Ｃ′およびＤ−Ｄ′断面図であ
る。シリコン基板１にｎ型ウェル２およびｐ型ウェル３
が形成され，それぞれのウェル領域に溝４に囲まれて島
状に突起する柱状シリコン層５および６が形成されて，
これらの柱状シリコン層５および６にそれぞれｐチャネ
ルMOSトランジスタQPおよびｎチャネルMOSトランジスタ
QNが形成されている。MOSトランジスタQP,QNは，各柱状
シリコン層5,6の側壁全体をチャネル領域として，縦型
構造をもって構成されている。即ち，溝４内に必要な素
子分離酸化膜が形成され，シリコン層5,6の外周面には
ゲート酸化膜７が形成され，この外周を取り囲むように
ゲート電極８が形成されている。このゲート電極８は例
えば,p+型またはn+型多結晶シリコン膜を堆積し，これ
をレジストプロセスと反応性イオンエッチング等の異方
性エッチングにより柱状シリコン層５および６の側面部
と，両トランジスタのゲート電極の結合部となる平坦部
に残すことにより得られる。このように上記ゲート電極
８は自己整合的に形成されるので、ゲート電極８は図示
のように上部角部で外側が曲面を有するような形状にさ
れている。このゲート電極８の形成後,p型不純物のイオ
ン注入によってｐチャネル側のソース，ドレイン層9,1
0,続いてｎ型不純物のイオン注入によりｎチャネル側の
ソース，ドレイン層11,12が形成される。ソース層9,11
はそれぞれ柱状シリコン層5,6の上面に形成され，ドレ
イン層10,12は溝４の底部に形成される。こうして素子
形成された基板は,CVD酸化膜13により覆われ，これにコ
ンタクト孔が開けられてAl膜の蒸着，パターニングによ
り，必要な端子配線，即ちVCC配線14,VSS配線，入力端
子（Vin）配線16,出力端子（Vout）配線17が形成されて
いる。
この実施例ではインバータ回路の動作における各トラ
ンジスタのチャネル反転時に，それぞれの柱状シリコン
層領域がドレイン層から伸びる空乏層により，それ以下
の領域から電気的に分離される状態となるように，素子
パラメータが設定されている。具体的にｐチャネルMOS
トランジスタQP側についてその様子を第３図に示す。溝
底部に形成されたドレイン12から挟み込むように伸びる
空乏層19が互いに接触する状態になると，柱状シリコン
層６はその下の基板領域からは分離されてフローティン
グ状態になる。例えばこのような条件を満たすために
は,p型ウェル３の不純物濃度を３×1016/cm3,柱状シリ
コン層３の幅を１μm,ゲート酸化膜厚を120Åとすれば
よい。ｎチャネル側についても同様の条件を満たすよう
にする。
ンジスタのチャネル反転時に，それぞれの柱状シリコン
層領域がドレイン層から伸びる空乏層により，それ以下
の領域から電気的に分離される状態となるように，素子
パラメータが設定されている。具体的にｐチャネルMOS
トランジスタQP側についてその様子を第３図に示す。溝
底部に形成されたドレイン12から挟み込むように伸びる
空乏層19が互いに接触する状態になると，柱状シリコン
層６はその下の基板領域からは分離されてフローティン
グ状態になる。例えばこのような条件を満たすために
は,p型ウェル３の不純物濃度を３×1016/cm3,柱状シリ
コン層３の幅を１μm,ゲート酸化膜厚を120Åとすれば
よい。ｎチャネル側についても同様の条件を満たすよう
にする。
この実施例によるインバータ回路の利点を，従来構造
と比較しながら具体的に明らかにする。この実施例の構
造では,MOSトランジスタのチャネル長はほぼ，溝４の深
さである。いま必要なチャネル幅が,pチャネルMOSトラ
ンジスタQPで12μm,nチャネルMOSトランジスタで６μｍ
とする。柱状シリコン層５および６のパターン幅を１μ
ｍとすると，それぞれのパターン長さを５μｍおよび２
μｍとすることにより，希望するチャネル幅が得られ
る。このとき第１図（ａ）のパターンでの占有面積はほ
ぼ,3.25×10＝32.5μm2である。比較のため，従来の平
面構造で同様の電流駆動能力をもつCMOSインバータ回路
を構成した場合のパターンを，第18図に示す。チャネル
長はｐチャネル,nチャネル共に0.5μｍとし，チャネル
幅は,pチャネル側が12μm,nチャネル側が６μｍであ
る。このときインバータ回路の占有面積はほぼ,3×21＝
63μm2となる。
と比較しながら具体的に明らかにする。この実施例の構
造では,MOSトランジスタのチャネル長はほぼ，溝４の深
さである。いま必要なチャネル幅が,pチャネルMOSトラ
ンジスタQPで12μm,nチャネルMOSトランジスタで６μｍ
とする。柱状シリコン層５および６のパターン幅を１μ
ｍとすると，それぞれのパターン長さを５μｍおよび２
μｍとすることにより，希望するチャネル幅が得られ
る。このとき第１図（ａ）のパターンでの占有面積はほ
ぼ,3.25×10＝32.5μm2である。比較のため，従来の平
面構造で同様の電流駆動能力をもつCMOSインバータ回路
を構成した場合のパターンを，第18図に示す。チャネル
長はｐチャネル,nチャネル共に0.5μｍとし，チャネル
幅は,pチャネル側が12μm,nチャネル側が６μｍであ
る。このときインバータ回路の占有面積はほぼ,3×21＝
63μm2となる。
以上の比較結果から明らかなように，この実施例によ
れば，回路占有面積を大幅に低減することができる。必
要な電流量が小さい部分即ち，チャネル幅が小さくても
よい部分では，もともと回路占有面積に占めるコンタク
ト孔面積の割合いが大きい。そしてこのコンタクト孔面
積は本発明でも従来構造でも異ならない。従って本発明
による占有面積の縮小という効果が大きく発揮されるの
は，チャネル幅が大きい回路部分である。この意味で本
発明は例えばDRAM等の周辺回路部に適用して大きい効果
が得られる。DRAMにおいては，メモリセルに溝掘りキャ
パシタ構造を導入して高集積化する技術が今後有望であ
るが，このメモリセル領域での溝掘りと同時に，周辺回
路のインバータ部分の溝掘りを行えば，工程的にも有利
である。
れば，回路占有面積を大幅に低減することができる。必
要な電流量が小さい部分即ち，チャネル幅が小さくても
よい部分では，もともと回路占有面積に占めるコンタク
ト孔面積の割合いが大きい。そしてこのコンタクト孔面
積は本発明でも従来構造でも異ならない。従って本発明
による占有面積の縮小という効果が大きく発揮されるの
は，チャネル幅が大きい回路部分である。この意味で本
発明は例えばDRAM等の周辺回路部に適用して大きい効果
が得られる。DRAMにおいては，メモリセルに溝掘りキャ
パシタ構造を導入して高集積化する技術が今後有望であ
るが，このメモリセル領域での溝掘りと同時に，周辺回
路のインバータ部分の溝掘りを行えば，工程的にも有利
である。
第14図（ａ）（ｂ）は，それぞれ従来の平面構造ｐチ
ャネルMOSトランジスタと実施例のｐチャネルMOSトラン
ジスタのサブスレッショルド特性を示している。チャネ
ル幅／チャネル長はいずれも,W/L＝8.0μm/0.8μｍであ
る。この実施例でのチャネル幅Ｗとチャネル長Ｌの関係
を第13図に判り易く示した。ゲート酸化膜も等しく200
Åであり，測定条件はドレイン電圧Vd＝0.05Vとし，基
板バイアスはVsub＝0,2,4,6と変化させた。この実施例
のトランジスタでは従来構造と比較して明らかにサブス
レッショルド特性が急峻である。またそのスイングＳ
（＝dVg/d（log Id））が，従来構造では98mV/decadeで
あるのに対し，この実施例では,72mV/decadeと非常に小
さい。これはこの実施例の場合，ゲートのチャネルに対
する制御性が強いことを示している。そしてこのサブス
レッショルド特性のため，この実施例ではインバータ回
路のスタンバイ電流を抑制することができるという利点
が得られる。第14図（ａ）（ｂ）の比較から明らかなよ
うにこの実施例においては，ドレイン電流が立上がる領
域即ちチャネル反転を生じる領域での基板バイアスVsub
によるバラツキがない。これは，第３図で説明したよう
にこの実施例の場合，チャネル反転時には，ドレイン層
からの空乏層によりトランジスタ部分が実質的にそれ以
下の基板領域から電気的に分離されるからである。この
結果，基板ノイズに対してもこの実施例の回路は強い耐
性を示す。
ャネルMOSトランジスタと実施例のｐチャネルMOSトラン
ジスタのサブスレッショルド特性を示している。チャネ
ル幅／チャネル長はいずれも,W/L＝8.0μm/0.8μｍであ
る。この実施例でのチャネル幅Ｗとチャネル長Ｌの関係
を第13図に判り易く示した。ゲート酸化膜も等しく200
Åであり，測定条件はドレイン電圧Vd＝0.05Vとし，基
板バイアスはVsub＝0,2,4,6と変化させた。この実施例
のトランジスタでは従来構造と比較して明らかにサブス
レッショルド特性が急峻である。またそのスイングＳ
（＝dVg/d（log Id））が，従来構造では98mV/decadeで
あるのに対し，この実施例では,72mV/decadeと非常に小
さい。これはこの実施例の場合，ゲートのチャネルに対
する制御性が強いことを示している。そしてこのサブス
レッショルド特性のため，この実施例ではインバータ回
路のスタンバイ電流を抑制することができるという利点
が得られる。第14図（ａ）（ｂ）の比較から明らかなよ
うにこの実施例においては，ドレイン電流が立上がる領
域即ちチャネル反転を生じる領域での基板バイアスVsub
によるバラツキがない。これは，第３図で説明したよう
にこの実施例の場合，チャネル反転時には，ドレイン層
からの空乏層によりトランジスタ部分が実質的にそれ以
下の基板領域から電気的に分離されるからである。この
結果，基板ノイズに対してもこの実施例の回路は強い耐
性を示す。
第15図（ａ）（ｂ）は，この実施例のインバータ回路
におけるｎチャネルMOSトランジスタについて，ホット
キャリア効果ストレスをかけた時の相互コンダクタンス
の劣化量ΔGm/Gmoおよびドレイン電流の劣化量ΔIds/Id
soのストレス時間依存性を，従来構造のｎチャネルMOS
トランジスタと比較して示している。このデータから，
この実施例の構造では特性の劣化量が少なく，信頼性が
向上していることが分る。そしてこのような高信頼性の
トランジスタを用いたインバータ回路は，動作速度や動
作マージンの点で有利である。
におけるｎチャネルMOSトランジスタについて，ホット
キャリア効果ストレスをかけた時の相互コンダクタンス
の劣化量ΔGm/Gmoおよびドレイン電流の劣化量ΔIds/Id
soのストレス時間依存性を，従来構造のｎチャネルMOS
トランジスタと比較して示している。このデータから，
この実施例の構造では特性の劣化量が少なく，信頼性が
向上していることが分る。そしてこのような高信頼性の
トランジスタを用いたインバータ回路は，動作速度や動
作マージンの点で有利である。
第17図（ａ）（ｂ）は，従来構造と本発明の構造での
トランジスタの静特性を比較して示している。チャネル
幅Ｗとチャネル長Ｌが,W/L＝4.0μm/0.8μm,ゲート酸化
膜厚がTox＝200Å，基板バイアス電圧がVsub＝0Vであ
り，第16図に示すように従来構造ではこれが占有面積５
×６＝30μm2に形成され，本発明においては５×2.4＝1
2μm2に形成されている。以上のように本発明のもので
はトランジスタ面積が1/2以下であっても，従来構造と
等しいドレイン電流が得られており，高い駆動能力をも
っている。従って本発明の実施例により，各種集積回路
の高集積化を図ることができる。
トランジスタの静特性を比較して示している。チャネル
幅Ｗとチャネル長Ｌが,W/L＝4.0μm/0.8μm,ゲート酸化
膜厚がTox＝200Å，基板バイアス電圧がVsub＝0Vであ
り，第16図に示すように従来構造ではこれが占有面積５
×６＝30μm2に形成され，本発明においては５×2.4＝1
2μm2に形成されている。以上のように本発明のもので
はトランジスタ面積が1/2以下であっても，従来構造と
等しいドレイン電流が得られており，高い駆動能力をも
っている。従って本発明の実施例により，各種集積回路
の高集積化を図ることができる。
上記実施例では,nチャネルMOSトランジスタとｐチャ
ネルMOSトランジスタのゲート電極８を連続的に共通に
形成しているが，チャネルの構成の仕方によってこれら
を異ならせる場合もある。その場合の実施例のパターン
を第１図（ａ）に対応させて第４図に示す。ｐチャネル
側のゲート電極81とｎチャネル側のゲート電極82を別々
に形成して，これらを入力配線16で共通接続している。
これにより，僅かに面積は増加するが，各トランジスタ
の特性の最適化が可能になる。
ネルMOSトランジスタのゲート電極８を連続的に共通に
形成しているが，チャネルの構成の仕方によってこれら
を異ならせる場合もある。その場合の実施例のパターン
を第１図（ａ）に対応させて第４図に示す。ｐチャネル
側のゲート電極81とｎチャネル側のゲート電極82を別々
に形成して，これらを入力配線16で共通接続している。
これにより，僅かに面積は増加するが，各トランジスタ
の特性の最適化が可能になる。
本発明は,CMOSインバータ以外のインバータ回路にも
同様に適用することが可能である。そのような他の実施
例を次に説明する。なお以下の図面で，第１図，第２図
と対応する部分にはそれらと同一符号を付して詳細な説
明は省略する。
同様に適用することが可能である。そのような他の実施
例を次に説明する。なお以下の図面で，第１図，第２図
と対応する部分にはそれらと同一符号を付して詳細な説
明は省略する。
第５図（ａ）（ｂ）は,E/R型インバータ回路の実施例
を示す平面図とその等価回路である。第６図（ａ），
（ｂ）はそれぞれ，第５図（ａ）のＡ−Ａ′,B−Ｂ′断
面図である。ｐ型シリコン層３（ウェルでも，基板その
ものでもよい）に先の実施例と同様に溝４により柱状シ
リコン層６を形成し，この柱状シリコン層６に先の実施
例と同様にｎチャネル,EタイプのMOSトランジスタQNを
形成している。そして，このトランジスタに隣接して，
負荷素子Ｒとして，例えば多結晶シリコン膜による抵抗
体20を形成している。
を示す平面図とその等価回路である。第６図（ａ），
（ｂ）はそれぞれ，第５図（ａ）のＡ−Ａ′,B−Ｂ′断
面図である。ｐ型シリコン層３（ウェルでも，基板その
ものでもよい）に先の実施例と同様に溝４により柱状シ
リコン層６を形成し，この柱状シリコン層６に先の実施
例と同様にｎチャネル,EタイプのMOSトランジスタQNを
形成している。そして，このトランジスタに隣接して，
負荷素子Ｒとして，例えば多結晶シリコン膜による抵抗
体20を形成している。
この実施例によれば，第１図と比較して明らかなよう
に更に占有面積の縮小が可能になる。
に更に占有面積の縮小が可能になる。
第７図（ａ）（ｂ）は、E/D型インバータの実施例を
示す平面図とその等価回路である。第８図（ａ），
（ｂ）はそれぞれ，第７図（ａ）のＡ−Ａ′,B−Ｂ′断
面図である。この実施例では,p型シリコン層３に二つの
柱状シリコン層61,62を形成し，それぞれにやはり先の
実施例と同様にしてドライバ用のｎチャネル,Eタイプの
MOSトランジスタQNEと負荷用のｎチャネル,DタイプのMO
SトランジスタQNDを形成している。この場合，負荷側の
MOSトランジスタはＤタイプであるから，柱状シリコン
層62の側壁にはｎ型層21を形成する工程が必要である。
示す平面図とその等価回路である。第８図（ａ），
（ｂ）はそれぞれ，第７図（ａ）のＡ−Ａ′,B−Ｂ′断
面図である。この実施例では,p型シリコン層３に二つの
柱状シリコン層61,62を形成し，それぞれにやはり先の
実施例と同様にしてドライバ用のｎチャネル,Eタイプの
MOSトランジスタQNEと負荷用のｎチャネル,DタイプのMO
SトランジスタQNDを形成している。この場合，負荷側の
MOSトランジスタはＤタイプであるから，柱状シリコン
層62の側壁にはｎ型層21を形成する工程が必要である。
第９図（ａ）（ｂ）は,E/E型インバータ回路の実施例
の平面図とその等価回路である。第10図（ａ），（ｂ）
はそれぞれ，第９図（ａ）のＡ−Ａ′,B−Ｂ′断面図で
ある。この実施例は，ドライバ，負荷共にＥタイプ,nチ
ャネルMOSトランジスタQNE1,QNE2としている点，および
負荷側のゲートをVCC配線14に接続している点を除き，
先の実施例と同様である。
の平面図とその等価回路である。第10図（ａ），（ｂ）
はそれぞれ，第９図（ａ）のＡ−Ａ′,B−Ｂ′断面図で
ある。この実施例は，ドライバ，負荷共にＥタイプ,nチ
ャネルMOSトランジスタQNE1,QNE2としている点，および
負荷側のゲートをVCC配線14に接続している点を除き，
先の実施例と同様である。
第11図（ａ）（ｂ）は，ダイナミック型インバータ回
路の実施例の平面図とその等価回路である。第12図
（ａ），（ｂ）はそれぞれ，第11図（ａ）のＡ−Ａ′,B
−Ｂ′断面図である。この実施例は，負荷側のゲート端
子に対して独立の端子配線22を設けて，入力端子Vinの
反転増幅された信号▲▼が入るようにしている点を
除き，基本的に先の実施例と同じである。
路の実施例の平面図とその等価回路である。第12図
（ａ），（ｂ）はそれぞれ，第11図（ａ）のＡ−Ａ′,B
−Ｂ′断面図である。この実施例は，負荷側のゲート端
子に対して独立の端子配線22を設けて，入力端子Vinの
反転増幅された信号▲▼が入るようにしている点を
除き，基本的に先の実施例と同じである。
以上のE/R型インバータ,E/D型インバータ,E/E型イン
バータ，ダイナミック型インバータは,nチャネルMOSト
ランジスタのみで構成されており，ウェル分離領域を必
要とせず，それだけ工程が簡単であり，また占有面積の
縮小も図られる。同様の構成は,pチャネルMOSトランジ
スタのみを用いて構成することが可能である。以上の説
明では，ゲート電極が柱状半導体層の外周を完全に取囲
む場合のみ示したが，ゲート電極が完全な閉路を構成し
ない場合も本発明は有効である。
バータ，ダイナミック型インバータは,nチャネルMOSト
ランジスタのみで構成されており，ウェル分離領域を必
要とせず，それだけ工程が簡単であり，また占有面積の
縮小も図られる。同様の構成は,pチャネルMOSトランジ
スタのみを用いて構成することが可能である。以上の説
明では，ゲート電極が柱状半導体層の外周を完全に取囲
む場合のみ示したが，ゲート電極が完全な閉路を構成し
ない場合も本発明は有効である。
［発明の効果］ 以上述べたように本発明によれば，柱状半導体層の側
壁をチャネルとする縦構造のMOSトランジスタを用いる
ことにより，占有面積を大幅に小さくしたインバータ回
路を得ることができる。またチャネル領域がフィールド
に接していないために，ホットキャリア効果に対する耐
性が強く，回路特性の優れたインバータ回路が得られ
る。更に，サブスレッショルド特性の改善によって，ス
タンバイ時の消費電流も大きく低減できる。
壁をチャネルとする縦構造のMOSトランジスタを用いる
ことにより，占有面積を大幅に小さくしたインバータ回
路を得ることができる。またチャネル領域がフィールド
に接していないために，ホットキャリア効果に対する耐
性が強く，回路特性の優れたインバータ回路が得られ
る。更に，サブスレッショルド特性の改善によって，ス
タンバイ時の消費電流も大きく低減できる。
第１図（ａ）（ｂ）は，本発明の一実施例のCMOSインバ
ータ回路を示す平面図とその等価回路図，第２図（ａ）
〜（ｄ）はその各部断面図，第３図は，上記実施例のト
ランジスタの動作時の特性を説明するための図，第４図
は，第１図（ａ）のゲート電極を独立にした実施例を示
す平面図，第５図（ａ）（ｂ）は,E/R型インバータ回路
の実施例を示す平面図とその等価回路図，第６図（ａ）
（ｂ）はその各部断面図，第７図は,E/E型インバータ回
路の実施例を示す平面図とその等価回路図，第８図
（ａ）（ｂ）はその各部断面図，第９図（ａ）（ｂ）
は,E/E型インバータ回路の実施例を示す平面図とその等
価回路図，第10図（ａ）（ｂ）はその各部断面図，第11
図（ａ）（ｂ）は，ダイナミック型インバータ回路の実
施例の平面図とその等価回路図，第12図（ａ）（ｂ）は
その各部断面図，第13図（ａ）（ｂ）は第１図の実施例
のｐチャネルMOSトランジスタ構造を模式的に示す図，
第14図（ａ）（ｂ）は第１図の実施例のｐチャネルMOS
トランジスタのサブスレッショルド特性を従来構造と比
較して示す図，第15図（ａ）（ｂ）は同じくホットキャ
リア効果ストレスによる特性変化を従来構造と比較して
示す図，第16図は試験のため試作した本発明でのトラン
ジスタ面積を従来構造と比較して示す図，第17図（ａ）
（ｂ）は同じく静特性を従来構造と比較して示す図，第
18図は，第１図（ａ）に対応する素子パラメータをもつ
従来のMOSトランジスタ構造を示す平面図である。 １……シリコン基板,2……ｎ型ウェル,3……ｐ型ウェ
ル,4……溝,5,6……柱状シリコン層,7……ゲート酸化
膜,8……ゲート電極,9,10……ｐ型ソース，ドレイン層,
11,12……ｎ型ソース，ドレイン層,13……CVD酸化膜,14
〜17……Al配線,19……空乏層。
ータ回路を示す平面図とその等価回路図，第２図（ａ）
〜（ｄ）はその各部断面図，第３図は，上記実施例のト
ランジスタの動作時の特性を説明するための図，第４図
は，第１図（ａ）のゲート電極を独立にした実施例を示
す平面図，第５図（ａ）（ｂ）は,E/R型インバータ回路
の実施例を示す平面図とその等価回路図，第６図（ａ）
（ｂ）はその各部断面図，第７図は,E/E型インバータ回
路の実施例を示す平面図とその等価回路図，第８図
（ａ）（ｂ）はその各部断面図，第９図（ａ）（ｂ）
は,E/E型インバータ回路の実施例を示す平面図とその等
価回路図，第10図（ａ）（ｂ）はその各部断面図，第11
図（ａ）（ｂ）は，ダイナミック型インバータ回路の実
施例の平面図とその等価回路図，第12図（ａ）（ｂ）は
その各部断面図，第13図（ａ）（ｂ）は第１図の実施例
のｐチャネルMOSトランジスタ構造を模式的に示す図，
第14図（ａ）（ｂ）は第１図の実施例のｐチャネルMOS
トランジスタのサブスレッショルド特性を従来構造と比
較して示す図，第15図（ａ）（ｂ）は同じくホットキャ
リア効果ストレスによる特性変化を従来構造と比較して
示す図，第16図は試験のため試作した本発明でのトラン
ジスタ面積を従来構造と比較して示す図，第17図（ａ）
（ｂ）は同じく静特性を従来構造と比較して示す図，第
18図は，第１図（ａ）に対応する素子パラメータをもつ
従来のMOSトランジスタ構造を示す平面図である。 １……シリコン基板,2……ｎ型ウェル,3……ｐ型ウェ
ル,4……溝,5,6……柱状シリコン層,7……ゲート酸化
膜,8……ゲート電極,9,10……ｐ型ソース，ドレイン層,
11,12……ｎ型ソース，ドレイン層,13……CVD酸化膜,14
〜17……Al配線,19……空乏層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀口 文男 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭63−70556（ＪＰ，Ａ) 特開 昭62−45028（ＪＰ，Ａ)
Claims (2)
- 【請求項１】MOSトランジスタを用いて構成されたイン
バータ回路を含む半導体装置において、前記インバータ
回路を構成するMOSトランジスタはそれぞれ、半導体基
板のウエル領域に溝により形成された上記ウエル領域と
同一導電型の柱状半導体層の側面全面を取巻くようにゲ
ート絶縁膜を介してゲート電極が形成され、前記柱状半
導体層の上面と前記溝の底部にそれぞれドレイン、ソー
ス層が形成された構造を有し、かつ上記ゲート電極は上
部角部で外側が曲面を有するように構成されていること
を特徴とする半導体装置。 - 【請求項２】MOSトランジスタを用いて構成されたイン
バータ回路を含む半導体装置において、前記インバータ
回路を構成するMOSトランジスタはそれぞれ、半導体基
板のウエル領域に溝により形成された上記ウエル領域と
同一導電型の柱状半導体層の側面全面を取巻くようにゲ
ート絶縁膜を介してゲート電極が形成され、前記柱状半
導体層の上面と前記溝の底部にそれぞれドレイン、ソー
ス層が形成された構造を有し、かつ上記ゲート電極は上
部角部で外側が曲面を有し、かつチャネル反転時に前記
溝底部のドレイン層から伸びる空乏層によって前記柱状
半導体層領域がその下の前記ウエル領域から電気的に分
解される構造を有することを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223008A JP3057661B2 (ja) | 1988-09-06 | 1988-09-06 | 半導体装置 |
| KR1019890012863A KR900005603A (ko) | 1988-09-06 | 1989-09-06 | Mos형 반도체 집적회로장치 |
| US07/754,191 US5258635A (en) | 1988-09-06 | 1991-08-28 | MOS-type semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223008A JP3057661B2 (ja) | 1988-09-06 | 1988-09-06 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH0271556A JPH0271556A (ja) | 1990-03-12 |
| JP3057661B2 true JP3057661B2 (ja) | 2000-07-04 |
Family
ID=16791383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63223008A Expired - Fee Related JP3057661B2 (ja) | 1988-09-06 | 1988-09-06 | 半導体装置 |
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|---|---|
| JP (1) | JP3057661B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102570690B1 (ko) * | 2021-08-18 | 2023-08-28 | 주식회사 중원환경산업 | 샌드위치 패널 자동 분리장치 및 그것을 탑재한 차량 |
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| WO2009110050A1 (ja) | 2008-02-15 | 2009-09-11 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| WO2009110049A1 (ja) | 2008-02-15 | 2009-09-11 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置とその製造方法 |
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| KR20200085934A (ko) * | 2008-10-03 | 2020-07-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 |
| JP4577592B2 (ja) | 2009-04-20 | 2010-11-10 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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| JP2011066109A (ja) | 2009-09-16 | 2011-03-31 | Unisantis Electronics Japan Ltd | 半導体記憶装置 |
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| US8513717B2 (en) | 2011-01-18 | 2013-08-20 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device and method for manufacturing the same |
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| US8735971B2 (en) | 2011-12-02 | 2014-05-27 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
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| US9012981B2 (en) | 2012-05-17 | 2015-04-21 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US8829601B2 (en) | 2012-05-17 | 2014-09-09 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9166043B2 (en) | 2012-05-17 | 2015-10-20 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US8697511B2 (en) | 2012-05-18 | 2014-04-15 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
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| US9024376B2 (en) | 2013-01-25 | 2015-05-05 | Unisantis Electronics Singapore Pte. Ltd. | Vertical transistor with dielectrically-isolated work-function metal electrodes surrounding the semiconductor pillar |
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| SG11201504337QA (en) | 2013-04-19 | 2015-07-30 | Unisantis Elect Singapore Pte | Method for producing semiconductor device, and semiconductor device |
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