JPH0525743U - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 本考案は半導体装置に関し、その目的は、寄
生接合容量の電圧依存度の小さな半導体装置を提供する
ことにある。 【構成】 ＰウェルとＮウェルが対称的に形成され表面
には誘電体層が形成された半導体基板に構成されるＣＭ
ＯＳ構造の対称性を利用し、Ｎウェルを高電位に保持し
てＰウェルを低電位に保持することにより、寄生接合容
量の電圧依存性をキャンセルするように構成する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は半導体装置に関し、更に詳しくは、半導体集積回路に搭載されるＭＯ Ｓ容量における寄生容量の電圧依存性の改善に関する。

【０００２】

【従来の技術】

図４は半導体集積回路に搭載される従来のＭＯＳ容量の構造例図であり、バイ ポーラプロセスによる構造を示している。図において、１はｐ型の半導体基板で あり、その上部近傍にはｎ型の拡散層２が形成され、該拡散層２の上部近傍の一 部にはｎ^＋の拡散層３が形成されている。４はこれら半導体基板１，拡散層３， ４の表面に形成されたＳｉＯ_２などの誘電体層である。５，６は例えばＡｌより なる電極であり、電極５は誘電体層４に接続され、電極６は誘電体層４に設けら れている穴を通ってｎ^＋の拡散層３に接続されている。

【０００３】 図３は図４の等価回路図である。すなわち、電極５，６間にはＭＯＳ容量Ｃ_{ａ ｂ} が形成される。そして、半導体基板１と拡散層３に接続されている電極６の間 には、寄生接合容量Ｃ_ｊも存在することになる。

【０００４】

【考案が解決しようとする課題】

しかしながら、このような構造における寄生接合容量Ｃ_ｊの値は電圧依存性を 有する空乏層の幅に依存するものであり、信号レベルの変化に応じて容量値が比 較的大きく変化してしまうという欠点がある。

【０００５】 本考案は、このような問題点に鑑みてなされたものであり、その目的は、寄生 接合容量の電圧依存度の小さな半導体装置を提供することにある。

【０００６】

【課題を解決するための手段】

本考案は、 ＰウェルとＮウェルが対称的に形成され表面には誘電体層が形成された半導体 基板と、 前記Ｐウェル中にＮ^＋領域とＰ^＋領域が拡散形成され、前記誘電体層を介して Ｎ^＋領域と対向するように第１の電極が形成され、前記誘電体層に設けられた穴 を通ってＮ^＋領域に第２の電極が接続され、前記誘電体層に設けられた穴を通っ てＰ^＋領域に第３の電極が接続された第１のＭＯＳと、 前記Ｎウェル中にＰ^＋領域とＮ^＋領域が拡散形成され、前記誘電体層を介して Ｐ^＋領域と対向するように第１の電極が形成され、前記誘電体層に設けられた穴 を通ってＰ^＋領域に第２の電極が接続され、前記誘電体層に設けられた穴を通っ てＮ^＋領域に第３の電極が接続された第２のＭＯＳとで構成され、 各ＭＯＳの第１の電極と第２の電極はそれぞれ共通に接続され、前記第１のＭ ＯＳの第３の電極は低電圧に保持され、前記第２のＭＯＳの第３の電極は高電圧 に保持されたことを特徴とするものである。

【０００７】

【作用】

各ＭＯＳの寄生接合容量は、各ＭＯＳの第２の電極に印加される電圧の変化に 応じて相殺する方向に変化し、第２の電極から見た合成容量の変化は従来に比べ て小さくなる。

【０００８】

【実施例】

以下、図面を参照して、本考案の実施例を詳細に説明する。 図１は本考案の一実施例の構成図である。図１において、１１はＮ型の半導体 基板であり、第１のＭＯＳを構成するＰウェル１２と第２のＭＯＳを構成するＮ ウェル１３が対称的に形成されて表面には誘電体層１４が形成されている。

【０００９】 そして、Ｐウェル１２中の上部近傍にはＮ^＋領域１５とＰ^＋領域１６が拡散形 成されていて、誘電体層１４を介してＮ^＋領域１５と対向するように第１の電極 １７が形成され、誘電体層１４に設けられた穴を通ってＮ^＋領域１５に第２の電 極１８が接続され、誘電体層１４に設けられた穴を通ってＰ^＋領域１６に第３の 電極１９が接続されている。これらは第１のＭＯＳを構成する。

【００１０】 一方、Ｎウェル１３中の上部近傍にはＰ^＋領域２０とＮ^＋領域２１が拡散形成 されていて、誘電体層１４を介してＰ^＋領域２０と対向するように第１の電極２ ２が形成され、誘電体層１４に設けられた穴を通ってＰ^＋領域２０に第２の電極 ２３が接続され、誘電体層１４に設けられた穴を通ってＮ^＋領域２１に第３の電 極２４が接続されている。これらは第２のＭＯＳを構成する。

【００１１】 そして、各ＭＯＳの第１の電極１７と２２は共通にＡ端子に接続され、第２の 電極１８と２３は共通にＢ端子に接続されている。また、第１のＭＯＳの第３の 電極１９は低電位Ｖ_ＳＳに保持され、第２のＭＯＳの第３の電極２４は高電位Ｖ _ＤＤ に保持されている。

【００１２】 図２は図１の等価回路図である。すなわち、Ａ端子とＢ端子の間には、第１の ＭＯＳを構成する第１の電極１７と第２の電極１８間の容量Ｃ_ｍｎと第２のＭＯ Ｓを構成する第１の電極２２と第２の電極２３間の容量Ｃ_ｍｐが並列に接続され ている。そして、第１のＭＯＳを構成する第２の電極１８と第３の電極１９の間 にはＰウェル１２と第３の電極１９の間の寄生接合容量Ｃ_ｊｎが接続され、第２ のＭＯＳを構成する第２の電極２３と第３の電極２４の間にはＮウェル１３と第 ３の電極２４の間の寄生接合容量Ｃ_ｊｐが接続されている。

【００１３】 このような構成において、端子Ｂの電位が上昇すると、Ｎウェル１３と第３の 電極２４の間の電位差が小さくなって接合部分の空乏層の幅が狭くなることから 寄生接合容量Ｃ_ｊｐが大きくなるとともにＰウェル１２と第３の電極１９の間の 電位差が大きくなって接合部分の空乏層の幅が広くなることから寄生接合容量Ｃ _ｊｎ が大きくなる。また、端子Ｂの電位が下降すると、Ｎウェル１３と第３の電 極２４の間の電位差が大きくなって接合部分の空乏層の幅が広くなることから寄 生接合容量Ｃ_ｊｐが小さくなるとともにＰウェル１２と第３の電極１９の間の電 位差が小さくなって接合部分の空乏層の幅が狭くなることから寄生接合容量Ｃ_{ｊ ｎ} が大きくなる。

【００１４】 このように、端子Ｂに接続される寄生接合容量Ｃ_ｊｎ，Ｃ_ｊｐの変化は相殺さ れる方向にあり、端子Ｂから見た合成容量の変化は従来の接続構造に比べて小さ くなる。

【００１５】 なお、各ウェル１２，１３の濃度，電極面積を調整することにより、寄生接合 容量Ｃ_ｊｎ，Ｃ_ｊｐの電圧依存性を最適値に設計することが可能である。 また、意図的に、寄生接合容量Ｃ_ｊｎ，Ｃ_ｊｐの電圧依存性を正や負にするこ とも可能である。

【００１６】

【考案の効果】

以上詳細に説明した本考案によれば、以下のような効果が得られる。 寄生接合容量の電圧依存性が小さくなるので、信号レベルによる容量値の変化 は少なくなり、ＭＯＳ容量を高性能化できる。

【００１７】 この結果、高周波特性における設計値と実測値の差が小さくなる、積分用容量 としての精度が向上する等の利点が得られ、設計の困難さを軽減できる。

【図面の簡単な説明】

【図１】本考案の一実施例の構成図である。

【図２】図１の等価回路図である。

【図３】従来の半導体集積回路に搭載されるＭＯＳ容量
の構造例図である。

【図４】図３の等価回路図である。

【符号の説明】

１１ 半導体基板 １２ Ｐウェル １３ Ｎウェル １４ 誘電体層 １５，２１ Ｎ^＋領域 １６，２０ Ｐ^＋領域 １７，２２ 第１電極 １８，２３ 第２電極 １９，２４ 第３電極

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 ＰウェルとＮウェルが対称的に形成され
   表面には誘電体層が形成された半導体基板と、 前記Ｐウェル中にＮ^＋領域とＰ^＋領域が拡散形成され、
   前記誘電体層を介してＮ^＋領域と対向するように第１の
   電極が形成され、前記誘電体層に設けられた穴を通って
   Ｎ^＋領域に第２の電極が接続され、前記誘電体層に設け
   られた穴を通ってＰ^＋領域に第３の電極が接続された第
   １のＭＯＳと、 前記Ｎウェル中にＰ^＋領域とＮ^＋領域が拡散形成され、
   前記誘電体層を介してＰ^＋領域と対向するように第１の
   電極が形成され、前記誘電体層に設けられた穴を通って
   Ｐ^＋領域に第２の電極が接続され、前記誘電体層に設け
   られた穴を通ってＮ^＋領域に第３の電極が接続された第
   ２のＭＯＳとで構成され、 各ＭＯＳの第１の電極と第２の電極はそれぞれ共通に接
   続され、前記第１のＭＯＳの第３の電極は低電圧に保持
   され、前記第２のＭＯＳの第３の電極は高電圧に保持さ
   れたことを特徴とする半導体装置。