JPS6244427B2

JPS6244427B2 -

Info

Publication number: JPS6244427B2
Application number: JP52120493A
Authority: JP
Inventors: Kunikazu Oota
Original assignee: CHO ERU ESU AI GIJUTSU KENKYU KUMIAI
Current assignee: CHO ERU ESU AI GIJUTSU KENKYU KUMIAI
Priority date: 1977-10-08
Filing date: 1977-10-08
Publication date: 1987-09-21
Also published as: JPS5454588A

Description

【発明の詳細な説明】本発明はMOSトランジスタとMOSダイオード
型コンデンサを並設する半導体集積回路に関する
ものであり、特にメモリ素子などに適したもので
ある。

金属層（導電体層）と酸化物層（絶縁体）と半
導体基板から成るMOSダイオードがコンデンサ
として用いられ、而もMOSトランジスタなどと
共に同一基板上に容易に形成されて集積回路にお
ける重要な素子となつていることはよく知られて
いる。そして又このような集積回路においては、
MOSトランジスタの電気的な分離には半導体基
板に高濃度の不純物を注入した不純物層を設ける
こともよく知られていることである。そしてこの
ようなMOSトランジスタと分離層とMOSコンデ
ンサを同一基板上に密に配置した集積回路を小形
化するために、マスクの精度の向上その他いろい
ろの手段が講ぜられているが、最近ではその小型
化も限度に達したかの観を呈している。その打開
策として例えばメモリ素子においてトランジスタ
とコンデンサを二階建形式にすることも提案され
ている（特願昭51−127781）。この構成は基板の
面積の節減という意味では極めて効果的である
が、製造工程が複雑になるので、製造コストの低
減という面で難点がある。

したがつて本発明の目的はMOSトランジスタ
とMOSダイオード型コンデンサを並設する半導
体集積回路の集積度を向上するにある。

本発明は、前述のような集積回路の集積度を向
上させるのに、分離層とMOSダイオード型コン
デンサの半導体側電極を共用するようにして占有
面積を縮小するようにしたものである。

本発明によれば、同一半導体基板上にMOSト
ランジスタとMOSダイオード型のコンデンサを
並設し、このコンデンサの、前記MOSトランジ
スタとは接続していない一方の導電体層電極が前
記半導体基板表面に形成され、前記MOSトラン
ジスタと接続している他方の導電体層電極が前記
一方の導電体層電極の上方に誘電体を介して設け
られている集積回路において、前記一方の導電体
層電極が、前記半導体基板と同一導電型であつて
スレシヨルド電圧（フラツトバンド電圧ともい
う）がこの半導体基板に印加すべき電圧と前記コ
ンデンサの他端の電極に印加すべき電圧の和の電
圧より大きくなるような高濃度の不純物層であ
り、且つ前記MOSトランジスタの該コンデンサ
に接続している電極の下に、前記半導体基板と同
一導電型の高濃度不純物層を前記導電体層電極に
接続して設けたことを特徴とする半導体集積回路
が得られる。

本発明によれば、集積回路の集積度は極めて大
となり、また特性の安定が得られる。

次に図面を参照して本発明につき説明する。

第１図は本発明を適用したメモリー素子の構成
を示したもので、ａは断面図、ｂは平面図、ｃは
等価回路図をそれぞれあらわしている。但しｂの
平面図においては図面を見易くするため殆んど全
域に亘つて形成されている酸化膜（後述）を除去
した形で示してある。図において、１はｐ型半導
体基板、２は選択トランジスタ部、３はデータ蓄
積コンデンサ部であつて、メモリー全体としては
ふつう極めて多くの選択トランジスタおよびデー
タ蓄積コンデンサが整列している。また４および
５はいずれもn⁺拡散層であつて、選択トランジ
スタ部２のソース電極およびドレーン電極をそれ
ぞれ構成している。そしてこの場合ソース電極４
はメモリー素子のピツト線を形成している。６は
金属配線であつて選択トランジスタ２のゲート電
極であると同時にワード線を形成している。７は
誘電率の高いシリコン酸化膜であつて約1000Åと
非常に薄く、ソース電極４をドレーン電極５の間
の半導体表面に沿つたｎチヤネル領域の形成に与
かつている。８は約5000Å程度の導電体層（多結
晶シリコンでもよい）であつて、蓄積コンデンサ
３の一方の電極を形成し、ドレイン電極５に結合
している。９は高誘電体である厚さ約1000Åの酸
化膜である。これは酸化膜７と同じでよい。そし
て10が本発明において特に設けた高濃度のｐ型不
純物層であつて、蓄積コンデンサ３の他方の電極
を形成している。なおこの素子の平面方向の寸法
は、ｂにおいてビルト線（ソース電極）４の幅を
約５ミクロンとし、他は図の寸法に比例して考え
ればよい。

ｐ型不純物層１０の不純物濃度は充分高くとつ
ておき、そのフラツトバンド電圧Ｖ_FBが、導電体
層電極８と半導体基板１の間のバイアス電圧が電
源電圧Ｖ_DDと基板バイアス電圧すなわちバツクゲ
ート電圧Ｖ_BGとの和になつても半導体表面に多数
担体が消滅せず、空乏層が形成されないようにな
つている。すなわち電圧値を絶対値であらわしてＶ_FB＞Ｖ_DD＋Ｖ_BG (1) なる関係が保たれるようになつている。このよう
な関係は、たとえばｐ型シリコンの不純物濃度を
１×10¹⁵原子／cm³とし、酸化膜として誘電率εが
約12の酸化シリコンを用いその厚さを約１，000
Åとし、Ｖ_DDを12V，Ｖ_BGを−5Vとすれば、注入
すべき不純物の量は、B⁺ボロンをイオン注入す
るとすれば、約５×10¹²原子／cm³となる。

以上のようにして形成されたｐ型不純物層１０
は、導電体層電極８と半導体基板１間の電圧がＶ
_DD＋Ｖ_BGを越さなければその中に空乏層が実質的
に生じないので、電極８と同じく導電体の層と見
なすことができる。したがつて半導基板１をデー
タ蓄積コンデンサの一方の端子と結合する電源線
１ａとして用いることができる。またこのｐ型不
純物層１０は、n⁺層であるドレーン電極５など
とは反対導電型なので、選択トランジスタ２の分
離に役立つこととなる。しかもこのときはビツト
線４の分離にも役立つている。このため従来独立
に設けられていた分離のための高不純物層が不要
となる。すなわち、選択トランジスタ２のチヤン
ネル，ソース領域およびドレーン領域以外のすべ
ての表面をコンデンサとして用いることができ
る。このことはｂ図に画かれた導電体層電極８
が、ａ図では一見小さく見えるが、ビツト線４お
よびワード線６を除いた部分をすべて覆つて非常
に大きくなつていることが分る。そしてこれに対
応して半導基板１の表面も、ビツト線４と、ドレ
ーン電極５と、これとソース電極間のｎチヤネル
形成領域以外のすべてにｐ型不純物層１０が形成
されていて、選択トランジスタ２を他から完全に
分離している。なお隣りの素子１１（端の一部の
み）との間の空間についてはあとに説明する。

従つて本発明によれば、メモリ素子を従来より
相当小さくすることができる。更に附加的な効果
として、蓄積コンデンサの容量が材質および寸法
によつてきまる最大値に近い値を維持することが
できる。従来の特別処理をしない半導体と導電層
の間の容量は印加電圧が大きくなるに従つて小さ
くなるものであり、また実際にはむしろ可変容量
であることを利用することが多かつたものであ
る。但し実用的な立場からいうと、10％程度の容
量変化は特に問題にならないことが多いので、先
の式(1)に示された条件に反しない範囲で不純物濃
度を少なくしてもよい。

以上のようにして形成されたｐ型不純物層を有
するメモリ素子を等価回路であらわした第１図ｃ
から分るように、この素子は半導体基板１を電源
線１ａとして用いることができるので、配線とし
てはビツト線２とワード線３だけで済む２線式メ
モリとなる。

なおこのようにして形成された蓄積コンデンサ
の容量には、N⁺拡散層であるドレーン電極５と
半導体基板１との間の容量も含まれるので、ドレ
ーン電極５を形成する前に半導体基板１と同一導
電型のp⁺不純物層１２を形成しておけば、これ
はp⁺不純物層１０に接続されるので一層効果的
であり、諸条件を適当に選べば、p⁺不純物層１
２がない場合に比較して50％程度は増加させるこ
とができる。又蓄積コンデンサの容量を更に大き
くするには、酸化膜９として酸化シリコンの代り
に誘電率の更に高い窒化シリコンを用いればよ
い。

第１図の素子が製造方法において従来の素子と
異るのは、導電体層８を形成する工程が増加する
だけであり、而もこの工程は特別の工夫をするこ
となく実施することが可能である。したがつて素
子の製造については説明することは省略する。た
だｂにおいて、隣接する素子１１との間が４ミク
ロン程度空いているが、これはふつうのマスクを
用いるときはこれ以上近づけることは相当高い精
度が要求され、量産という面では好ましくない。
この点についてはあとにその解決法について説明
する。なお細かい点についていえば、絶縁膜１３
（厚い部分6000Å程度）は導電体膜８全体に亘つ
て厚い必要はなく、ただコンデンサ３の部分のワ
ード線６の下部だけを厚くすればよい。

第２図は本発明の第２の実施例を示したもの
で、ａはその断面を示した図であり、ｂは等価回
路を示した図である。第１図の場合と異なつてこ
の素子は３トランジスタダイナミツクメモリセル
である。図において、２１はデータ蓄積トランジ
スタ、２２は読出し選択トランジスタ，２３は書
込みトランジスタ、２４は蓄積コンデンサであ
り、又X₁は読出ワード線、X₂は書込みワード
線、Y₁は読出しビツト線、Y₂は書込みビツトを
あらわしている。そして２５は半導体基体、２６
で代表される同じような５つの領域はn⁺層であ
り、各トランジスタ或いは蓄積コンデンサの電極
となつている。この場合導電膜２７は蓄積コンデ
ンサ２４の一方の電極であると共にデータ蓄積ト
ランジスタ２１のゲート電極を兼ねている。した
がつてコンデンサの容量が大きいほどデータの保
持時間が長くなり、再生の条件が緩和される。こ
の素子を製造する方法はn⁺層２６からはじめて
順次上方に形成すればよく、極めて簡単に構成す
ることができる。なお２８で代表される約1000Å
の酸化膜が３個同時に形成されるようにすると工
程が簡略化される。

第３図は本発明の第３の実施例を示した図で、
ａは平面図、ｂはＡ−A′線で切断した断面を示
している。先に第１図の実施例における説明で素
子間の間隔を或る程度以下にすることに触れた
が、本実施例はこの問題を解決するためのもので
ある。その特長は蓄積コンデンサの導電体層（第
１図の８）を、全体が平坦なもの３１と両端が上
がつているもの３２の２種類で構成し、これらを
素子交互に配置したものである。特にｂから分る
ように、各導電体層は２回に分け２つのレベルで
形成することができるので、中間にマスクのため
のスペースを設ける必要がなく、コンデンサを横
方向（ビツト線３３の方向）に隙間なく形成する
ことができ、集積度の向上が可能である。なおワ
ード線３４そのほかの導電体層以外の部分の構成
は、第１図の場合と全く同じである。

第４図は本発明の第４の実施例を示したもの
で、ａは平面図、ｂはａにおいてＢ−B′で切断し
た断面図、ｃは同じくＣ−C′で切断した図であ
る。導電体層として平坦なもの４１と両端が上が
つているもの４２の２種類用意するのは第３図の
場合と同じであるが、ただ端の上つたところがワ
ード線４３の方向であり、したがつて素子はワー
ド線方向に隙間なく形成することができ、ビツト
線４４が第１図の場合と全然異つている。後者に
ついて説明すれば、ビツト線４４は半導体基板１
からはなれたところに形成されており、半導体基
板中にはソース電極４５だけが形成されているこ
とである。これはａで４６で示した部分にも導電
体層４２（の一部）とｐ型不純物層４７を形成す
る必要があるからである。このためコンタクト４
８を形成してソース電極４５とビツト線４４を接
続する必要がある。したがつて製造工程が若干複
雑になる。但し技術そのものは従来よく知られた
方法で可能である。

第５図は本発明の第５の実施例の平面図を示し
たものである。これはコンデンサの導電体層を３
つのレベル５１，５２および５３で形成し、トラ
ンジスタのチヤネル領域、ソース領域およびドレ
ーン領域以外のすべての領域を隙間なくしきつめ
たものである。この実施例は第３図と第４図の実
施例を合わせたもので、ビツト線５４およびワー
ド線５５は第４図の実施例と同じものを使用す
る。

第６図は本発明の第６の実施例を示したもの
で、ａは断面図、ｂは平面図をそれぞれ示してい
る。

また第７図は第６図の素子の等価回路を示して
いる。選択トランジスタ６１のゲート電極６２が
蓄積コンデンサ６３のうちの１つの６３ａを形成
する電極部分６４と共通になつている形式のメモ
リ素子を示している。６３ｂは第１図のものと同
じ構成の他の一方の蓄積コンデンサを形成してい
る。この場合導電膜層６５は両コンデンサの共通
電極となり、第１図の場合より蓄積コンデンサ６
３としての容量が倍加し、而も製造工程は第１図
の場合より少なくて済む利点がある。ｐ型不純物
層６６は導電体層６５と対応する広い表面に形成
されている。ビツト線６７（ソース電極）および
ドレーン電極６８は第１図の場合と全く同じ構造
でよい。

第８図は本発明の第７の実施例を示したもの
で、ａは断面図、ｂは平面図をそれぞれ示したも
のである。この実施例の等価回路は第７図と全く
同じである。基本的には第６図の実施例と同じで
あるが、異る点は、ワード線７１と上側のコンデ
ンサの電極７２を分離し、トランジスタのゲート
電極７３とコンデンサ電極７２を一体としたもの
である。これによる利点は、導電体層７４とゲー
ト電極７３（電極７２）を２つの工程に分けて形
成することができ、したがつて先に第３図ないし
第５図の説明における導電体層を多レベルにする
としたと同じ理由で、ゲート電極７３と導電体層
７４近付けることができる。したがつてドレーン
電極を小さくすることができ、その分だけ集積度
を大きくする効果がある。或いは別の表現を以つ
てすれば、コンデンサ容量を大きくすることがで
きる。

第９図は本発明の第８の実施例の断面を示した
図であり、コンデンサを凹状に形成し、コンデン
サの領域８１と選択トランジスタ８２の領域がワ
ード線８３の方向に沿つて平坦になつている。等
価回路としては第７図のものと同じである。表面
が平坦であるためワード線８３の断線事故の心配
はなくなる。８４で代表される各n⁺電極はイオ
ン注入によつて行うのがよい。

第１０図は本発明の第２の実施例の断面を示し
たもので、実質的には第９図のものと同じであ
る。ただ異る点は、第９図のものはマスクを用い
てコンデンサを形成すべき部分を凹状にしたのに
対し、本実施では、Siの1.00面をマスクを用いる
ことなくエツチングすることにより、いわゆるＶ
字グルーブ（溝）を形成したものである。この場
合コンデンサ部の有効面積が第９図のものより若
干増加する利点がある。但し表面の平坦度は若干
低下する。

以上の説明において、半導体基板としてｐ型の
ものを用いたが、これをｎ型のものに代えても可
能であることはいうまでもない。このとき各電極
および不純物層の導電型も変える必要があるが、
特に説明する必要もないであろう。

また以上の実施例はメモリ素子について行つた
が、本発明はこれに限定されるものでなく、
MOSトランジスタとMOSダイオード型コンデン
サを並有する他のすべての半導体論理回路に適用
できることはいうまでもない。

【図面の簡単な説明】

第１図は本発明を適用したメモリ素子の構成
を、ａは断面図、ｂは平面図、ｃは等価回路で示
した図、第２図は本発明の第２の実施例の断面ａ
と等価回路ｂを示した図、第３図は本発明の第３
の実施例の平面ａと断面ｂを示した図、第４図は
本発明の第４の実施例の平面ａおよび断面（ｂお
よびｃ）を示した図、第５図は本発明の第５の実
施例の平面図、第６図は本発明の第６の実施例の
断面ａと平面ｂを示した図、第７図は第６図の素
子の等価回路を示した図、第８図は本発明の第７
の実施例の断面ａおよび平面ｂを示した図、更に
第８図、第９図および第１０図は本発明の第７，
第８および第９の実施例の各断面図を示した図で
ある。記号の説明：１はｐ型半導体基板、２は選択ト
ランジスタ、３は蓄積コンデンサ、４はソース電
極（n⁺）、５はドレーン電極（n⁺）、６はゲート
電極（ワード線）、７は酸化膜、８は導電体層、
９は酸化膜、１０はｐ型不純物層をそれぞれ示し
ている。

Claims

【特許請求の範囲】

１同一半導体基板上にMOSトランジスタと
MOSダイオード型のコンデンサを並設し、この
コンデンサの、前記MOSトランジスタとは接続
していない一方の導電体層電極が前記半導体基板
表面に形成され、前記MOSトランジスタと接続
している他方の導電体層電極が前記一方の導電体
層電極の上方に誘電体を介して設けられている集
積回路において、前記一方の導電体層電極が、前
記半導体基板と同一導電型であつてスレシヨルド
電圧がこの半導体基板に印加すべき電圧と前記コ
ンデンサの他端の電極に印加すべき電圧の和の電
圧より大きくなるような高濃度の不純物層であ
り、且つ前記MOSトランジスタの該コンデンサ
に接続している電極の下に、前記半導体基板と同
一導電型の高濃度不純物層を前記導電体層電極に
接続して設けたことを特徴とする半導体集積回
路。