JPH06103735B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06103735B2 JPH06103735B2 JP63291326A JP29132688A JPH06103735B2 JP H06103735 B2 JPH06103735 B2 JP H06103735B2 JP 63291326 A JP63291326 A JP 63291326A JP 29132688 A JP29132688 A JP 29132688A JP H06103735 B2 JPH06103735 B2 JP H06103735B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- insulating film
- capacitance
- gate electrode
- integrated circuit
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に関し、特にMOS型容量素子
を備えた半導体集積回路に関する。
を備えた半導体集積回路に関する。
従来からMOS型容量素子は、２極間の電位差によりこの
容量値が変化する事が知られている。従ってこの容量が
変わっては困るスイッチドキャパシタフィルタ等の容量
素子としてはMOS型容量素子が使えなかった。従って、
従来の容量素子は、第４図に示すように、半導体基板14
の上に絶縁膜15を設け、絶縁膜15の上に多結晶シリコン
層又はアルミニウム層を堆積し、選択的にエッチングし
て下層の電極16を設ける。次に、電極16を含む表面に層
間絶縁膜17を堆積し、層間絶縁膜17の上に多結晶シリコ
ン層又はアルミニウム層を堆積して、選択的にエッチン
グし、層間絶縁膜17を介して電極16と相対する上層電極
18を設けて構成していた。
容量値が変化する事が知られている。従ってこの容量が
変わっては困るスイッチドキャパシタフィルタ等の容量
素子としてはMOS型容量素子が使えなかった。従って、
従来の容量素子は、第４図に示すように、半導体基板14
の上に絶縁膜15を設け、絶縁膜15の上に多結晶シリコン
層又はアルミニウム層を堆積し、選択的にエッチングし
て下層の電極16を設ける。次に、電極16を含む表面に層
間絶縁膜17を堆積し、層間絶縁膜17の上に多結晶シリコ
ン層又はアルミニウム層を堆積して、選択的にエッチン
グし、層間絶縁膜17を介して電極16と相対する上層電極
18を設けて構成していた。
上述した従来の半導体集積回路は、相対する下層電極と
上層電極との間に介在する層間絶縁膜を誘電体として容
量素子を構成しているため、層間絶縁膜の膜厚を薄く形
成することが困難であり、その結果、容量が小さくなる
か、又は容量を大きくするために電極を形成する面積が
増大し集積度が低くなるという問題点がある。
上層電極との間に介在する層間絶縁膜を誘電体として容
量素子を構成しているため、層間絶縁膜の膜厚を薄く形
成することが困難であり、その結果、容量が小さくなる
か、又は容量を大きくするために電極を形成する面積が
増大し集積度が低くなるという問題点がある。
本発明の半導体集積回路は、一導電型半導体基板に設け
た逆導電型の第１及び第２のウェルと、前記第１および
第２のウェルの領域上にゲート絶縁膜を介してそれぞれ
設けた第１及び第２のゲート電極と、前記第１及び第２
のゲート電極に整合して前記第１及び第２のウェルのそ
れぞれに設けた一導電型の第１及び第２の拡散領域と、
前記第１のゲート電極と前記第２の拡散領域及び前記第
２のウェルを接続する配線と、前記第２のゲート電極と
前記第１の拡散領域及び前記第１のウェルを接続する配
線とを備え、実質的に同一形状のMOS容量素子を互に逆
向きに並列接続した容量素子を有する。
た逆導電型の第１及び第２のウェルと、前記第１および
第２のウェルの領域上にゲート絶縁膜を介してそれぞれ
設けた第１及び第２のゲート電極と、前記第１及び第２
のゲート電極に整合して前記第１及び第２のウェルのそ
れぞれに設けた一導電型の第１及び第２の拡散領域と、
前記第１のゲート電極と前記第２の拡散領域及び前記第
２のウェルを接続する配線と、前記第２のゲート電極と
前記第１の拡散領域及び前記第１のウェルを接続する配
線とを備え、実質的に同一形状のMOS容量素子を互に逆
向きに並列接続した容量素子を有する。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図、第２図は第１図に示す実施例の等価回路図
である。
プの断面図、第２図は第１図に示す実施例の等価回路図
である。
第１図及び第２図に示すように、Ｐ型シリコン基板１の
主面に選択的に第１のＮ型ウェル2a及び第２のＮ型ウェ
ル2bを選択的に設け、Ｎ型ウェル2a,2bを含む表面にゲ
ート絶縁膜３を設ける。次に、Ｎ型ウェル2aの領域上の
ゲート絶縁膜３の上に第１のゲート電極4aを選択的に設
け、Ｎ型ウェル2bの領域上のゲート絶縁膜３の上に第２
のゲート電極4bをそれぞれ設ける。次に、ゲート電極4a
に整合してＮ型ウェル2aに第１のＰ型拡散領域5aを設
け、ゲート電極4bに整合してＮ型ウェル2bに第２のＰ型
拡散領域5bを設ける。次に、Ｎ型ウェル2aにコンタクト
用のN+型拡散領域6aとＮ型ウェル2bにコンタクト用のN+
型拡散領域6bとを設ける。次に、ゲート電極4a,4bを含
む表面に層間絶縁膜７を堆積し、ゲート電極4a,4b及び
Ｐ型拡散領域5a,5b及びN+型拡散領域6a,6bのそれぞれの
コンタクト用開孔部と、前記開孔部の各電極及び領域と
接続する配線８を設けて第１のゲート電極4aと第２のＰ
型拡散領域5b及び第２のN+型拡散領域6bを電気的に端子
９に接続し、第２のゲート電極4bと第１のＰ型拡散領域
5a及び第１のN+型拡散領域6aを電気的に端子10に接続
し、実質的に同一構成のMOS型容量素子を互に逆向きに
並列接続した容量素子を得る。
主面に選択的に第１のＮ型ウェル2a及び第２のＮ型ウェ
ル2bを選択的に設け、Ｎ型ウェル2a,2bを含む表面にゲ
ート絶縁膜３を設ける。次に、Ｎ型ウェル2aの領域上の
ゲート絶縁膜３の上に第１のゲート電極4aを選択的に設
け、Ｎ型ウェル2bの領域上のゲート絶縁膜３の上に第２
のゲート電極4bをそれぞれ設ける。次に、ゲート電極4a
に整合してＮ型ウェル2aに第１のＰ型拡散領域5aを設
け、ゲート電極4bに整合してＮ型ウェル2bに第２のＰ型
拡散領域5bを設ける。次に、Ｎ型ウェル2aにコンタクト
用のN+型拡散領域6aとＮ型ウェル2bにコンタクト用のN+
型拡散領域6bとを設ける。次に、ゲート電極4a,4bを含
む表面に層間絶縁膜７を堆積し、ゲート電極4a,4b及び
Ｐ型拡散領域5a,5b及びN+型拡散領域6a,6bのそれぞれの
コンタクト用開孔部と、前記開孔部の各電極及び領域と
接続する配線８を設けて第１のゲート電極4aと第２のＰ
型拡散領域5b及び第２のN+型拡散領域6bを電気的に端子
９に接続し、第２のゲート電極4bと第１のＰ型拡散領域
5a及び第１のN+型拡散領域6aを電気的に端子10に接続
し、実質的に同一構成のMOS型容量素子を互に逆向きに
並列接続した容量素子を得る。
なお、Ｐ型拡散領域5a,5bはそれぞれのＮ型ウェル2a又
は2b内で一体化して設けても良い。
は2b内で一体化して設けても良い。
第３図は本発明の半導体集積回路のMOS型容量素子のＣ
−Ｖ特性図である。
−Ｖ特性図である。
第３図に示すように、第１のMOS型容量素子のＣ−Ｖ特
性11は、ゲート電極4aに正極性電圧を印加したときに
は、ゲート絶縁膜３を介してＮ型ウェル２の表面に電子
が集まり、容量はゲート絶縁膜容量Coxのみとなるが、
印加電圧を下げてゲートしきい電圧近傍の電圧をゲート
電極4aに印加している時は、Ｎ型ウェル２の表面に空乏
領域が形成される為、MOS容量はゲート絶縁膜容量Coxと
空乏層容量CDが直列に接続された状態になり減少してい
く。そして更にゲート電極4aにかける電圧を下げるとＮ
型ウェル４の表面には、反対層が形成されMOS容量は再
びゲート絶縁膜容量Coxのみで支配されるようになる。
また、これと逆極性の第２のMOS型容量素子のＣ−Ｖ特
性12はOV点を中心に第１のMOS型容量素子のＣ−Ｖ曲線
を反転した形つまり破線で表わした曲線となる。従って
合成された容量素子のＣ−Ｖ特性13はOV点を中心に左右
対称となる。このため、MOS型容量素子の合成された容
量値は２倍でOV点付近のバイアス電圧による変動値はMO
S型容量素子１個の場合と同じとなり、容量値に対する
変動値の比が低減し、電圧依存性の小さいMOS型容量素
子が得られる。
性11は、ゲート電極4aに正極性電圧を印加したときに
は、ゲート絶縁膜３を介してＮ型ウェル２の表面に電子
が集まり、容量はゲート絶縁膜容量Coxのみとなるが、
印加電圧を下げてゲートしきい電圧近傍の電圧をゲート
電極4aに印加している時は、Ｎ型ウェル２の表面に空乏
領域が形成される為、MOS容量はゲート絶縁膜容量Coxと
空乏層容量CDが直列に接続された状態になり減少してい
く。そして更にゲート電極4aにかける電圧を下げるとＮ
型ウェル４の表面には、反対層が形成されMOS容量は再
びゲート絶縁膜容量Coxのみで支配されるようになる。
また、これと逆極性の第２のMOS型容量素子のＣ−Ｖ特
性12はOV点を中心に第１のMOS型容量素子のＣ−Ｖ曲線
を反転した形つまり破線で表わした曲線となる。従って
合成された容量素子のＣ−Ｖ特性13はOV点を中心に左右
対称となる。このため、MOS型容量素子の合成された容
量値は２倍でOV点付近のバイアス電圧による変動値はMO
S型容量素子１個の場合と同じとなり、容量値に対する
変動値の比が低減し、電圧依存性の小さいMOS型容量素
子が得られる。
以上説明したように本発明は、第1,第２のMOS型容量素
子を逆向きに並列接続して容量素子を構成する事によ
り、従来に比べて容量値の電圧依存性を軽減できるの
で、高精度の回路に使用でき、容量素子を有する半導体
集積回路のコスト低減又は集積度の改善ができる効果が
ある。
子を逆向きに並列接続して容量素子を構成する事によ
り、従来に比べて容量値の電圧依存性を軽減できるの
で、高精度の回路に使用でき、容量素子を有する半導体
集積回路のコスト低減又は集積度の改善ができる効果が
ある。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図、第２図は第１図に示す実施例の等価回路
図、第３図は本発明の半導体集積回路のMOS型容量素子
のＣ−Ｖ特性図、第４図は従来の半導体集積回路の一例
を示す半導体チップの断面図である。 １…Ｐ型シリコン基板、2a,2b…Ｎ型ウェル、３…ゲー
ト絶縁膜、4a,4b…ゲート電極、5a,5b…Ｐ型拡散領域、
6a,6b…N+型拡散領域、７…層間絶縁膜、８…配線、9,1
0…端子、11…第１のMOS型容量素子のＣ−Ｖ特性、12…
第２のMOS型容量素子のＣ−Ｖ特性、13…合成した容量
素子のＣ−Ｖ特性、14…半導体基板、15…絶縁膜、16…
電極、17…層間絶縁膜、18…電極。
プの断面図、第２図は第１図に示す実施例の等価回路
図、第３図は本発明の半導体集積回路のMOS型容量素子
のＣ−Ｖ特性図、第４図は従来の半導体集積回路の一例
を示す半導体チップの断面図である。 １…Ｐ型シリコン基板、2a,2b…Ｎ型ウェル、３…ゲー
ト絶縁膜、4a,4b…ゲート電極、5a,5b…Ｐ型拡散領域、
6a,6b…N+型拡散領域、７…層間絶縁膜、８…配線、9,1
0…端子、11…第１のMOS型容量素子のＣ−Ｖ特性、12…
第２のMOS型容量素子のＣ−Ｖ特性、13…合成した容量
素子のＣ−Ｖ特性、14…半導体基板、15…絶縁膜、16…
電極、17…層間絶縁膜、18…電極。
Claims (1)
- 【請求項１】一導電型半導体基板に設けた逆導電型の第
１及び第２のウェルと、前記第１および第２のウェルの
領域上にゲート絶縁膜を介してそれぞれ設けた第１及び
第２のゲート電極と、前記第１及び第２のゲート電極に
整合して前記第１及び第２のウェルのそれぞれに設けた
一導電型の第１及び第２の拡散領域と、前記第１のゲー
ト電極と前記第２の拡散領域及び前記第２のウェルを接
続する配線と、前記第２のゲート電極と前記第１の拡散
領域及び前記第１のウェルを接続する配線とを備え、実
質的に同一形状のMOS容量素子を互に逆向きに並列接続
した容量素子を有することを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291326A JPH06103735B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291326A JPH06103735B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02137256A JPH02137256A (ja) | 1990-05-25 |
| JPH06103735B2 true JPH06103735B2 (ja) | 1994-12-14 |
Family
ID=17767464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291326A Expired - Lifetime JPH06103735B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103735B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631492A (en) * | 1994-01-21 | 1997-05-20 | Motorola | Standard cell having a capacitor and a power supply capacitor for reducing noise and method of formation |
| WO1997032343A1 (en) * | 1996-02-28 | 1997-09-04 | Sierra Semiconductor Coporation | High-precision, linear mos capacitor |
| JP2795259B2 (ja) * | 1996-04-17 | 1998-09-10 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3592028B2 (ja) * | 1997-04-03 | 2004-11-24 | 富士通株式会社 | 昇圧回路および半導体集積回路 |
| DE10207739A1 (de) * | 2002-02-22 | 2003-09-11 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit einer Parallelschaltung gekoppelter Kapazitäten |
-
1988
- 1988-11-17 JP JP63291326A patent/JPH06103735B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02137256A (ja) | 1990-05-25 |
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