JP2002009183A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】半導体記憶装置とその製造方法において、特に
容量素子部の容量を増大させ、かつ専有面積を削減させ
て、記憶装置全体の小型化する。 【解決手段】半導体記憶装置の容量素子部において、容
量素子部に印加される電圧に対して相対的に低電圧のか
かる容量素子の下部電極の表面に溝を設け、容量の向上
を図る。まさらに、相対的に高電圧が印加される容量素
子には対向する上部電極の面積を小さくして、下部電極
である浮遊ゲート側面を容量として用いないようにする
ことで耐電圧性を向上させる。
容量素子部の容量を増大させ、かつ専有面積を削減させ
て、記憶装置全体の小型化する。 【解決手段】半導体記憶装置の容量素子部において、容
量素子部に印加される電圧に対して相対的に低電圧のか
かる容量素子の下部電極の表面に溝を設け、容量の向上
を図る。まさらに、相対的に高電圧が印加される容量素
子には対向する上部電極の面積を小さくして、下部電極
である浮遊ゲート側面を容量として用いないようにする
ことで耐電圧性を向上させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置と
その製造方法に関するものである。特に、容量素子部の
容量を増大させ、かつ専有面積を削減させてチップ全体
を小型化するための方法に関するものである。
その製造方法に関するものである。特に、容量素子部の
容量を増大させ、かつ専有面積を削減させてチップ全体
を小型化するための方法に関するものである。
【０００２】
【従来の技術】本発明が関する半導体記憶装置では、容
量素子部の容量を増大してかつ、占有面積を縮小するこ
とが重要な課題となっている。従来の半導体素子のメモ
リセル部と容量素子の平面図を図３（ｄ）に示す。図３
（ａ）〜（ｃ）は図３（ｄ）中のＢ−Ｂ’線に沿った製
造工程を示した縦断面図であり、従来の半導体記憶装置
の製造方法について図面を参照しながら説明する。
量素子部の容量を増大してかつ、占有面積を縮小するこ
とが重要な課題となっている。従来の半導体素子のメモ
リセル部と容量素子の平面図を図３（ｄ）に示す。図３
（ａ）〜（ｃ）は図３（ｄ）中のＢ−Ｂ’線に沿った製
造工程を示した縦断面図であり、従来の半導体記憶装置
の製造方法について図面を参照しながら説明する。
【０００３】まず、Ｐ型シリコン基板に代表されるよう
なＰ型半導体基板１０上に、酸化膜を厚さ３〜２０ｎｍ
で形成する。続いてフィールド窒化膜を厚さ１００〜２
００ｎｍで形成してパターニングする。この後、図３
（ａ）に示すように、絶縁膜（ＳｉＯ２膜）よりなる素
子分離領域１４を形成する。そして、素子分離領域１４
以外の領域に、熱酸化法によりゲート絶縁膜１２を厚さ
５〜１５ｎｍで形成する。引き続いて、リンに代表され
るような不純物を含有したポリシリコン１６を５０〜２
００ｎｍ程度の厚さで全面に形成し、レジストパターン
１８によりメモリセル領域及び容量素子部のパターニン
グを行い、メモリセル部の浮遊ゲート２０と容量素子部
の下部電極となる浮遊ゲート２２を形成する。
なＰ型半導体基板１０上に、酸化膜を厚さ３〜２０ｎｍ
で形成する。続いてフィールド窒化膜を厚さ１００〜２
００ｎｍで形成してパターニングする。この後、図３
（ａ）に示すように、絶縁膜（ＳｉＯ２膜）よりなる素
子分離領域１４を形成する。そして、素子分離領域１４
以外の領域に、熱酸化法によりゲート絶縁膜１２を厚さ
５〜１５ｎｍで形成する。引き続いて、リンに代表され
るような不純物を含有したポリシリコン１６を５０〜２
００ｎｍ程度の厚さで全面に形成し、レジストパターン
１８によりメモリセル領域及び容量素子部のパターニン
グを行い、メモリセル部の浮遊ゲート２０と容量素子部
の下部電極となる浮遊ゲート２２を形成する。
【０００４】次に、図３（ｂ）に示す様に、熱酸化法ま
たは化学気相成長法により、シリコン酸化膜−シリコン
窒化膜−シリコン酸化膜（ＯＮＯ膜）２４よりなる絶縁
膜を厚さ１０〜２０ｎｍ程度で全面に形成し、メモリセ
ル領域及び容量素子部以外のＯＮＯ膜２４を除去する。
続いて、不純物を含有したポリシリコン２６を厚さ１０
０〜２００ｎｍ程度全面に形成する。次に、レジストパ
ターン２８により、メモリセル部のＯＮＯ膜２４及び浮
遊ゲート２０をパターニングして、制御ゲート３０を形
成する。次に、図３（ｃ）に示す様に、レジストパター
ン３２によりメモリセル部及び容量素子部のパターニン
グを行い、メモリセル部のゲート電極と容量素子部の上
部電極となるゲート電極３４を形成する。
たは化学気相成長法により、シリコン酸化膜−シリコン
窒化膜−シリコン酸化膜（ＯＮＯ膜）２４よりなる絶縁
膜を厚さ１０〜２０ｎｍ程度で全面に形成し、メモリセ
ル領域及び容量素子部以外のＯＮＯ膜２４を除去する。
続いて、不純物を含有したポリシリコン２６を厚さ１０
０〜２００ｎｍ程度全面に形成する。次に、レジストパ
ターン２８により、メモリセル部のＯＮＯ膜２４及び浮
遊ゲート２０をパターニングして、制御ゲート３０を形
成する。次に、図３（ｃ）に示す様に、レジストパター
ン３２によりメモリセル部及び容量素子部のパターニン
グを行い、メモリセル部のゲート電極と容量素子部の上
部電極となるゲート電極３４を形成する。
【０００５】以上に説明した様に、容量素子部の寄生容
量を低減するため、現在では半導体記憶装置の容量素子
部は、拡散層、ゲート電極及びゲート酸化膜の３者から
形成されるのではなく、図３（ｃ）に示すような、素子
分離絶縁膜上に浮遊ゲート電極、絶縁膜および制御ゲー
ト電極の３者とから形成するという形式が採用されてい
る。しかしながら、この手法でも容量素子の占有面積が
大きくなってしまい、近年要求されているチップサイズ
の低面積化に応じるには不十分となっている。
量を低減するため、現在では半導体記憶装置の容量素子
部は、拡散層、ゲート電極及びゲート酸化膜の３者から
形成されるのではなく、図３（ｃ）に示すような、素子
分離絶縁膜上に浮遊ゲート電極、絶縁膜および制御ゲー
ト電極の３者とから形成するという形式が採用されてい
る。しかしながら、この手法でも容量素子の占有面積が
大きくなってしまい、近年要求されているチップサイズ
の低面積化に応じるには不十分となっている。
【０００６】これを解決する手段の一つとして、容量素
子部の浮遊ゲート表面全体に一様に多くの溝を設けて、
浮遊ゲートの表面積を大きくし、容量を向上させる事
で、占有面積を削減することが可能となる。しかしなが
ら、この容量素子では、絶縁膜の耐電圧が低下するた
め、高電圧のかかる容量素子部の耐電圧性を確保するた
めに、浮遊ゲートと制御ゲート間の絶縁膜をより厚くし
なければならない。単に浮遊ゲートに溝を増加し、表面
積を増大して容量を増加した容量素子部を持つ半導体記
憶装置を作成しても、メモリセル部の特性の悪化や低電
圧しか印加できない容量素子の占有面積の増大を招いて
しまうため、製品として採用できないという問題をもた
らしている。
子部の浮遊ゲート表面全体に一様に多くの溝を設けて、
浮遊ゲートの表面積を大きくし、容量を向上させる事
で、占有面積を削減することが可能となる。しかしなが
ら、この容量素子では、絶縁膜の耐電圧が低下するた
め、高電圧のかかる容量素子部の耐電圧性を確保するた
めに、浮遊ゲートと制御ゲート間の絶縁膜をより厚くし
なければならない。単に浮遊ゲートに溝を増加し、表面
積を増大して容量を増加した容量素子部を持つ半導体記
憶装置を作成しても、メモリセル部の特性の悪化や低電
圧しか印加できない容量素子の占有面積の増大を招いて
しまうため、製品として採用できないという問題をもた
らしている。
【０００７】
【発明が解決しようとする課題】本発明は上記の問題点
を解決するものであり、半導体記憶装置の容量素子部の
耐電圧性を低下させることなく容量を向上し、占有面積
を削減し半導体記憶装置全体を小型化することを目的と
する。
を解決するものであり、半導体記憶装置の容量素子部の
耐電圧性を低下させることなく容量を向上し、占有面積
を削減し半導体記憶装置全体を小型化することを目的と
する。
【０００８】
【課題を解決するための手段】上記本出願第一の発明
は、半導体基板上に第一の絶縁膜を介して形成される浮
遊ゲート電極と浮遊ゲート上に第二の絶縁膜を介して形
成される制御ゲート電極から構成されるメモリセル部
と、半導体基板上に素子分離絶縁膜を介して形成される
下部電極と下部電極上に第二の絶縁膜を介して形成され
る上部電極から構成される容量素子部とから成る半導体
記憶装置において、容量素子部に対して印加される電圧
に対して、相対的に低電圧の印加される容量素子の下部
電極表面に溝を設けたことを特徴とする半導体記憶装置
である。本出願第一の発明によれば、相対的に低電圧の
印加される容量素子の下部電極の表面に溝を設けること
で、対向面積を大きくして容量を向上させることが可能
となり、相対的に高電圧の印加される容量素子部の下部
電極は平坦なままで利用することで耐電圧性を保持させ
ることが可能となるため、結果として容量素子の面積を
縮小することが可能となる。
は、半導体基板上に第一の絶縁膜を介して形成される浮
遊ゲート電極と浮遊ゲート上に第二の絶縁膜を介して形
成される制御ゲート電極から構成されるメモリセル部
と、半導体基板上に素子分離絶縁膜を介して形成される
下部電極と下部電極上に第二の絶縁膜を介して形成され
る上部電極から構成される容量素子部とから成る半導体
記憶装置において、容量素子部に対して印加される電圧
に対して、相対的に低電圧の印加される容量素子の下部
電極表面に溝を設けたことを特徴とする半導体記憶装置
である。本出願第一の発明によれば、相対的に低電圧の
印加される容量素子の下部電極の表面に溝を設けること
で、対向面積を大きくして容量を向上させることが可能
となり、相対的に高電圧の印加される容量素子部の下部
電極は平坦なままで利用することで耐電圧性を保持させ
ることが可能となるため、結果として容量素子の面積を
縮小することが可能となる。
【０００９】上記本出願第二の発明は、請求項１に記載
の半導体記憶装置において、容量素子部の下部電極の表
面に設けられた溝の深さを下部電極の厚みよりも小さく
し、溝の底部に下部電極材を残留させたことを特徴とす
る半導体記憶装置である。本出願第二の発明によれば、
容量素子部の溝の底部の容量も利用できるできるため、
占有面積を大きくしなくても、容量をさらに向上させる
ことが可能となる。
の半導体記憶装置において、容量素子部の下部電極の表
面に設けられた溝の深さを下部電極の厚みよりも小さく
し、溝の底部に下部電極材を残留させたことを特徴とす
る半導体記憶装置である。本出願第二の発明によれば、
容量素子部の溝の底部の容量も利用できるできるため、
占有面積を大きくしなくても、容量をさらに向上させる
ことが可能となる。
【００１０】上記本出願第三の発明は、請求項１又は請
求項２に記載の半導体記憶装置において、容量素子部の
上部電極を下部電極よりも小さくすることを特徴とする
半導体記憶装置である。本出願第三の発明によれば、容
量素子部の浮遊ゲートの側面は容量成分として用いない
ために、耐電圧性の高い容量素子を作成できるため、絶
縁膜を薄膜化できるという利点を有する。
求項２に記載の半導体記憶装置において、容量素子部の
上部電極を下部電極よりも小さくすることを特徴とする
半導体記憶装置である。本出願第三の発明によれば、容
量素子部の浮遊ゲートの側面は容量成分として用いない
ために、耐電圧性の高い容量素子を作成できるため、絶
縁膜を薄膜化できるという利点を有する。
【００１１】上記本出願第四の発明は、請求項１又は請
求項２に記載の半導体記憶装置において、容量素子部に
対して印加される電圧に対して、相対的に高電圧の印加
される容量素子の上部電極のみを下部電極よりも小さく
することを特徴とする半導体記憶装置である。本出願第
四の発明によれば、相対的に低電圧のかかる容量素子に
は溝を設けて側面も容量として利用することが可能であ
り、相対的に高電圧のかかる容量素子の側面は容量成分
として用いず耐電圧性を向上させることができ、絶縁膜
の薄膜化が可能となるため、結果として、容量素子部全
体の更なる面積低下が可能となる。
求項２に記載の半導体記憶装置において、容量素子部に
対して印加される電圧に対して、相対的に高電圧の印加
される容量素子の上部電極のみを下部電極よりも小さく
することを特徴とする半導体記憶装置である。本出願第
四の発明によれば、相対的に低電圧のかかる容量素子に
は溝を設けて側面も容量として利用することが可能であ
り、相対的に高電圧のかかる容量素子の側面は容量成分
として用いず耐電圧性を向上させることができ、絶縁膜
の薄膜化が可能となるため、結果として、容量素子部全
体の更なる面積低下が可能となる。
【００１２】上記本出願第五の発明は、半導体基板上に
素子分離領域を形成し、この素子分離領域以外の部分に
第一の絶縁膜を形成し、不純物を含むポリシリコン膜を
堆積してメモリセル部の浮遊ゲートと容量素子部の下部
電極のパターニングを行い、この後にレジストパターン
によりメモリセル部と容量素子部の浮遊ゲート電極と下
部電極の形成を同時に行い、この時容量素子部に印加さ
れる電圧に対して相対的に低い電圧が印加される容量素
子の下部電極の表面に溝を設け、これら浮遊ゲートと下
部電極の上に第二の絶縁膜を形成し、この上に不純物を
含むポリシリコン膜を堆積した後に、メモリセル部のゲ
ート電極と容量素子部の下部電極のパターニングを行
い、この後にゲート電極を作成する工程を有することを
特徴とする半導体記憶装置の製造方法である。本出願第
五の発明によれば、容量素子部にそれぞれのセルにかか
る電圧に応じた二種類の形体を有する容量素子部を有す
る半導体記憶装置の作成が可能となる。
素子分離領域を形成し、この素子分離領域以外の部分に
第一の絶縁膜を形成し、不純物を含むポリシリコン膜を
堆積してメモリセル部の浮遊ゲートと容量素子部の下部
電極のパターニングを行い、この後にレジストパターン
によりメモリセル部と容量素子部の浮遊ゲート電極と下
部電極の形成を同時に行い、この時容量素子部に印加さ
れる電圧に対して相対的に低い電圧が印加される容量素
子の下部電極の表面に溝を設け、これら浮遊ゲートと下
部電極の上に第二の絶縁膜を形成し、この上に不純物を
含むポリシリコン膜を堆積した後に、メモリセル部のゲ
ート電極と容量素子部の下部電極のパターニングを行
い、この後にゲート電極を作成する工程を有することを
特徴とする半導体記憶装置の製造方法である。本出願第
五の発明によれば、容量素子部にそれぞれのセルにかか
る電圧に応じた二種類の形体を有する容量素子部を有す
る半導体記憶装置の作成が可能となる。
【００１３】上記本出願第六の発明は、半導体基板上に
素子分離領域を形成し、この素子分離領域以外の部分に
第一の絶縁膜を形成し、不純物を含むポリシリコン膜を
堆積してメモリセル部の浮遊ゲート電極と容量素子部の
下部電極のパターニングを行い、この後にレジストパタ
ーンにより容量素子部に印加される電圧に対して相対的
に低い電圧が印加される容量素子の下部電極の表面に浮
遊ゲートの厚みより小さい深さの溝を設けて溝の底部に
下部電極材を残留させ、これらの浮遊ゲート上に第二の
絶縁膜を形成し、この上に不純物を含むポリシリコン膜
を堆積した後に、メモリセル部のゲート電極と容量素子
部の上部電極のパターニングを行い、この後にゲート電
極を作成する工程を有することを特徴とする半導体記憶
装置の製造方法である。本出願第六の発明によれば、低
電圧のかかる容量素子部に溝を設ける際に、溝の底部に
浮遊ゲート材を残留させることが可能となるため、溝の
底部の容量も利用できるできるため、占有面積を大きく
しなくても、容量をさらに向上させることが可能とな
る。
素子分離領域を形成し、この素子分離領域以外の部分に
第一の絶縁膜を形成し、不純物を含むポリシリコン膜を
堆積してメモリセル部の浮遊ゲート電極と容量素子部の
下部電極のパターニングを行い、この後にレジストパタ
ーンにより容量素子部に印加される電圧に対して相対的
に低い電圧が印加される容量素子の下部電極の表面に浮
遊ゲートの厚みより小さい深さの溝を設けて溝の底部に
下部電極材を残留させ、これらの浮遊ゲート上に第二の
絶縁膜を形成し、この上に不純物を含むポリシリコン膜
を堆積した後に、メモリセル部のゲート電極と容量素子
部の上部電極のパターニングを行い、この後にゲート電
極を作成する工程を有することを特徴とする半導体記憶
装置の製造方法である。本出願第六の発明によれば、低
電圧のかかる容量素子部に溝を設ける際に、溝の底部に
浮遊ゲート材を残留させることが可能となるため、溝の
底部の容量も利用できるできるため、占有面積を大きく
しなくても、容量をさらに向上させることが可能とな
る。
【００１４】
【発明の実施の形態】[実施の形態１]次に本発明である
半導体記憶装置の製造方法の実施の形態について図面を
参照しながら説明する。図．２（ｄ）に本発明の半導体
記憶装置の第１の実施の形態のメモリセル部及び容量素
子部の平面図を示す。図．２（ａ）〜（ｃ）はそのＡ−
Ａ’線に沿った製造工程を示した縦断面図である。
半導体記憶装置の製造方法の実施の形態について図面を
参照しながら説明する。図．２（ｄ）に本発明の半導体
記憶装置の第１の実施の形態のメモリセル部及び容量素
子部の平面図を示す。図．２（ａ）〜（ｃ）はそのＡ−
Ａ’線に沿った製造工程を示した縦断面図である。
【００１５】まず、Ｐ型シリコン基板に代表されるよう
なＰ型半導体基板１０上に、酸化膜を厚さ３〜２０ｎｍ
で形成する。続いてフィールド窒化膜を厚さ１００〜２
００ｎｍで形成してパターニングする。この後、図２
（ａ）に示すように、絶縁膜（ＳｉＯ２膜）よりなる素
子分離領域１４を形成し、容量素子部とする。そして、
素子分離領域１４以外の領域となるメモリセル部には、
熱酸化法によりゲート絶縁膜１２を厚さ５〜１５ｎｍで
形成する。引き続いて、リンに代表されるような不純物
を含有したポリシリコン１６を５０〜２００ｎｍ程度の
厚さで全面に形成し、レジストパターン１８によりメモ
リセル領域及び容量素子部をパターニングして、それぞ
れ浮遊ゲート２０及び容量素子部の下部電極２２を形成
する。このパターニング時に低電圧しか印加されない容
量素子の下部電極の表面に溝２３を設ける。
なＰ型半導体基板１０上に、酸化膜を厚さ３〜２０ｎｍ
で形成する。続いてフィールド窒化膜を厚さ１００〜２
００ｎｍで形成してパターニングする。この後、図２
（ａ）に示すように、絶縁膜（ＳｉＯ２膜）よりなる素
子分離領域１４を形成し、容量素子部とする。そして、
素子分離領域１４以外の領域となるメモリセル部には、
熱酸化法によりゲート絶縁膜１２を厚さ５〜１５ｎｍで
形成する。引き続いて、リンに代表されるような不純物
を含有したポリシリコン１６を５０〜２００ｎｍ程度の
厚さで全面に形成し、レジストパターン１８によりメモ
リセル領域及び容量素子部をパターニングして、それぞ
れ浮遊ゲート２０及び容量素子部の下部電極２２を形成
する。このパターニング時に低電圧しか印加されない容
量素子の下部電極の表面に溝２３を設ける。
【００１６】次に、図２（ｂ）に示す様に、熱酸化法ま
たは化学気相成長法により、シリコン酸化膜−シリコン
窒化膜−シリコン酸化膜（ＯＮＯ膜）２４よりなる絶縁
膜を厚さ１０〜２０ｎｍ程度で全面に形成し、メモリセ
ル領域及び容量素子部以外のＯＮＯ膜２４を除去する。
続いて、不純物を含有したポリシリコン２６を厚さ１０
０〜２００ｎｍ程度全面に形成する。次に、レジストパ
ターン２８により、メモリセル部のＯＮＯ膜２４及び浮
遊ゲート２０をパターニングして、制御ゲート３０を形
成する。次に、図２（ｃ）に示す様に、レジストパター
ン３２によりメモリセル部及び容量素子部をパターニン
グして、メモリセル部のゲート及び容量素子部の上部電
極３４を形成する。
たは化学気相成長法により、シリコン酸化膜−シリコン
窒化膜−シリコン酸化膜（ＯＮＯ膜）２４よりなる絶縁
膜を厚さ１０〜２０ｎｍ程度で全面に形成し、メモリセ
ル領域及び容量素子部以外のＯＮＯ膜２４を除去する。
続いて、不純物を含有したポリシリコン２６を厚さ１０
０〜２００ｎｍ程度全面に形成する。次に、レジストパ
ターン２８により、メモリセル部のＯＮＯ膜２４及び浮
遊ゲート２０をパターニングして、制御ゲート３０を形
成する。次に、図２（ｃ）に示す様に、レジストパター
ン３２によりメモリセル部及び容量素子部をパターニン
グして、メモリセル部のゲート及び容量素子部の上部電
極３４を形成する。
【００１７】以上に説明したように、本発明第１の実施
の形態によれば、下部電極の表面に溝を設けた容量素子
及び浮遊ゲート表面が平坦な容量素子を各々形成する事
が可能となり、半導体記憶装置の容量素子部の専有面積
の低減が可能となる。さらに、本実施の形態では従来の
工法に、容量素子部の下部電極を形成した後に、下部電
極表面に印加される電圧に応じて溝を設ける工程を追加
するだけなので、容量素子部の形成の為に特別な工程を
付加する必要ないため、既設の設備で比較的容易に、低
コストに実現できる。
の形態によれば、下部電極の表面に溝を設けた容量素子
及び浮遊ゲート表面が平坦な容量素子を各々形成する事
が可能となり、半導体記憶装置の容量素子部の専有面積
の低減が可能となる。さらに、本実施の形態では従来の
工法に、容量素子部の下部電極を形成した後に、下部電
極表面に印加される電圧に応じて溝を設ける工程を追加
するだけなので、容量素子部の形成の為に特別な工程を
付加する必要ないため、既設の設備で比較的容易に、低
コストに実現できる。
【００１８】[実施の形態２]本発明第１の実施の形態で
は、低電圧しか印加されない容量素子の下部電極プレー
トには溝を設けず、プレートの側面は容量素子として使
用していた。高電圧のかかる容量素子については、下部
電極プレートの側面を使用しないよう設計することで、
耐電圧性を向上する事が可能である。これにより、容量
素子部の絶縁膜の薄膜化が実現できるため、容量の向上
と容量素子の占有面積を縮小が可能となる。この工程を
本発明第２の実施の形態として、図面を参照しながら説
明する。図．４（ｄ）に本発明の半導体記憶装置の第２
の実施の形態で作成されるメモリセル部及び容量素子部
の平面図を示す。図．４（ａ）〜（ｃ）はそのＣ−Ｃ’
線に沿った製造工程を示した縦断面図である。
は、低電圧しか印加されない容量素子の下部電極プレー
トには溝を設けず、プレートの側面は容量素子として使
用していた。高電圧のかかる容量素子については、下部
電極プレートの側面を使用しないよう設計することで、
耐電圧性を向上する事が可能である。これにより、容量
素子部の絶縁膜の薄膜化が実現できるため、容量の向上
と容量素子の占有面積を縮小が可能となる。この工程を
本発明第２の実施の形態として、図面を参照しながら説
明する。図．４（ｄ）に本発明の半導体記憶装置の第２
の実施の形態で作成されるメモリセル部及び容量素子部
の平面図を示す。図．４（ａ）〜（ｃ）はそのＣ−Ｃ’
線に沿った製造工程を示した縦断面図である。
【００１９】図４（ａ）に示すように、第１の実施の形
態と同様の方法で、半導体基板１０上にメモリセル部と
容量素子部を形成し、浮遊ゲートと下部電極をパターニ
ングする。第１の実施の形態と同様に、容量素子部の各
素子にかかる電圧に応じて下部電極表面に溝を作成す
る。次に、図４（ｂ）に示すように、第１の実施の形態
に記載した方法と同じ手順で、メモリセル部の制御ゲー
トのパターニングを行う。
態と同様の方法で、半導体基板１０上にメモリセル部と
容量素子部を形成し、浮遊ゲートと下部電極をパターニ
ングする。第１の実施の形態と同様に、容量素子部の各
素子にかかる電圧に応じて下部電極表面に溝を作成す
る。次に、図４（ｂ）に示すように、第１の実施の形態
に記載した方法と同じ手順で、メモリセル部の制御ゲー
トのパターニングを行う。
【００２０】次に、図４（ｃ）に示す様に、レジストパ
ターン３２によりメモリセル部及び容量素子部をパター
ニングして、それぞれメモリセル部のゲート電極及び容
量素子部の上部電極３４を形成する。この時に容量素子
部の上部電極３４を下部電極２２よりも内側でパターニ
ングし、上部電極の面積を小さくする。これにより、下
部電極２２の側面は容量として使用させる事がなくな
り、耐電圧性が向上できる。これにより、容量素子部の
絶縁膜の薄膜化が可能となる。結果として、半導体記憶
装置の容量の向上と容量素子部の占有面積の縮小が可能
となる。
ターン３２によりメモリセル部及び容量素子部をパター
ニングして、それぞれメモリセル部のゲート電極及び容
量素子部の上部電極３４を形成する。この時に容量素子
部の上部電極３４を下部電極２２よりも内側でパターニ
ングし、上部電極の面積を小さくする。これにより、下
部電極２２の側面は容量として使用させる事がなくな
り、耐電圧性が向上できる。これにより、容量素子部の
絶縁膜の薄膜化が可能となる。結果として、半導体記憶
装置の容量の向上と容量素子部の占有面積の縮小が可能
となる。
【００２１】本発明の第２の実施の形態によると、メモ
リセル部と容量素子部のゲート電極を形成する工程の際
に上部電極の面積を調整するのみで、容量素子部の形成
の為に特別な工程を付加する事なく、下部電極の表面に
溝を設けた容量素子と、浮遊ゲート表面が平坦でかつ下
部電極の側面を容量として使用しない容量素子との両者
を形成する事が可能となる。
リセル部と容量素子部のゲート電極を形成する工程の際
に上部電極の面積を調整するのみで、容量素子部の形成
の為に特別な工程を付加する事なく、下部電極の表面に
溝を設けた容量素子と、浮遊ゲート表面が平坦でかつ下
部電極の側面を容量として使用しない容量素子との両者
を形成する事が可能となる。
【００２２】またさらに、選択的に高電圧のかかる容量
素子部の上部電極のみ内側にパターニングしてゲート電
極を作成することも可能である。この際に、低電圧のか
かる容量素子部の上部電極は従来どおりに同じ面積でパ
ターニングして、側面を容量として利用するため、さら
なる容量素子部の面積の削減が可能になる。
素子部の上部電極のみ内側にパターニングしてゲート電
極を作成することも可能である。この際に、低電圧のか
かる容量素子部の上部電極は従来どおりに同じ面積でパ
ターニングして、側面を容量として利用するため、さら
なる容量素子部の面積の削減が可能になる。
【００２３】［実施の形態３］上記の第１および第２の
実施の形態においては、メモリセル部の浮遊ゲートのパ
ターニングと容量素子部の下部電極のパターニングを同
一工程にて行っていた。このため、下部電極の表面に設
けた溝の底部に浮遊ゲート材を残す事は困難であった。
そこで、メモリセル部の浮遊ゲートのパターニングと容
量素子部の下部電極のパターニングを別々の工程で行う
事により、下部電極の表面に設けた溝の底部に浮遊ゲー
ト材を残すことが可能となる。これにより、溝の底部の
容量も利用できる容量素子を実現し、容量のさらなる向
上が可能となり、容量素子の占有面積の更なる縮小が可
能となる。この工程を本発明第３の実施の形態として、
図面を参照しながら説明する。図．５（ｄ）に本発明の
半導体記憶装置の第３の実施の形態で作成されるメモリ
セル部及び容量素子部の平面図を示す。図．５（ａ）〜
（ｃ）はそのＤ−Ｄ’線に沿った製造工程を示した縦断
面図である。
実施の形態においては、メモリセル部の浮遊ゲートのパ
ターニングと容量素子部の下部電極のパターニングを同
一工程にて行っていた。このため、下部電極の表面に設
けた溝の底部に浮遊ゲート材を残す事は困難であった。
そこで、メモリセル部の浮遊ゲートのパターニングと容
量素子部の下部電極のパターニングを別々の工程で行う
事により、下部電極の表面に設けた溝の底部に浮遊ゲー
ト材を残すことが可能となる。これにより、溝の底部の
容量も利用できる容量素子を実現し、容量のさらなる向
上が可能となり、容量素子の占有面積の更なる縮小が可
能となる。この工程を本発明第３の実施の形態として、
図面を参照しながら説明する。図．５（ｄ）に本発明の
半導体記憶装置の第３の実施の形態で作成されるメモリ
セル部及び容量素子部の平面図を示す。図．５（ａ）〜
（ｃ）はそのＤ−Ｄ’線に沿った製造工程を示した縦断
面図である。
【００２４】図５（ａ）に示すように、第１の実施の形
態と同様にして、半導体基板１０上にメモリセル部と容
量素子部を形成し、浮遊ゲートと下部電極をパターニン
グする。この際、第１の実施の形態とは異なり、容量素
子部の下部電極に溝は形成しない。続いて、不純物含有
したポリシリコン１６を厚さ５０〜２００ｎｍで全面に
形成して、レジストパターン１８によりメモリセル領域
及び容量素子部をパターニングして、それぞれ浮遊ゲー
ト２０及び容量素子部の下部電極２２を形成する。
態と同様にして、半導体基板１０上にメモリセル部と容
量素子部を形成し、浮遊ゲートと下部電極をパターニン
グする。この際、第１の実施の形態とは異なり、容量素
子部の下部電極に溝は形成しない。続いて、不純物含有
したポリシリコン１６を厚さ５０〜２００ｎｍで全面に
形成して、レジストパターン１８によりメモリセル領域
及び容量素子部をパターニングして、それぞれ浮遊ゲー
ト２０及び容量素子部の下部電極２２を形成する。
【００２５】次に、図５（ｂ）に示す様に、レジストパ
ターン２１により、低電圧しか印加されない容量素子部
の浮遊ゲート表面に溝２３を設け、溝２３の底部にはポ
リシリコン１６を３０〜１００ｎｍの厚さで残す。続い
て、熱酸化法または化学気相成長法により、ＯＮＯ膜２
４よりなる絶縁膜を厚さ１０〜２０ｎｍで全面に形成
し、メモリセル領域及び容量素子部以外のＯＮＯ膜２４
を除去する。続いて、再び不純物を含有したポリシリコ
ン２６を厚さ１００〜２００ｎｍに全面に形成して、レ
ジストパターン２８によりメモリセル領域の制御ゲート
３０をパターニングする。
ターン２１により、低電圧しか印加されない容量素子部
の浮遊ゲート表面に溝２３を設け、溝２３の底部にはポ
リシリコン１６を３０〜１００ｎｍの厚さで残す。続い
て、熱酸化法または化学気相成長法により、ＯＮＯ膜２
４よりなる絶縁膜を厚さ１０〜２０ｎｍで全面に形成
し、メモリセル領域及び容量素子部以外のＯＮＯ膜２４
を除去する。続いて、再び不純物を含有したポリシリコ
ン２６を厚さ１００〜２００ｎｍに全面に形成して、レ
ジストパターン２８によりメモリセル領域の制御ゲート
３０をパターニングする。
【００２６】次に、図５（ｃ）に示す様に、レジストパ
ターン３２によりメモリセル部及び容量素子部をパター
ニングして、それぞれメモリセル部のゲート及び容量素
子部の上部電極３４を形成する。
ターン３２によりメモリセル部及び容量素子部をパター
ニングして、それぞれメモリセル部のゲート及び容量素
子部の上部電極３４を形成する。
【００２７】本発明第３の実施の形態により、浮遊ゲー
ト表面に溝を設けた容量素子の溝の底部に、下部電極材
をある程度残した構造を特徴とする容量素子と、浮遊ゲ
ート表面が平坦な容量素子とを、各々形成する事が可能
となる。これにより、溝の底部の容量も利用できる容量
素子が実現できるため、容量の更なる向上と容量素子の
占有面積を縮小が可能となる。
ト表面に溝を設けた容量素子の溝の底部に、下部電極材
をある程度残した構造を特徴とする容量素子と、浮遊ゲ
ート表面が平坦な容量素子とを、各々形成する事が可能
となる。これにより、溝の底部の容量も利用できる容量
素子が実現できるため、容量の更なる向上と容量素子の
占有面積を縮小が可能となる。
【００２８】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置においては、かかる電圧に応じて、容
量素子部の下部電極の表面に溝を形成することで、容量
や耐電圧性を損なうことなく、容量素子部の専有面積を
低減することが可能となる。これにより、半導体記憶装
置全体の容量の向上とチップの小型化が可能となる。
の半導体記憶装置においては、かかる電圧に応じて、容
量素子部の下部電極の表面に溝を形成することで、容量
や耐電圧性を損なうことなく、容量素子部の専有面積を
低減することが可能となる。これにより、半導体記憶装
置全体の容量の向上とチップの小型化が可能となる。
【００２９】また、容量素子部の下部電極に溝を形成す
る際に、溝の底部に浮遊ゲート材を一定の厚みで残留さ
せて、溝の底部の面積も容量として利用することで、素
子の容量をさらに向上することができる。またさらに、
容量素子部において高い電圧がかかる部分の下部電極に
対応する上部電極の面積を小さくし、露出した下部電極
側面を容量成分として利用することで、耐電圧性が向上
し、絶縁膜を薄くすることができる。これにより、半導
体記憶装置の小型化が可能となる。
る際に、溝の底部に浮遊ゲート材を一定の厚みで残留さ
せて、溝の底部の面積も容量として利用することで、素
子の容量をさらに向上することができる。またさらに、
容量素子部において高い電圧がかかる部分の下部電極に
対応する上部電極の面積を小さくし、露出した下部電極
側面を容量成分として利用することで、耐電圧性が向上
し、絶縁膜を薄くすることができる。これにより、半導
体記憶装置の小型化が可能となる。
【図１】本発明の半導体装置の製造方法により得られる
半導体記憶装置の主要縦断面図である。
半導体記憶装置の主要縦断面図である。
【図２】本発明の半導体装置の製造方法の実施の形態１
を工程順に説明するための縦断面図を工程順に（ａ）〜
（ｃ）に示した。対応する半導体記憶装置の平面図を
（ｄ）に示した。
を工程順に説明するための縦断面図を工程順に（ａ）〜
（ｃ）に示した。対応する半導体記憶装置の平面図を
（ｄ）に示した。
【図３】従来の半導体記憶装置の製造方法を工程順に説
明するための縦断面図を工程順に（ａ）〜（ｃ）に示し
た。対応する半導体記憶装置の平面図を（ｄ）に示し
た。
明するための縦断面図を工程順に（ａ）〜（ｃ）に示し
た。対応する半導体記憶装置の平面図を（ｄ）に示し
た。
【図４】本発明の半導体装置の製造方法の実施の形態２
を工程順に説明するための縦断面図を工程順に（ａ）〜
（ｃ）に示した。対応する半導体記憶装置の平面図を
（ｄ）に示した。
を工程順に説明するための縦断面図を工程順に（ａ）〜
（ｃ）に示した。対応する半導体記憶装置の平面図を
（ｄ）に示した。
【図５】本発明の半導体装置の製造方法の実施の形態３
を工程順に説明するための縦断面図を工程順に（ａ）〜
（ｃ）に示した。対応する半導体記憶装置の平面図を
（ｄ）に示した。
を工程順に説明するための縦断面図を工程順に（ａ）〜
（ｃ）に示した。対応する半導体記憶装置の平面図を
（ｄ）に示した。
１０…Ｓｉ基板 １２…ゲート絶縁膜 １４…素子分離領域 １６…ポリシリコン １８…レジストパターン ２０…浮遊ゲート ２１…レジストパターン ２２…下部電極 ２３…溝 ２４…ＯＮＯ膜 ２６…ポリシリコン ２８…レジストパターン ３０…制御ゲート ３２…レジストパターン ３４…上部電極
Claims (6)
- 【請求項１】半導体基板上に第一の絶縁膜を介して形成
される浮遊ゲート電極とこの浮遊ゲート上に第二の絶縁
膜を介して形成される制御ゲート電極から構成されるメ
モリセル部と、半導体基板上に素子分離絶縁膜を介して
形成される下部電極とこの下部電極上に第二の絶縁膜を
介して形成される上部電極から構成される容量素子部と
から成る半導体記憶装置において、容量素子部に対して
印加される電圧に対して、相対的に低電圧の印加される
容量素子の下部電極表面に溝を設けたことを特徴とする
半導体記憶装置。 - 【請求項２】請求項１に記載の半導体記憶装置におい
て、容量素子部の下部電極の表面に設けられた溝の深さ
を下部電極の厚みよりも小さくし、溝の底部に下部電極
材を残留させたことを特徴とする半導体記憶装置。 - 【請求項３】請求項１又は請求項２に記載の半導体記憶
装置において、容量素子部の上部電極を下部電極よりも
小さくすることを特徴とする半導体記憶装置。 - 【請求項４】請求項１および請求項２に記載の半導体記
憶装置において、容量素子部に対して印加される電圧に
対して、相対的に高電圧の印加される容量素子の上部電
極のみを下部電極よりも小さくすることを特徴とする半
導体記憶装置。 - 【請求項５】半導体基板上に素子分離領域を形成し、こ
の素子分離領域以外の部分に第一の絶縁膜を形成し、不
純物を含むポリシリコン膜を堆積してメモリセル部の浮
遊ゲート電極と容量素子部の下部電極のパターニングを
行い、この後にレジストパターンによりメモリセル部と
容量素子部の浮遊ゲートと下部電極の形成を同時に行
い、この時容量素子部に印加される電圧に対して相対的
に低い電圧が印加される容量素子の下部電極の表面に溝
を設け、これら浮遊ゲートと下部電極の上に第二の絶縁
膜を形成し、この上に不純物を含むポリシリコン膜を堆
積した後に、メモリセル部のゲート電極と容量素子部の
下部電極のパターニングを行い、この後にゲート電極を
作成する工程を有することを特徴とする半導体記憶装置
の製造方法。 - 【請求項６】半導体基板上に素子分離領域を形成し、こ
の素子分離領域以外の部分に第一の絶縁膜を形成し、不
純物を含むポリシリコン膜を堆積してメモリセル部の浮
遊ゲート電極と容量素子部の下部電極のパターニングを
行い、この後にレジストパターンにより容量素子部に印
加される電圧に対して相対的に低い電圧が印加される容
量素子の下部電極の表面に浮遊ゲートの厚みより小さい
深さの溝を設けて溝の底部に下部電極材を残留させ、こ
れらの浮遊ゲート上に第二の絶縁膜を形成し、この上に
不純物を含むポリシリコン膜を堆積した後に、メモリセ
ル部のゲート電極と容量素子部の上部電極のパターニン
グを行い、この後にゲート電極を作成する工程を有する
ことを特徴とする半導体記憶装置の製造方法。
Priority Applications (5)
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|---|---|---|---|
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| KR10-2001-0036487A KR100393147B1 (ko) | 2000-06-26 | 2001-06-26 | 반도체 기억 장치 및 이를 제조하기 위한 방법 |
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|---|---|---|---|
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|---|---|
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ID=18690990
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|---|---|---|---|
| JP2000191740A Withdrawn JP2002009183A (ja) | 2000-06-26 | 2000-06-26 | 半導体記憶装置およびその製造方法 |
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| JPH1168070A (ja) * | 1997-08-26 | 1999-03-09 | Sanyo Electric Co Ltd | 半導体集積回路及びその製造方法 |
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- 2001-06-25 US US09/887,072 patent/US6515326B2/en not_active Expired - Fee Related
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-
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