JP2563456B2 - Ｍｉｓ型容量素子 - Google Patents
Ｍｉｓ型容量素子Info
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- JP2563456B2 JP2563456B2 JP63070064A JP7006488A JP2563456B2 JP 2563456 B2 JP2563456 B2 JP 2563456B2 JP 63070064 A JP63070064 A JP 63070064A JP 7006488 A JP7006488 A JP 7006488A JP 2563456 B2 JP2563456 B2 JP 2563456B2
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- Japan
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- capacitance
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- semiconductor
- mis
- capacitor
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路、特にリニア回路等で用い
られる対称な回路形式の下で使用するのに好適なMIS形
半導体容量素子に関するものである。
られる対称な回路形式の下で使用するのに好適なMIS形
半導体容量素子に関するものである。
従来の技術 半導体集積回路内へ集積化される容量素子の一つとし
て、MIS形容量素子が知られている。
て、MIS形容量素子が知られている。
第３図は、バイポーラ形半導体集積回路内に作り込ま
れるMIS形容量素子の構造を示す図であり、Ｐ形シリコ
ン基板１の上に形成したＮ型エピタキシャル層をP+形絶
縁分離領域２で島状に分離して形成したＮ型エピタキシ
ャル島領域３の中に、この領域よりも不純物濃度の高い
Ｎ型拡散領域４ならびに高不純物濃度のＮ型コンタクト
拡散領域５を作り込み、さらに、Ｎ型拡散領域４の表面
を覆う二酸化シリコン膜６の上に一方の電極となる金属
層７を形成するとともに、Ｎ型コンタクト拡散領域５に
他方の電極となる金属層８を付設した構造となってい
る。なお、９は高不純物濃度のＮ型埋込領域である。こ
のMIS型容量素子では二酸化シリコン膜６を誘電体層と
する容量が形成される。
れるMIS形容量素子の構造を示す図であり、Ｐ形シリコ
ン基板１の上に形成したＮ型エピタキシャル層をP+形絶
縁分離領域２で島状に分離して形成したＮ型エピタキシ
ャル島領域３の中に、この領域よりも不純物濃度の高い
Ｎ型拡散領域４ならびに高不純物濃度のＮ型コンタクト
拡散領域５を作り込み、さらに、Ｎ型拡散領域４の表面
を覆う二酸化シリコン膜６の上に一方の電極となる金属
層７を形成するとともに、Ｎ型コンタクト拡散領域５に
他方の電極となる金属層８を付設した構造となってい
る。なお、９は高不純物濃度のＮ型埋込領域である。こ
のMIS型容量素子では二酸化シリコン膜６を誘電体層と
する容量が形成される。
発明が解決しようとする課題 このような構造のMIS型容量素子では、電極８の側に
Ｎ型拡散領域４によって付与される直列抵抗とＰ型基板
５との間に形成されるPN接合によって付与される接合容
量が付加されて非対称性を示す。このため、リニア信号
処理で多用される対照的な回路（例えば、差動増幅回
路）に従来のMIS型容量素子を用いると、PN接合による
寄生容量が一方の信号ラインに付与され、他方の信号ラ
インには付与されない状態となり、他方の信号ラインで
所定の周波数特性が得られても、一方の信号ラインの周
波数特性が劣化して、信号処理回路の対称性が損なわれ
るという欠点を有していた。
Ｎ型拡散領域４によって付与される直列抵抗とＰ型基板
５との間に形成されるPN接合によって付与される接合容
量が付加されて非対称性を示す。このため、リニア信号
処理で多用される対照的な回路（例えば、差動増幅回
路）に従来のMIS型容量素子を用いると、PN接合による
寄生容量が一方の信号ラインに付与され、他方の信号ラ
インには付与されない状態となり、他方の信号ラインで
所定の周波数特性が得られても、一方の信号ラインの周
波数特性が劣化して、信号処理回路の対称性が損なわれ
るという欠点を有していた。
本発明は、上記の問題点の排除を意図するもので、両
電極に付与される寄生容量の対称性を図ることを目的と
する。
電極に付与される寄生容量の対称性を図ることを目的と
する。
課題を解決するための手段 本発明のMIS型容量素子は、平面形状の面積がほぼ等
しい一導電型の第1,第２の島領域を逆導電型の半導体基
板に形成し、上記第1,第２の島領域内に夫々一導電型の
第1,第２の拡散領域を形成し、上記第1,第２の拡散領域
上の絶縁膜の上に夫々金属電極を形成し、上記第１の拡
散領域にコンタクトする半導体側電極ならびに上記第２
拡散領域にコンタクトする半導体側電極を形成して、第
１容量および第２容量を作り込み、上記第１容量の金属
電極と上記第２容量の半導体側電極を接続し、上記第２
容量の金属電極と上記第１容量の半導体側電極を接続し
た構成となっている。
しい一導電型の第1,第２の島領域を逆導電型の半導体基
板に形成し、上記第1,第２の島領域内に夫々一導電型の
第1,第２の拡散領域を形成し、上記第1,第２の拡散領域
上の絶縁膜の上に夫々金属電極を形成し、上記第１の拡
散領域にコンタクトする半導体側電極ならびに上記第２
拡散領域にコンタクトする半導体側電極を形成して、第
１容量および第２容量を作り込み、上記第１容量の金属
電極と上記第２容量の半導体側電極を接続し、上記第２
容量の金属電極と上記第１容量の半導体側電極を接続し
た構成となっている。
作用 この構成によれば、半導体基板と島領域とPN接合によ
る寄生容量は半導体側電極に必ず付与されるが、第１容
量と第２容量を逆向きにして並列接続するので、MIS型
容量素子の両電極の寄生容量を対称にすることができ、
例えば、対称的な回路に接続した場合、２つの信号ライ
ンの一方のみの周波数特性を劣化させるのではなく、同
等に劣化させるので、信号ライン間の位相は対称的に変
化しない。
る寄生容量は半導体側電極に必ず付与されるが、第１容
量と第２容量を逆向きにして並列接続するので、MIS型
容量素子の両電極の寄生容量を対称にすることができ、
例えば、対称的な回路に接続した場合、２つの信号ライ
ンの一方のみの周波数特性を劣化させるのではなく、同
等に劣化させるので、信号ライン間の位相は対称的に変
化しない。
実 施 例 以下に図面を参照して本発明のMIS型容量素子につい
て詳しく説明する。
て詳しく説明する。
第１図は、バイポーラ集積回路内に作り込まれた本発
明のMIS型容量素子の形状を示す平面図であり、２個のM
IS型容量素子C1とC2が並設されている。これらのMIS型
容量素子C1,C2のＸ−Ｘ線およびＹ−Ｙ線に沿った断面
構造は、第３図で示した構造と同じである。ところで、
本発明のMIS型容量素子では、第１容量C1と第２容量C2
の周囲はP+型絶縁分離領域２によって包囲され、互いに
分離されているが、容量形成域10と11の上に位置し、第
１容量および第２容量の各一方の電極となる金属層12と
13の一部が、第２容量および第１容量の側にまで延び、
金属層12が第２容量の半導体側電極窓14内の半導体基板
面（コンタクト拡散領域面）に接続され、一方、金属層
13が第１容量の半導体側電極窓15内の半導体基板面に接
続された接合構造となっている。この構造によれば、金
属層12と13を端子とし、この間に第１容量C1と第２容量
C2が並列接続された複合型のMIS型容量素子が実現され
る。
明のMIS型容量素子の形状を示す平面図であり、２個のM
IS型容量素子C1とC2が並設されている。これらのMIS型
容量素子C1,C2のＸ−Ｘ線およびＹ−Ｙ線に沿った断面
構造は、第３図で示した構造と同じである。ところで、
本発明のMIS型容量素子では、第１容量C1と第２容量C2
の周囲はP+型絶縁分離領域２によって包囲され、互いに
分離されているが、容量形成域10と11の上に位置し、第
１容量および第２容量の各一方の電極となる金属層12と
13の一部が、第２容量および第１容量の側にまで延び、
金属層12が第２容量の半導体側電極窓14内の半導体基板
面（コンタクト拡散領域面）に接続され、一方、金属層
13が第１容量の半導体側電極窓15内の半導体基板面に接
続された接合構造となっている。この構造によれば、金
属層12と13を端子とし、この間に第１容量C1と第２容量
C2が並列接続された複合型のMIS型容量素子が実現され
る。
第２図は、第１図で示したMIS型容量素子の等価回路
図であり、端子（金属層）13には、第１容量によっても
たらされる直列抵抗R1と接合容量Cj1が付加され、一
方、端子（金属層）12には、第２容量によってもたらさ
れる直列抵抗R2と接合容量Cj2が付加されたものとな
る。したがって、端子12と13の対称性が著るしく向上す
る。特に、第１容量と第２容量の寸法を等しく設定し、
両容量素子の形状を対称とするならば、端子12と13の対
称性はほぼ完全に近いものとなる。
図であり、端子（金属層）13には、第１容量によっても
たらされる直列抵抗R1と接合容量Cj1が付加され、一
方、端子（金属層）12には、第２容量によってもたらさ
れる直列抵抗R2と接合容量Cj2が付加されたものとな
る。したがって、端子12と13の対称性が著るしく向上す
る。特に、第１容量と第２容量の寸法を等しく設定し、
両容量素子の形状を対称とするならば、端子12と13の対
称性はほぼ完全に近いものとなる。
以上の説明ではバイポーラ集積回路内に作り込まれた
MIS型容量素子を例示したが、MOS集積回路内へ作り込む
場合でも同様の構成とすればよい。この場合には、直列
抵抗に起因する対称性の低下が阻止される。
MIS型容量素子を例示したが、MOS集積回路内へ作り込む
場合でも同様の構成とすればよい。この場合には、直列
抵抗に起因する対称性の低下が阻止される。
発明の効果 本発明によれば、第１容量と第２容量を逆並列接続し
てMIS型容量素子を構成するので、両電極に付与されるP
N接合の寄生容量が対称的になり、例えば、本発明のMIS
容量素子を対称的な回路に接続した場合、２つの信号ラ
インの一方のみの周波数特性を劣化させるのではなく、
同等に劣化させるので、信号ライン間の位相が相対的に
変化しないという格別の効果が得られる。また、この容
量素子を作り込むには、集積回路の拡散プロセスを変更
する必要がなく、プロセスに対応したマスクの変更で実
現できる。
てMIS型容量素子を構成するので、両電極に付与されるP
N接合の寄生容量が対称的になり、例えば、本発明のMIS
容量素子を対称的な回路に接続した場合、２つの信号ラ
インの一方のみの周波数特性を劣化させるのではなく、
同等に劣化させるので、信号ライン間の位相が相対的に
変化しないという格別の効果が得られる。また、この容
量素子を作り込むには、集積回路の拡散プロセスを変更
する必要がなく、プロセスに対応したマスクの変更で実
現できる。
第１図は本発明のMIS型容量素子の形状を示す平面図、
第２図は第１図で示すMIS型容量素子の等価回路図、第
３図はバイポーラ集積回路内に作り込まれた従来のMIS
型容量素子の断面構造図である。 １……Ｐ型シリコン基板、２……P+型絶縁分離領域、３
……Ｎ型エピタキシャル島領域、４……Ｎ型拡散領域、
５……Ｎ型コンタクト拡散領域、６……二酸化シリコン
膜、7,8……金属層、９……N+型埋込領域、10,11……容
量形成域、12,13……金属層（端子）、14,15……半導体
側電極窓、R1,R2……直列抵抗、Cj1,Cj2……接合容量。
第２図は第１図で示すMIS型容量素子の等価回路図、第
３図はバイポーラ集積回路内に作り込まれた従来のMIS
型容量素子の断面構造図である。 １……Ｐ型シリコン基板、２……P+型絶縁分離領域、３
……Ｎ型エピタキシャル島領域、４……Ｎ型拡散領域、
５……Ｎ型コンタクト拡散領域、６……二酸化シリコン
膜、7,8……金属層、９……N+型埋込領域、10,11……容
量形成域、12,13……金属層（端子）、14,15……半導体
側電極窓、R1,R2……直列抵抗、Cj1,Cj2……接合容量。
フロントページの続き (56)参考文献 特開 昭49−104586（ＪＰ，Ａ) 特開 昭59−55047（ＪＰ，Ａ) 特開 昭61−268057（ＪＰ，Ａ) 特開 昭57−207358（ＪＰ，Ａ)
Claims (1)
- 【請求項１】平面形状の面積がほぼ等しい一導電型の第
1,第２の島領域を逆導電型の半導体基板に形成し、上記
第1,第２の島領域内に夫々一導電型の第1,第２の拡散領
域を形成し、上記第1,第２の拡散領域上の絶縁膜の上に
夫々金属電極を形成し、上記第１の拡散領域にコンタク
トする半導体側電極ならびに上記第２拡散領域にコンタ
クトする半導体側電極を形成して、第１容量および第２
容量を作り込み、上記第１容量の金属電極と上記第２容
量の半導体側電極を接続し、上記第２容量の金属電極と
上記第１容量の半導体側電極を接続したことを特徴とす
るMIS型容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63070064A JP2563456B2 (ja) | 1988-03-24 | 1988-03-24 | Ｍｉｓ型容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63070064A JP2563456B2 (ja) | 1988-03-24 | 1988-03-24 | Ｍｉｓ型容量素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01241858A JPH01241858A (ja) | 1989-09-26 |
| JP2563456B2 true JP2563456B2 (ja) | 1996-12-11 |
Family
ID=13420735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63070064A Expired - Fee Related JP2563456B2 (ja) | 1988-03-24 | 1988-03-24 | Ｍｉｓ型容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563456B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0794570A1 (en) * | 1996-03-06 | 1997-09-10 | STMicroelectronics S.r.l. | Integrated device with pads |
| JP5476747B2 (ja) * | 2009-03-05 | 2014-04-23 | 日産自動車株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955047A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-03-24 JP JP63070064A patent/JP2563456B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01241858A (ja) | 1989-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |