JPS59105351A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS59105351A JPS59105351A JP21389982A JP21389982A JPS59105351A JP S59105351 A JPS59105351 A JP S59105351A JP 21389982 A JP21389982 A JP 21389982A JP 21389982 A JP21389982 A JP 21389982A JP S59105351 A JPS59105351 A JP S59105351A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置（以下、ＩＣと略す。）の
製造方法に関するものである。
製造方法に関するものである。
ＩＣにおいて静電容量を必要とするとき、半導体チップ
上にコンデンサを作成するに際し、普通に導体、誘電体
、導体のような三層構造のコンデンサをチップ上に作成
すると、単位面積当りの静電容量はそれ程大きくはでき
ない。従って、大きな静電容量を必要とする場合には、
・チップに占めるコンデンサの面積を大きくする必要が
あった。
上にコンデンサを作成するに際し、普通に導体、誘電体
、導体のような三層構造のコンデンサをチップ上に作成
すると、単位面積当りの静電容量はそれ程大きくはでき
ない。従って、大きな静電容量を必要とする場合には、
・チップに占めるコンデンサの面積を大きくする必要が
あった。
本発明は、単位面積当りの静電容量値を、従来のものよ
りも大きくすることができるコンデンサを有する半導体
装置を効果的に製造する方法を提供することを目的とす
る。
りも大きくすることができるコンデンサを有する半導体
装置を効果的に製造する方法を提供することを目的とす
る。
本発明の１実施例を図面を用いて説明をする。
まず第１Ａ図のように、公知の拡散技術によって、Ｎ型
シリコン基板１１の一生面にＳｉＯ□膜１２をマスクと
してＰ−型ウェル１０，１３を夫々形成する。
シリコン基板１１の一生面にＳｉＯ□膜１２をマスクと
してＰ−型ウェル１０，１３を夫々形成する。
次に第１Ｂ図のように、公知の酸化技術によりてＭ Ｉ
Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏ
ｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）部１４と容量素子部
１５とを分離するフィールドＳ ｉＯを膜９を形成し、
更に各ウェル上にゲート酸化膜５および２１を成長させ
る。
Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏ
ｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）部１４と容量素子部
１５とを分離するフィールドＳ ｉＯを膜９を形成し、
更に各ウェル上にゲート酸化膜５および２１を成長させ
る。
次に第１Ｃ図のように、各部のゲート酸化膜５上に、公
知の気相成長技術及びフォトエツチングによってポリシ
リコンゲート電極１７とポリシリコン層２とを所定パタ
ーンに形成する。
知の気相成長技術及びフォトエツチングによってポリシ
リコンゲート電極１７とポリシリコン層２とを所定パタ
ーンに形成する。
次にＭＩ ５ＦＥＴ部以外をレジスト（図示せず）で覆
った状態でリンをイオン打込み法等で注入し、第１Ｄ図
のように、ポリシリコンゲート電極１７をマスクにその
両側にＮ＋型ソース領域１８．ドレイン領域１９を夫々
形成する。更に、図示省略シタが、ＮチャネルＭＩＳＦ
ＥＴとｃＭｏｓを構成すべきＰチャネルＭＩＳＦＥＴの
位置には、上記ＮチャネルＭＩＳＦＥＴ部をレジストで
覆ってボロンを導入し、Ｐ＋型ンソー及びドレイン領域
を夫々形成する。このときウェル１ｏの電極取出し部２
１にもボロンを導入し、Ｐ＋型電極取出し領域２２を形
成する。同時にポリシリコン層２にもボロンをドープし
ておく。
った状態でリンをイオン打込み法等で注入し、第１Ｄ図
のように、ポリシリコンゲート電極１７をマスクにその
両側にＮ＋型ソース領域１８．ドレイン領域１９を夫々
形成する。更に、図示省略シタが、ＮチャネルＭＩＳＦ
ＥＴとｃＭｏｓを構成すべきＰチャネルＭＩＳＦＥＴの
位置には、上記ＮチャネルＭＩＳＦＥＴ部をレジストで
覆ってボロンを導入し、Ｐ＋型ンソー及びドレイン領域
を夫々形成する。このときウェル１ｏの電極取出し部２
１にもボロンを導入し、Ｐ＋型電極取出し領域２２を形
成する。同時にポリシリコン層２にもボロンをドープし
ておく。
次に第１Ｅ図のように、公知の気相成長技術でリンガラ
ス膜６を被着し、このうち容量素子部上をフォトエツチ
ングで除去し、更に第１Ｆ図のように、この除去領域２
ｏに露出したポリシリコン層２０表面を軽く酸化（ライ
ト酸化）してＳ ｉｏ２膜４を成長させる。
ス膜６を被着し、このうち容量素子部上をフォトエツチ
ングで除去し、更に第１Ｆ図のように、この除去領域２
ｏに露出したポリシリコン層２０表面を軽く酸化（ライ
ト酸化）してＳ ｉｏ２膜４を成長させる。
次に第１Ｇ図のように、リンガラス膜６の所定箇所を夫
々フォトエツチングで除去し、各スルーホール２３，２
４，２５，２６を形成する。
々フォトエツチングで除去し、各スルーホール２３，２
４，２５，２６を形成する。
次に第１Ｈ図のように、全面に公知の真空蒸着技術で被
着したアルミニウムをフォトエツチングでパターニング
して、各アルミニウム電極２７゜２８．１，３，２９を
夫々形成する。第２図には、第１Ｈ図の容量素子部の平
面図であり、第２図のＸ−Ｘ断面が第１Ｈ図の容量素子
部に相当する。
着したアルミニウムをフォトエツチングでパターニング
して、各アルミニウム電極２７゜２８．１，３，２９を
夫々形成する。第２図には、第１Ｈ図の容量素子部の平
面図であり、第２図のＸ−Ｘ断面が第１Ｈ図の容量素子
部に相当する。
以上の如くにして、共通の基板に、ＭＩＳＦＥＴと容量
素子とを形成することができる。
素子とを形成することができる。
このうち容量素子は、ウェル１０．ゲート酸化膜５．ポ
リシリコン２で１つのコンデンサＣ８を構成し、ポリシ
リコン２．ポリシリコンの表面酸化膜４．導体３で又１
つのコンデンサＣ２を構成していることとなり、第３図
の如くに示すことができる。
リシリコン２で１つのコンデンサＣ８を構成し、ポリシ
リコン２．ポリシリコンの表面酸化膜４．導体３で又１
つのコンデンサＣ２を構成していることとなり、第３図
の如くに示すことができる。
即ち、第１＠極１０（端子Ａ）と第２電極２（端子Ｂ）
間にて第１の静電容量”Ｉｓ第２電極２（端子Ｂ）と第
３電極３（端子Ｃ）間にて第２の静電容量Ｃ２を構成し
ている他、第１電極１０（端子Ａ）と第３電極３（端子
Ｃ）間にて第３の静電容量が得られる。第３の静電容量
は、第１の静電容量Ｃ１と第２の静電容量Ｃ２が加わっ
た値となる。
間にて第１の静電容量”Ｉｓ第２電極２（端子Ｂ）と第
３電極３（端子Ｃ）間にて第２の静電容量Ｃ２を構成し
ている他、第１電極１０（端子Ａ）と第３電極３（端子
Ｃ）間にて第３の静電容量が得られる。第３の静電容量
は、第１の静電容量Ｃ１と第２の静電容量Ｃ２が加わっ
た値となる。
従って第３の静電容量は、単位面積当りの静電容量が増
加し、従来よりも１．５倍位以上の値となる。
加し、従来よりも１．５倍位以上の値となる。
上記に示す如くコンデンサを作成すれば、異なる三つの
値の静電容量が得られる。また第１電極１０及び第３電
極３を接続した端子と第２電極２０間では、単位面積当
り約１．５倍以上もの大きな静電容量が得られる。
値の静電容量が得られる。また第１電極１０及び第３電
極３を接続した端子と第２電極２０間では、単位面積当
り約１．５倍以上もの大きな静電容量が得られる。
このことにより同一容量のコンデンサの占める１面積を
従来と比較して％程度又はそれ以上に小さくすることが
可能となり、集積度を高めることができる。
従来と比較して％程度又はそれ以上に小さくすることが
可能となり、集積度を高めることができる。
尚、第３図において、端子ＡにＯ■、端子Ｂに−１，５
Ｖを入れ、端子Ａを−１，５Ｖに切換えれば、端子Ｂに
一３■の電圧が表われる。端子ＡＣ間に３■を加えれば
、端子ＢＣ間または端子ＡＢ間に３Ｖ以下の電圧が表わ
れる。従って、電位の切換により、このコンデンサは、
昇圧回路または分圧回路が構成できる。この際、基板側
を正電荷側にすれば、基板効果はキャンセルできる。つ
まり、ウェル１０の電位より高い電位の電位なポリシリ
コン層２及びアルミニウム層３に与えることによって、
ゲート酸化膜５下には空乏層による容量が形成されるこ
とはないので、コンデンサとして有効に働かせるととが
できる。
Ｖを入れ、端子Ａを−１，５Ｖに切換えれば、端子Ｂに
一３■の電圧が表われる。端子ＡＣ間に３■を加えれば
、端子ＢＣ間または端子ＡＢ間に３Ｖ以下の電圧が表わ
れる。従って、電位の切換により、このコンデンサは、
昇圧回路または分圧回路が構成できる。この際、基板側
を正電荷側にすれば、基板効果はキャンセルできる。つ
まり、ウェル１０の電位より高い電位の電位なポリシリ
コン層２及びアルミニウム層３に与えることによって、
ゲート酸化膜５下には空乏層による容量が形成されるこ
とはないので、コンデンサとして有効に働かせるととが
できる。
また、上記のコンデンサは、ＭＩ ５ＦＥＴの形成工程
において上記表面酸化膜４を形成する酸化工程のみを追
加するだけで作成可能であるから、製造が容易となる。
において上記表面酸化膜４を形成する酸化工程のみを追
加するだけで作成可能であるから、製造が容易となる。
上記の例に代え、第１電極をＮ型基板又はウェルとし、
第２電極をＮ型（リンドープド）ポリシリコン（ＣＭＯ
８のＮチャネルＭＩＳＦＥＴのＮ型ポリシリコンゲート
と共通に作成）とすることもできる。
第２電極をＮ型（リンドープド）ポリシリコン（ＣＭＯ
８のＮチャネルＭＩＳＦＥＴのＮ型ポリシリコンゲート
と共通に作成）とすることもできる。
第１Ａ図〜第１Ｈ図はコンデンサを有するＩＣの製造方
法を工程順に示す各断面図、 第２図はコンデンサ部の平面図、 第３図はコンデンサの回路図を表わす。 １・・・第１電極、２・・・第２電極、３・・・第３電
極、４・・・第２誘電体（ポリシリコンの表面酸化膜）
、５・・・第１誘電体（ゲート酸化膜）、６・・・リン
ガラス膜、９・・・フィールド酸化膜、１０，１３・・
・Ｐ−ウェル、１１・・・Ｎ型基板、１７・・・ポリシ
リコンゲ域である。
法を工程順に示す各断面図、 第２図はコンデンサ部の平面図、 第３図はコンデンサの回路図を表わす。 １・・・第１電極、２・・・第２電極、３・・・第３電
極、４・・・第２誘電体（ポリシリコンの表面酸化膜）
、５・・・第１誘電体（ゲート酸化膜）、６・・・リン
ガラス膜、９・・・フィールド酸化膜、１０，１３・・
・Ｐ−ウェル、１１・・・Ｎ型基板、１７・・・ポリシ
リコンゲ域である。
Claims (1)
- １、半導体基体にＭＩＳＦＥＴ部と容量素子部とを区画
し、共通の工程にて前記ＭＩ ５ＦＥＴ部にはゲート酸
化膜上にポリシリコンゲート電極を、前記容量素子部に
はゲート酸化膜上にポリシリコン層を夫々形成し、次い
で前記ポリシリコンゲート電極をマスクにして不純物を
導入することによってソース及びドレイ／領域を形成し
た後、前記ＭＩＳＦＥＴ部の全体及び前記ポリシリコン
層の一部分を層間絶縁膜で被覆して前記ポリシリコン層
の露出面を酸化し、更に前記ソース及びドレイン領域上
及び前記ポリシリコン層上の前記層間絶縁膜の所定箇所
を除去し、この除去部分と前記酸化による前記ポリシリ
コン層の表面酸化膜上とに配線材料層を夫々所定パター
ンに被着し、これによって前記ＭＩＳＦＥＴ部にはＭＩ
ＳＦＥＴを形成すると共に、前記容量素子部には、前記
半導体基体及び前記ポリシリコン層を両電極としかつ前
記ゲー（酸化膜を誘電体膜とする第１の容量素子と、前
記ポリシリコン層及び前記配線材料層を両電極としかつ
前記表面酸化膜を誘電体膜とする第２の容量素子とを積
層して形成することを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21389982A JPS59105351A (ja) | 1982-12-08 | 1982-12-08 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21389982A JPS59105351A (ja) | 1982-12-08 | 1982-12-08 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59105351A true JPS59105351A (ja) | 1984-06-18 |
Family
ID=16646856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21389982A Pending JPS59105351A (ja) | 1982-12-08 | 1982-12-08 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105351A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61232656A (ja) * | 1985-04-09 | 1986-10-16 | Citizen Watch Co Ltd | 半導体集積回路 |
| US5057447A (en) * | 1990-07-09 | 1991-10-15 | Texas Instruments Incorporated | Silicide/metal floating gate process |
| US5108941A (en) * | 1986-12-05 | 1992-04-28 | Texas Instrument Incorporated | Method of making metal-to-polysilicon capacitor |
-
1982
- 1982-12-08 JP JP21389982A patent/JPS59105351A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61232656A (ja) * | 1985-04-09 | 1986-10-16 | Citizen Watch Co Ltd | 半導体集積回路 |
| US5108941A (en) * | 1986-12-05 | 1992-04-28 | Texas Instrument Incorporated | Method of making metal-to-polysilicon capacitor |
| US5057447A (en) * | 1990-07-09 | 1991-10-15 | Texas Instruments Incorporated | Silicide/metal floating gate process |
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