JPH0319267A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0319267A JPH0319267A JP15345989A JP15345989A JPH0319267A JP H0319267 A JPH0319267 A JP H0319267A JP 15345989 A JP15345989 A JP 15345989A JP 15345989 A JP15345989 A JP 15345989A JP H0319267 A JPH0319267 A JP H0319267A
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- JP
- Japan
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- type semiconductor
- conductivity type
- semiconductor substrate
- metal film
- integrated circuit
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 94
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000012212 insulator Substances 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 claims abstract description 16
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 230000003071 parasitic effect Effects 0.000 abstract description 11
- 230000002238 attenuated effect Effects 0.000 abstract description 2
- 239000004020 conductor Substances 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000007547 defect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、容量を内蔵する半導体集積回路装置に関する
ものである。
ものである。
従来の技術
近年、半導体集積回路は大規模集積化や大容量の内蔵に
よる外付部品の削減の傾向にある。以下、従来の半導体
集積回路装置について、Ｐ型半導体基板を例にとり説明
する。
よる外付部品の削減の傾向にある。以下、従来の半導体
集積回路装置について、Ｐ型半導体基板を例にとり説明
する。
第３図は、従来の半導体集積回路装置の断面構造図を示
すものである。第３図において、１はＰ型半導体基板、
２はＰ型半導体基板上１に或長したＮ型エビタキシャル
層、３はＮ型エピタキシャル層２中に拡散されたＮ型半
導体、４は絶縁体膜、６は金属膜で電極１を形成すると
共に、Ｎ型半導体３と絶縁体膜４と金属膜６とで、ＭＯ
Ｓ容量８を形成する。６はＮ型半導体と電気的に接続し
た金属膜であシ、電極２を形成し他素子との接続に用い
られる。
すものである。第３図において、１はＰ型半導体基板、
２はＰ型半導体基板上１に或長したＮ型エビタキシャル
層、３はＮ型エピタキシャル層２中に拡散されたＮ型半
導体、４は絶縁体膜、６は金属膜で電極１を形成すると
共に、Ｎ型半導体３と絶縁体膜４と金属膜６とで、ＭＯ
Ｓ容量８を形成する。６はＮ型半導体と電気的に接続し
た金属膜であシ、電極２を形成し他素子との接続に用い
られる。
以上のように構或された半導体集積回路装置について、
以下その動作について説明する。
以下その動作について説明する。
筐ず、Ｎ型半導体３と絶縁体膜４と金属膜６とで、ＭＯ
Ｓ型のコンデンサを構或し、半導体集積回路の素子とし
て使用する。このＮ型半導体３と同電位であるＮ型エピ
タキシャル層２と、Ｐ型半導体基板１との間に、寄生の
接合容量９が形成される。
Ｓ型のコンデンサを構或し、半導体集積回路の素子とし
て使用する。このＮ型半導体３と同電位であるＮ型エピ
タキシャル層２と、Ｐ型半導体基板１との間に、寄生の
接合容量９が形成される。
第４図は、第３図の等価回路図で、Ｎ型半導体３と絶縁
体膜４と金属膜６とで形成されるＭＯＳ容量８の容量値
をＣ，Ｎ型エビタキシャル層２とＰ型半導体基板１との
間に形戒される接合容量９の容量値を０３とする。
体膜４と金属膜６とで形成されるＭＯＳ容量８の容量値
をＣ，Ｎ型エビタキシャル層２とＰ型半導体基板１との
間に形戒される接合容量９の容量値を０３とする。
発明が解決しようとする課題
しかしながら、上記のような構造では、ＭＯＳ容量を形
戊するＮ型半導体と同電位であるＮ型エピタキシャル層
と、Ｐ型半導体基板に寄生の接合容量をもち、信号経路
中に上記ＭＯＳ容量を用いると、この接合容量のために
前段からの信号が減衰されて次段へ伝送されるという欠
点を有していた０ 本発明は上記従来の問題点を解決するもので、ＭＯＳ容
量を形成する一導電型半導体と同電位である一導電型エ
ビタキシャル層と、逆導電型基板とで形成される寄生の
接合容量を低減し、その影響を受けに＜＜シた半導体集
積回路装置を提供することを目的とする。
戊するＮ型半導体と同電位であるＮ型エピタキシャル層
と、Ｐ型半導体基板に寄生の接合容量をもち、信号経路
中に上記ＭＯＳ容量を用いると、この接合容量のために
前段からの信号が減衰されて次段へ伝送されるという欠
点を有していた０ 本発明は上記従来の問題点を解決するもので、ＭＯＳ容
量を形成する一導電型半導体と同電位である一導電型エ
ビタキシャル層と、逆導電型基板とで形成される寄生の
接合容量を低減し、その影響を受けに＜＜シた半導体集
積回路装置を提供することを目的とする。
課題を解決するための手段
この目的を達或するために本発明の半導体集積回路装置
は、一導電型半導体基板上の逆導電型半導体層中に形成
された一導電型半導体領域と、前記一導電型半導体領域
中に形成された逆導電型半導体とこの逆導電型半導体領
域上の絶縁体およびこの絶縁体上の金属膜によシ形成さ
れたＭＯＳ容量を有する構戒をしている。
は、一導電型半導体基板上の逆導電型半導体層中に形成
された一導電型半導体領域と、前記一導電型半導体領域
中に形成された逆導電型半導体とこの逆導電型半導体領
域上の絶縁体およびこの絶縁体上の金属膜によシ形成さ
れたＭＯＳ容量を有する構戒をしている。
作用
この構或によってＭＯ３容量を形戒する一導電型半導体
と同電位である一導電型エビタキシャル層と逆導電型半
導体基板とで形成される寄生の接合容量を低減し、その
影響を受けにくくすることができる。
と同電位である一導電型エビタキシャル層と逆導電型半
導体基板とで形成される寄生の接合容量を低減し、その
影響を受けにくくすることができる。
実施例
以下本発明の一実施例について、図面を参照にしながら
説明する。
説明する。
第１図は本発明の第１の実施例における半導体集積回路
装置の断面構造図を示すものである。第１図において１
はＰ型半導体基板、２はＰ型半導体基板１上に或長した
Ｎ型エピタキシャル層、７はＮ型エビタキシャル層２中
に拡散されたＰ型半導体、３はＰ型半導体中７に拡散さ
れたＮ型半導体、４は絶縁体膜、６は金属膜で電極１を
形戊すると共にＮ型半導体３と絶縁体膜４と金属膜６と
でＭＯ８容量８を形戒する。６はＮ型半導体３と電気的
に接続した金属膜で電極２を形成し他素子との接続に用
いられる。
装置の断面構造図を示すものである。第１図において１
はＰ型半導体基板、２はＰ型半導体基板１上に或長した
Ｎ型エピタキシャル層、７はＮ型エビタキシャル層２中
に拡散されたＰ型半導体、３はＰ型半導体中７に拡散さ
れたＮ型半導体、４は絶縁体膜、６は金属膜で電極１を
形戊すると共にＮ型半導体３と絶縁体膜４と金属膜６と
でＭＯ８容量８を形戒する。６はＮ型半導体３と電気的
に接続した金属膜で電極２を形成し他素子との接続に用
いられる。
以上のように構或された半導体集積回路装置について、
以下その動作を説明する。
以下その動作を説明する。
まずＰ型半導体７を電気的にオープンな状態とすると、
このＰ型半導体７と他層とに寄生の接合容量をもつこと
になる。Ｐ型半導体７中に拡散されたＮ型半導体３とＰ
型半導体７との接合容量の容量値をＣ１、Ｐ型半導体７
と、Ｐ型半導体基板上に或長したＮ型エピタキシャル層
２との接合容量１ｏの容量値ａ， 、ｐ型半導体基板上
に或長したエピタキシャル層２とＰ型半導体基板１との
接合容量１１の容量値を０３とすると、ＭＯＳ型コンデ
ンサの寄生容量値Ｃｏは、 １ である。Ｃ１， Ｃ２ ． Ｃ５ ）Ｏであるので、（
１）式にネ・いて、 となり、（１） ， （２）式よシ Ｃｇ＜Ｏｓ （３）となる。
このＰ型半導体７と他層とに寄生の接合容量をもつこと
になる。Ｐ型半導体７中に拡散されたＮ型半導体３とＰ
型半導体７との接合容量の容量値をＣ１、Ｐ型半導体７
と、Ｐ型半導体基板上に或長したＮ型エピタキシャル層
２との接合容量１ｏの容量値ａ， 、ｐ型半導体基板上
に或長したエピタキシャル層２とＰ型半導体基板１との
接合容量１１の容量値を０３とすると、ＭＯＳ型コンデ
ンサの寄生容量値Ｃｏは、 １ である。Ｃ１， Ｃ２ ． Ｃ５ ）Ｏであるので、（
１）式にネ・いて、 となり、（１） ， （２）式よシ Ｃｇ＜Ｏｓ （３）となる。
第２図は、第１図の等価回路図で、６，６は各々電極１
，電極２、９はＰ型半導体基板７とＮ型半導体基板３と
の接合容量、１０はＰ型半導体基板７とＰ型半導体基板
上に或長したＮ型エビタキシャル層２との接合容量、１
１はＰ型半導体基板上に或長したＮ型エピタキシャル層
２とＰ型半導体基板１との接合容量である。
，電極２、９はＰ型半導体基板７とＮ型半導体基板３と
の接合容量、１０はＰ型半導体基板７とＰ型半導体基板
上に或長したＮ型エビタキシャル層２との接合容量、１
１はＰ型半導体基板上に或長したＮ型エピタキシャル層
２とＰ型半導体基板１との接合容量である。
以上のように本実施例によれば、一導電型半導体基板上
の逆導電型半導体層中に形成された一導電型半導体領域
と、前記一導電型半導体領域中に形成された逆導電型半
導体領域上の絶縁体かよびこの絶縁体上の金属膜によｆ
ｉＭＯ８容量を形成した構或を有することによう、一導
電型半導体基板と逆導電型半導体層との寄生の接合容量
を低減し、その影響を受けにくくすることができる。
の逆導電型半導体層中に形成された一導電型半導体領域
と、前記一導電型半導体領域中に形成された逆導電型半
導体領域上の絶縁体かよびこの絶縁体上の金属膜によｆ
ｉＭＯ８容量を形成した構或を有することによう、一導
電型半導体基板と逆導電型半導体層との寄生の接合容量
を低減し、その影響を受けにくくすることができる。
なお、上記実施例ではＰ型半導体基板を例にとって説明
したが、Ｎ型半導体基板にかいても適用できることは言
うまでもない。又、４層以上の構造についても同様であ
る。
したが、Ｎ型半導体基板にかいても適用できることは言
うまでもない。又、４層以上の構造についても同様であ
る。
発明の効果
以上のように本発明は、一導電型半導体基板上の逆導電
型半導体層中に形成された一導電型半導体領域と、前記
一導電型半導体領域中に形成された逆導電型半導体とこ
の逆導電型半導体領域上の絶縁体およびこの絶縁体上の
金属膜によ！）ＭＯＳ容量を形成した構戒によシ、一導
電型半導体基板と逆導電型半導体層との寄生の接合容量
を低減し、その影響を受けにくくすることができる優れ
た半導体集積回路装置を実現できるものである。
型半導体層中に形成された一導電型半導体領域と、前記
一導電型半導体領域中に形成された逆導電型半導体とこ
の逆導電型半導体領域上の絶縁体およびこの絶縁体上の
金属膜によ！）ＭＯＳ容量を形成した構戒によシ、一導
電型半導体基板と逆導電型半導体層との寄生の接合容量
を低減し、その影響を受けにくくすることができる優れ
た半導体集積回路装置を実現できるものである。
第１図は本発明の一実施例に釦ける半導体集積回路装置
の断面斜視図、第２図は同装置の等価回路図、第３図は
従来の半導体集積回路装置の断面斜視図、第４図は同装
置の等価回路図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型エ
ビタキシャル層、３・・・・・・Ｎ型半導体、４・・・
・・・絶縁体、６・・・・・・金属膜、６・・・・・・
金属膜、７・・・・・・Ｐ型半導体、８．・・・．．Ｍ
ＯＳ容量、９，１０．１１・・・・・・接合容量。
の断面斜視図、第２図は同装置の等価回路図、第３図は
従来の半導体集積回路装置の断面斜視図、第４図は同装
置の等価回路図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型エ
ビタキシャル層、３・・・・・・Ｎ型半導体、４・・・
・・・絶縁体、６・・・・・・金属膜、６・・・・・・
金属膜、７・・・・・・Ｐ型半導体、８．・・・．．Ｍ
ＯＳ容量、９，１０．１１・・・・・・接合容量。
Claims (1)
- 一導電型半導体基板上の逆導電型半導体層中に形成され
た一導電型半導体領域と、前記一導電型半導体領域中に
形成された逆導電型半導体とこの逆導電型半導体領域上
の絶縁体およびこの絶縁体上の金属膜により形成された
ＭＯＳ容量を有する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15345989A JPH0319267A (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15345989A JPH0319267A (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319267A true JPH0319267A (ja) | 1991-01-28 |
Family
ID=15563021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15345989A Pending JPH0319267A (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319267A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110123683A (ko) | 2010-05-07 | 2011-11-15 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 박리지 또는 박리 필름용 실리콘 조성물, 및 박리지 또는 박리 필름과 그의 제조 방법 |
| KR20110123684A (ko) | 2010-05-07 | 2011-11-15 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 박리 필름용 실리콘 조성물 |
| KR20110123687A (ko) | 2010-05-07 | 2011-11-15 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 박리지 또는 박리 필름용 베이스코트 실리콘 조성물, 및 처리지 또는 처리 필름 |
| KR20180016482A (ko) | 2015-06-08 | 2018-02-14 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 박리지 또는 박리 필름용 실리콘 조성물, 박리지 및 박리 필름 |
-
1989
- 1989-06-15 JP JP15345989A patent/JPH0319267A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110123683A (ko) | 2010-05-07 | 2011-11-15 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 박리지 또는 박리 필름용 실리콘 조성물, 및 박리지 또는 박리 필름과 그의 제조 방법 |
| KR20110123684A (ko) | 2010-05-07 | 2011-11-15 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 박리 필름용 실리콘 조성물 |
| KR20110123687A (ko) | 2010-05-07 | 2011-11-15 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 박리지 또는 박리 필름용 베이스코트 실리콘 조성물, 및 처리지 또는 처리 필름 |
| KR20180016482A (ko) | 2015-06-08 | 2018-02-14 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 박리지 또는 박리 필름용 실리콘 조성물, 박리지 및 박리 필름 |
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