JPS6328060A - 集積回路とその製造方法 - Google Patents

集積回路とその製造方法

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JPS6328060A JP62165141A JP16514187A JPS6328060A JP S6328060 A JPS6328060 A JP S6328060A JP 62165141 A JP62165141 A JP 62165141A JP 16514187 A JP16514187 A JP 16514187A JP S6328060 A JPS6328060 A JP S6328060A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、バイポーラトランジスタと相補型ＭＯ３）
ランマスクを含み、バイポーラトランジスタのエミッタ
接続端とベース接続端ならびにＭＯＳトランジスタのゲ
ート電極の少くとも一部分がドープされた高融点金属ケ
イ化物から成る集積回路とその製造方法に関するもので
ある。
〔従来の技術〕
この種の集積回路は既に特開昭６２−６５３５８号公報
に記載されているが、ケイ化物を使用することによりそ
の製造に際して必要なイオン注入マスクを減らすことが
できるだけではなく、ベース、エミッタおよびコレクタ
の接触形成に際しての金属化マスクを互に無関係にする
ことができる。
上記の公報による集積回路ではｎ型皿形領域がトランジ
スタのコレクタを形成し、ｎ゛型にドープされた領域を
覆っている。この領域は深部まで延びたコレクタ接続端
を通してバイポーラトランジスタ区域に接続される。こ
れによってケイ化物又は多結晶体（ポリシリコンと金属
ケイ化物の二重Ｎ）を使用することによる利点と深部に
達するコレクタ接続端による利点が併合され、例えばコ
レクタ通路抵抗が低減すると同時にランチアンプ耐性が
高められる。
〔発明が解決しようとする問題点］ この発明の目的は、ＣＭＯ３）ランマスタとバイポーラ
トランジスタを含むｔａ回路に対して多結晶体とケイ化
物を拡散源ならびにエミッタ接続端として使用するこに
よりエミツタ幅の縮小を可能にし、それによって実装密
度を更に高めることである。
更にできるだけ簡単でマスク節約型の工程段により上記
の集積回路を製作することができる製法を提供すること
もこの発明の目的である。この製法においてはｎチャネ
ルとｐチャネルのＭＯＳトランジスタがそのチャネル導
電型に対応してｎ゛型又はｐ゛型にドープされたポリシ
リコンゲートをもって構成され、この変更されたドーピ
ング情況に基き短チヤネル特性が改善される。ポリシリ
コンと金属ケイ化物のドープされた二重層から成るゲー
ト電極を備えるｐチャネルとｎチャネルＭＯ３）ランマ
スタに対するこの種の製法は特願昭６１−２７９５１８
号明細書において提案されている。
〔問題点を解決するための手段〕
この発明は冒頭に挙げた種類の集積回路に関するもので
、その特徴はベースとエミッタの接ｖｃ端およびゲー）
［極が回路の一平面内に設けられ、それらのｐ゛型又は
ｎ１型のドーピングがＭＯＳトランジスタのソース・ド
レン領域の製作に際してイオン注入と拡散によって実施
されることである。エミッタとベースの接続端ならびに
ゲート電極がポリシリコンとケイ化タンタルの二重層か
ら成りスペーサ酸化膜と呼ばれる側面絶縁分離層を備え
ることもこの発明の枠内にある。
この発明は更に上記の集積回路の製造方法にも関し、そ
の特徴は特許請求の範囲第４項に述べられている工程段
ＫＷ　（ａ）から（■までを採用することである。
この発明の種々の実施態様、特にポリシリコンを局部酸
化し続いて酸化物のエツチングを行いゲートに酸化膜ス
ペーサを形成させる方法は特許請求の範囲第５項以下に
示されている。この実施態様ではバイポーラトランジス
タの区域においてのベースとエミッタの接続端の間を分
離する困難なエツチング過程が除かれる。
〔発明の効果〕
特開昭６２−６５３５８号公報に提案されている方法に
比べてこの発明の方法は、特にベースとエミッタの接続
端が同一平面内にありそれによってエミッタ・ベース接
続端の間の間層が更に縮小され通路抵抗が低減されると
いう利点を示す。
〔実施例〕
第１図乃至第１７図に示した２つの実施例についてこの
発明による製造過程を更に詳細に説明する０図面中筒１
図から第１２図までと第１３図および第１４閲には両実
施例において必要な工程段階をまとめて示す。第１５図
乃至第１７図は特開昭６２−６５３５８号公報に記載さ
れた方法とこの発明の方法によって作られたときのｎｐ
ｎトランジスタのベース・エミッタ複合体の寸法を比較
したものである。
第１図：　抵抗率２０Ω１にｐ型ドープされＳｉｎ７層
２で覆われた（１００）面を表面とするシリコン単結晶
板１にフォトレジストマスク４を設けた後アンチモン又
はヒ素のイオン注入５を面密度３　Ｘ　１０　ｌ５ＣＩ
１１−”、イオンエネルギー８０ｋｅＶで実施して埋込
みコレクタ領域３を作る。
第２図：　第１図の構造から５ｉＯｚＪ！２を除去した
後抵抗率２０Ωｃｍにｐ−型ドープされたエピタキシャ
ル層７を厚さ３μｍに析出させ、厚さ５０ｎｍのＳｉｎ
、層８と厚さ１４０ｎｍのＣＶＤ窒化９９３７層９から
成る二重層で層７を覆う。フォトレジスト構造１０を通
して窒化物層９を構造化した後注入面密度３　Ｘ　１０
　”ｃｍ−”、イオンエネルギー８０ｋｅＶのリンイオ
ンによるコレクタ深部注入１１を実施する。
第３図−図は所定箇所の窒化物層構造を除去した後注入
面密度２　Ｘ　１０　”ｃｍ−”、イオンエスルギー１
８０ｋｅＶのリンイオン注入１２によりｎ型皿形領域（
第４図に１４として示される）を形成させる情況を示す
。ここでは窒化物層構造部分９ａが残されているから注
入領域１３が形成される。
第４図；　ｎ型皿形領域１４をマスクするための酸化処
理と同時にリンイオンの拡散即ち領域１４とコレクタ接
続端６へのドライブインが行われる。表面には窒化物構
造９ａをマスクとしてＳｉＯ□層１５層形５される。こ
のＩ　１５０　’Ｃの熱処理によりコレクタ接続端６は
約３μｍの深さまで基板１内に押し進められ、確実に埋
込みコレクタ領域３に達する。
第５図：　窒化シリコン構造９ａの除去後ＳｉＯ□層１
５をマスクとし、面密度８×１９ＩＩＣＩＩ＋弓、イオ
ンエネルギー６０ｋｅＶの全面的ホウ素イオン深部注入
１６によりｎチャネルトランジスタの二重チャネルイオ
ン注入の第１深部注入が実施される。
これによってチャネルの下にｐ型ドープ区域１７が作ら
れる。
第６図：　熱酸化５ｉ０２層（厚さ５０ｎｍ）と析出し
た窒化シリコン層（厚さ１４０ｎｍ）の二重層（１８，
１９）が形成され、窒化シリコン層１９はフォトレジス
ト構造２０をマスクとして後に続く局部酸化（ＬＯＧＯ
５）に際してのマスクとしての構造化が行われる。
第１皿：　　ｎチャネル領域にフィールドドーピングを
行うためあらためてフォトレジスト構造２１を設けた後
面密度１．２　Ｘ　１０　”ｃｒｎ−”、イオンエネル
ギー２５ｋｅＶのホウ素イオン注入２２が実施され、ｐ
型ドープ区域２３が作られる。
ＩＬ園二　基板１内の能動トランジスタ領域間の分離に
必要なフィールド酸化膜２４がフォトレジスト構造２１
の除去後窒化シリコン構造１９を使用する局部酸化によ
りＳｉＯ□層１８上に厚さ８５０ｎｍに形成される。以
後両方の酸化物層を合せて２４とする。
玉工皿：　窒化シリコン構造１９の除去後ゲート酸化処
理により厚さ２５ｎｍのゲート酸化膜２５が形成される
。エミッタ接続とゲートの材料としてポリシリコンを使
用する必要がある場合には、高いチャネルドーピングの
ためこの箇所にホウ素イオンを使用する浅いチャネルイ
オン注入を行うことが推奨される。この浅いイオン注入
は面密度２　Ｘ　１０　”０１−”、イオンエネルギー
２５ｋｅＶをもって実施し、深いイオン注入はＭＯＳ）
ランマスクのｎチャネル領域だけに面密度８　ｘ　１０
　”ｃｍ−”、イオンエネルギー６０ｋｅＶをもって実
施する。これによってバイポーラトランジスタのベース
内にチャネル領域２６と２７およびｐ型頭域２８が形成
される。
第１０図：　フォトレジストマスク３０を設けた後面密
度９　Ｘ　１０　ｌ３ｃｔ１１−”、イオンエネルギー
８０ｋｅＶのホウ素イオン注入によりバイポーラトラン
ジスタのベース領域に対するイオン注入２９が実施され
、ｐ型にドープされたベース領域３１が形成される。ベ
ース領域２８．３１の区域でゲート酸化膜２５が除去さ
れる。ここまでの製造過程は特開昭６２−６５３５８号
公報の第１図乃至第１０図に示されている工程段階に一
致する。
第１１図：　フォトレジスト構造３０の除去後ポリシリ
コン層３２とケイ化タンタル層３３がら成る二重層を全
面析出させ、これにゲート電極３５．３６およびベース
接Ｖｔ端とエミッタ接続端の構造をフォトレジスト技術
によって作ることによりＭＯＳトランジスマス、Ｃのゲ
ート電極（３５゜３６）とバイポーラトランジスタＡの
ベースとエミッタの接続端（３７，３８）が作られる。
二重層（３２，３３）の代りにケイ化タンタルの単純層
を使用することも可能である。
１１１皿：　例えばテトラエチル・オルト・ケイ酸塩の
熱分解により酸化物層を全面析出させ、これを戻しエツ
チングすることによりゲート構造３５．３６ならびにエ
ミッタとベースの接続端構造３７．３８に対してスペー
サと呼ばれる側面絶縁分離層３９が作られる。続いてｎ
チャネルトランジスタＢのソース・ドレン領域４０の形
成と同時にバイポーラトランジスタＡのエミッタ接続端
３８とゲート電極３５のドーピングが面密度８×１０”
ｃｍ−”、イオンエネルギー８０ｋｅＶのリンイオン注
入によって実現する。その際ｐチャネルトランジスタ区
域およびエミッタ接続端区域３８を除くバイポーラトラ
ンジスタ区域はフォトレジスト層でマスクされる。この
過程は図面に示されていない。
同様にしてｐチャネルトランジスタＣのソース・ドレン
領域４１の形成とバイポーラトランジスタＡのベース接
続端３７とゲート電極３６のｐ型ドーピングが面密度４
　Ｘ　１０　”ｃｌｍ−”、イオンエネルギー４０ｋｅ
Ｖのホウ素イオン注入によって同時に行われる。そのｖ
ｐ、ｎチャネルトランジスタ区域Ｂとバイポーラトラン
ジスタＡのエミッタ接続端３８はフォトレジストマスク
で覆われる。エミッタとベースの接続端（３７，３８）
の間隔はスペーサ酸化膜３９によって定められる。
エミッタとベースの接続端から領域４２．４３への拡散
が行われた後は接触孔の形成、金属化および表面安定化
等の公知技術により集積回路が完成する。
第１２図の下に記入されているＡ、Ｂ、Ｃはそれぞれバ
イポーラトランジスタ区域、ｎチャネルトランジスタ区
域、ｐチャネルトランジスタ区域を表わす。
この発明の一実施例では抵抗率０．０２Ω印にｐ型ドー
プされた基板が使用され、第１図に示された埋込み形コ
レクタ形成用のイオン注入を省略することができる。又
出発材料の抵抗率が２０ΩΩのときは第１図のイオン注
入を省略し、更に第３図に示されているエピタキシャル
層を除（ことができる、埋込み形コレクタを除くことに
より製造工程が簡略化される。
第１図乃至第１２図、特に第１１図と第１２図に示され
ている実施例と異る別の実施形態も可能である。この場
合第１１図において述べた二重層（３２，３３）に代っ
てエミッタとベースの接続端（３７，３８）ならびにゲ
ート電極（３５，３６）の形成のためポリシリコン層を
設けこれを局部的に酸化し、スペーサ形成のため異方性
酸化膜エツチングを実施する。それによりゲートでは酸
化膜スペーサが形成され、バイポーラトランジスタ区域
ではベースとエミッタの接続端間を分離するための単結
晶シリコン上のポリシリコンの困難なエツチング過程が
除かれる。これらの過程は第１３図と第１４図に示され
ている。
第１３図：　ここでは既に第１図乃至第１０図について
述べられている第１実施例の総ての工程段階が終了して
いる。それに続いてＳｉ０２層４４と窒化シリコン層４
５から成る二重層が全面的に設けられ、それを含む三重
層（３２，４４，４５）がフォトレジスト技術と窒化物
エツチングによってゲート電極３５．３６およびエミッ
タとベースの接続ｉ３７．３Ｂに対応して構造化される
。ポリシリコンの酸化により酸化層４６が形成される。
第１４図；　続いて５ｔｏｔ層４６の異方性エツチング
によりスペーサ４７が作られるが、このスペーサは第１
２図のスペーサ３９に対して逆形である。窒化シリコン
マスク４５を除去してゲート電極３５．３６上およびエ
ミッタ接続端３８とベース接続端３７上へのケイ化タン
タル層３３の選択的析出が実施される。以後の過程は第
１２図の場合と同様に実施され、各部分には同じ番号が
付けられている。
第１５図、第１６図および第１７図には特開昭６２−６
５３５８号公報記載の方法によって作られた自己整合形
ではない従来のｎｐｎ　）ランマスク（第１５図、ただ
し接続端は２つの平面に設けられている＝第１６図）と
この発明の方法によって作られたバイポーラトランジス
タ（第１７図）とについてベース・エミッタ複合体の寸
法比較を示す。文字“ｂ”は最小ベース幅を表わす。ド
ーピングの種類と強度はｐ、ｎ、ｐ”　、ｎ”で示され
る。“５ｉｎｔ“は絶縁分離酸化膜であり、”Ｂ”と“
Ｅ”はベースとエミッタを表わす。
【図面の簡単な説明】
第１図乃至第１２図と第１３図および第１４図にはこの
発明の２種類の実施例の重要な工程段階をまとめて示し
、第１５図乃至第１７図には公知方法とこの発明の方法
によって作られたｎｐｎトランジスタのベース・エミッ
タ複合体の寸法比較を示す。 Ａ・・・バイポーラトランジスタ、Ｂ、Ｃ・・・相補型
ＭＯＳトランジスタ、１・・・基板、２・・・ＳｉＯ□
層、３・・・埋込み領域、４・・・フォトレジストマス
ク、６・・・コレクタ接続端、７・・・エピタキシャル
層、８・・・酸化シリコン層、９・・・窒化シリコン層
、３５．３６・・・ゲート電極、３７．３８・・・エミ
ッタ接続端、４０．４１・・・ソース・ドレン領域。 ＩＧ　１ ＩＧ　４ ＩＧ　５ ＩＧ９ ＦＩＧ　１１ ＦＩＧ１３ ＦＩＧ　１４

Claims (1)

  1. 【特許請求の範囲】 １）バイポーラトランジスタ（Ａ）と相補型ＭＯＳトラ
    ンジスタ（Ｂ、Ｃ）を含み、バイポーラトランジスタ（
    Ａ）のエミッタとベースの接続端ならびにＭＯＳトラン
    ジスタ（Ｂ、Ｃ）のゲート電極が少くとも部分的に高融
    点金属のケイ化物から成る集積回路において、ベースと
    エミッタの接続端（３７、３８）およびゲート電極（３
    ５、３６）が回路の一平面内に設けられ、それらのｐ＾
    ＋型又はｎ＾＋型のドーピングがＭＯＳトランジスタの
    ソース・ドレン領域（４０、４１）の形成に際してイオ
    ン注入と拡散によって実施されることを特徴とする集積
    回路。 ２）ベースとエミッタの接続端（３７、３８）ならびに
    ゲート電極（３５、３６）がポリシリコンとケイ化タン
    タルの二重層（３２、３３）であることを特徴とする特
    許請求の範囲第１項記載の集積回路。 ３）ベースとエミッタの接続端（３７、３８）ならびに
    ゲート電極（３５、３６）がスペーサ酸化膜と呼ばれる
    側面絶縁分離層（３９、４７）を備えていることを特徴
    とする特許請求の範囲第１項又は第２項記載の集積回路
    。 ４）次の工程段階： （ａ）ｐ型ドープ基板（１）にマスク（４）を通しての
    イオン注入によりｎ＾＋型ドープ埋込み領域（３）を作
    る； （ｂ）ｐ型ドープエピタキシャル層（７）を全面的に成
    長させる； （ｃ）酸化シリコン（８）と窒化シリコン（９）から成
    る絶縁分離二重層を全面的に形成させる； （ｄ）予め窒化シリコン層（９）をフォトリソグラフィ
    （１０）により構造化した後ｎ型ドーパントの深部注入
    （１１）により深部に達するコレクタ接続端（６）の区
    域を画定する； （ｅ）所定箇所の窒化シリコン構造を溶解除去した後ｎ
    型ドーパントのイオン注入（１２）により基板（１）内
    にｎ型皿形領域（１４）を作る； （ｆ）注入されたｎ型ドーパントイオンを基板（１）内
    部に向って拡散させ、同時にｎ型皿形領域（１４）内の
    表面を酸化する； （ｇ）窒化シリコン構造を除去した後酸化層（１５）を
    マスクとしてホウ素イオンの深部注入（１６）によりｎ
    チャネルトランジスタ（Ｂ）のチャネル領域（１７）の
    表面から遠い区域を作る； （Ｈ）酸化シリコン（１８）と窒化シリコン（１９）か
    ら成る二重層を形成させ、続いて行われる局部酸化（Ｌ
    ＯＣＯＳ）のために窒化シリコン層（１９）に構造を作
    る； （ｉ）余分の区域をフォトレジストマスク（２１）で覆
    った後ｎチャネルトランジスタのフィールド酸化膜区域
    （２３）をドープするホウ素イオン注入（２２）を実施
    する； （ｊ）フォトレジストマスク（２１）を除去した後窒化
    シリコン構造（１９）を酸化マスクとして局部酸化によ
    り基板（１）内の能動トランジスタ区域（Ａ、Ｂ、Ｃ）
    の分離に必要なフィールド酸化膜（２４）を形成させる
    ； （ｋ）窒化シリコン構造（１９）を除去した後全面酸化
    によりゲート酸化膜（２５）を形成させる； （ｌ）全面に平坦なホウ素イオン注入を行ってｎチャネ
    ルとｐチャネルのＭＯＳトランジスタのチャネル領域（
    ２６、２７）をドープする； （ｍ）余分の区域をフォトレジストマスク（３０）で覆
    った後ホウ素イオン注入（２９）によりバイポーラトラ
    ンジスタ区域（Ａ）にベース領域（３１）を形成させる
    ； （ｎ）ベース領域（３１）内のゲート酸化膜（２５）を
    除去する； （ｏ）金属ケイ化物層（３３）又はポリシリコン（３２
    ）と金属ケイ化物（３３）の二重層を全面的に析出させ
    る； （ｐ）金属ケイ化物層（３３）又は二重層（３２、３３
    ）に構造を作り、ＭＯＳトランジスタ（Ｂ、Ｃ）のゲー
    ト電極（３５、３６）とバイポーラトランジスタ（Ａ）
    のベースとエミッタの接続端（３７、３８）を形成させ
    る； （ｑ）気相からの酸化物全面析出と戻しエッチングによ
    り側面絶縁分離層（３９）を作る； （ｒ）ｐチャネルトランジスタ区域（Ｃ）とバイポーラ
    トランジスタ区域（Ａ）の中ｎ型エミッタ領域（３８）
    とコレクタ接続領域を除く残りの部分を予めフォトレジ
    ストマスクで覆いリンイオン注入によりｎチャネルトラ
    ンジスタ（Ｂ）のソース・ドレン領域（４０）の形成と
    バイポーラトランジスタ（Ａ）のコレクタとエミッタの
    接続端（３８）ならびにｎチャネルトランジスタ（Ｂ）
    のゲート電極（３５）のｎ型ドーピングを同時に実施す
    る； （ｓ）ｎチャネルトランジスタ区域（Ｂ）とバイポーラ
    トランジスタ区域（Ａ）の中ｐ型ベース領域（３７）を
    除く残りの部分を予めフォトレジストマスク（４４）で
    覆い、 ホウ素イオン注入によりｐチャネルトランジスタ（Ｃ）
    のソース・ドレン領域（４２）の形成とバイポーラトラ
    ンジスタ（Ａ）のベース接触部（３７）ならびにｐチャ
    ネルトランジスタ（Ｃ）のゲート電極（３６）のｐ型ド
    ーピングを同時に実施する； （ｔ）ベースとエッミッタの接続部（３７、３８）に対
    する拡散のための高温処理を実施する； （ｕ）中間酸化膜となる酸化シリコン層を気相から全面
    的に析出させる； （ｖ）接触孔区域の露出、接続電極形成のための金属化
    および表面安定化を公知方法により実施する； によることを特徴とするバイポーラトランジスタと相補
    型ＭＯＳトランジスタを含む集積回路の製造方法。 ５）工程段階（ｏ）、（ｐ）および（ｑ）の代りに次の
    工程段階： （ｏ＿１）ポリシリコン層（３２）、ＳｉＯ＿２層（４
    ４）および窒化シリコン層（４５）の層列を析出させる
    ； （ｐ＿１）ゲート電極（３３、３６）ならびにベースと
    エミッタの接続端（３７、３８）形成のための窒化シリ
    コン層（４５）の構造化とこの窒化シリコン層構造をマ
    スクとするポリシリコン層（３２）の酸化処理を実施す
    る； （ｑ＿１）スペーサ酸化膜（４７）を作る異方性酸化物
    層エッチングならびにゲート電極（３５、３６）とベー
    ス接続端（３７）とエミッタ接続端（３８）上への選択
    的なケイ化物析出を実施する； が採用されることを特徴とする特許請求の範囲第４項記
    載の方法。 ６）工程段階（ｋ）と（ｌ）の間にｎチャネルＭＯＳト
    ランジスタ（Ｂ）の区域に対するホウ素イオン注入が実
    施されることを特徴とする特許請求の範囲第４項および
    第５項記載の方法。 ７）（１００）面を表面とし抵抗率２０Ωｃｍにｐ型ド
    ープされたシリコン基板（１）が使用されることを特徴
    とする特許請求の範囲第４項乃至第６項のいずれか１項
    に記載の方法。 ８）　（１００）面を表面とし抵抗率０．０２Ω　にｐ
    型ドープされたシリコン基板（１）が使用され、工程段
    階（ａ）が省略されることを特徴とする特許請求の範囲
    第４項乃至第６項のいずれか１項に記載の方法。 ９）工程段階（ａ）と（ｂ）が省略されることを特徴と
    する特許請求の範囲第４項乃至第７項のいずれか１項に
    記載の方法。 １０）工程段階（ｂ）におけるｐ型ドープエピタキシャ
    ル層（７）の抵抗率が２０Ωｃｍに、その厚さが約３μ
    ｍに設定されることを特徴とする特許請求の範囲第４項
    乃至第９項のいずれか１項に記載方法。 １１）工程段階（ｑ）における側面絶縁分離層（３９、
    ４７）の形成がテトラエチル・オルト・ケイ酸塩の熱分
    解によることを特徴とする特許請求の範囲第４項乃至第
    １０項のいずれか１項に記載の方法。
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