JPS63284854A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置に関し、とくにバイポー
ラトランジスタＩＣの素子構造とその製造方法に関する
ものである。

［従来の技術］ 従来のバイポーラトランジスタＩＣのバイポーラトラン
ジスタは、高速化、高密度化を実現するために、多結晶
シリコン・エミッタ（場合によってはこれをウオシニト
争エミッタともいう）構造を採用している。第５図はこ
の種のバイポーラトランジスタの構造を示す断面説明図
である。

第５図に示す例えばｎｐｎ型バイポーラトランジスタに
おいて、このトランジスタはｐ型Ｓｌ基板１の主表面に
形成されたｎ型エピタキシャル層２内に形成されている
。ｎ型エピタキシャル層２はコレクタ領域をなし、その
下にはに型埋込み層３が形成されている。また、このｎ
型エピタキシャル層２にｐ型ベース領域４が、さらにこ
のｐ型ベース領域４にに型多結晶Ｓｉ層５からの拡散に
よりに型エミッタ領域６が形成されている。

また、このｎ型エピタキシャル層２の別の部分には一型
埋込み層３に達するに型コレクタ拡散層７が形成されて
いる。

なお、８はメ型チャネルストッパ領域、９は素子絶縁分
離膜、２０は酸化（Ｓ１０□）膜、５は前記のに型多結
晶８１層５からなる多結晶Ｓｔ・エミッタ電極を形成す
るものであり、１２は同じ°くに型多結晶８１層からな
るコレクタ電極である。４ａは第１ベース領域、４ｂは
第２ベース領域、４Ｃはベース電極引出しのためのｐ小
型拡散層である。

バイポーラトランジスタの動作すなわち各素子及びその
相互間の機能については、すでに周知の知識であるので
、その説明は省略する。

［発明が解決しようとする問題点］ 上記のような従来の半導体ＩＣ装置におけるバイポーラ
トランジスタにおいては、下記に列挙するような主とし
てベース抵抗及び寄生容量等に起因する２、３の素子特
性上の問題点がある。

（１）従来のバイポーラトランジスタの構造においては
、ベース抵抗ｒ　７及びベース−コレクタｂ 間容量ＣｃＢが高いため、トランジスタの高周波特性が
悪く、とくに動作速度が遅い。

（２）ベース抵抗「　、を低くするにはベース領ｂ 域の不純物濃度を高くすればよい。しかしながら、第５
図に示す従来のバイポーラトランジスタの構造によれば
、ｐ型ベース領域４の不純物濃度は均一であり、電流増
幅率ｈＰＥに影響を及ぼすエミッタ領域６下の第１ベー
ス領域４ａの不純物濃度によりベース領域４全体の不純
物濃度を決定しなければならない。すなわち、所望のｈ
ＦＥを得るために必要な第１ベース領域４ａの不純物濃
度に合せて第２ベース領域４ｂの不純物濃度が決まるた
め、ベース抵抗はある程度までしか低くすることができ
ず、バイポーラトランジスタの動作速度を向上するのに
限界がある。

（３）ＩＣの集積度を上げるための素子の微細化に伴う
接合のシャロー化によって、上記ベース抵抗が高くなり
、上記の場合と同様に素子の動作速度を遅くする。

（４）マスクの重ね合わせ精度の限界から、エミッタ電
極５とベース電極引き出しのためのプ型拡散層４Ｃとの
距離が決められ、ベース領域４の面積の低減には限界が
あり、ベース−コレクタ間容量Ｃ及びコレクター基板間
容量ＣＣ８等を低減でＢ きず、トランジスタの高密度化及び高性能化の障害とな
る。

この発明は上記のような問題点を解決するためになされ
たもので、自己整合的に第２ベース領域を形成し、さら
に第２ベース領域の表面に金属シリサイド層を形成する
ことによりベース抵抗及び寄生容量を小さくして、バイ
ポーラトランジスタの高速動作素子を得ることを目的と
するものである。

［問題点を解決するための手段］ この発明の第１の発明に係る半導体装置は、多結晶シリ
コンからなるエミッタ電極が接続されたエミッタ領域を
囲むようにして半導体基板に形成された第１ベース領域
を有する半導体装置において、エミッタ電極の側壁に形
成されたサイドウオールスペーサと、第１ベース領域よ
り不純物濃度が高く、かつサイドウオールスペーサをマ
スクとして第１ベース領域に隣接す′るように形成され
た第２ベース領域とを具備したものである。

また、この発明の第２の発明に係る半導体装置の製造方
法は、半導体基板中に第１ベース領域、エミッタ領域及
び半導体基板上にこのエミッタ領域と接するような多結
晶シリコンからなるエミッタ電極を形成する工程におい
て、工“ミッタ電極の側壁にサイドウオールを形成する
工程と、エミッタ電極及びサイドウオールスペーサをマ
スクとして不純物を導入し、第１ベース領域に隣接して
この第１ベース領域より不純物濃度の高い第２ベース領
域を自己整合的に形成する工程とを具備するものである
。

［作用］ この発明においては、多結晶Ｓ、１からなるエミッタ電
極の側壁にサイドウオールスペーサを形成する構成とし
たから、エミッタ領域と第２ベース領域は第１ベース領
域を介して微小間隔をもって隔離される。また、上記サ
イドウオールスペーサをマスクとして自己整合的に第１
ベース領域に比べ不純物濃度の高い第２ベース領域を形
成することによって、電流増幅率ｈＰＥの低下をまねく
ことなく、ベース抵抗ｒ　、を低下させる。さらに、第
ｂ ２ベ一ス領域表面に高融点金属のシリサイド層を選択的
に形成することによって、よりベース抵抗を低下させる
。その上、上記構成により各領域の縮小化が可能となり
、ベース−コレクタ間の容量Ｃやコレクター基板間の容
量Ｃ６Ｓ等の寄生容量Ｂ の小さい素子が形成される。

［実施例］ 以下、この発明の実施例を図によってその製造方法とと
もに説明する。

第１図はこの発明の一実施例を示す半導体装置の断面説
明図であり、１〜９、及び１２．２０は上記第５図の従
来装置と全く同一のものであるとともにその内部構造も
ほぼ同様のものである。１０はりんガラス（Ｐ　Ｓ　Ｇ
）で形成されたサイドウオールスペーサで、１１は金属
シリサイド層である。１２は♂型コレクタ拡散層７の上
に形成されたに型多結晶Ｓｔ層からなるコレクタ電極で
ある。

第１図の構成において、メ型第２ベース領域４ｂはｐ−
型第１ベース領域４ａに比べて不純物（この場合はボロ
ンＢ）の拡散深さが深く、濃度も高くなるように形成さ
れている。

また、りんガラスＰＳＧからなるサイドウオールスペー
サｌＯは１型エミッタ領域６の上に設けられたに型多結
晶Ｓｔ層からなるエミッタ電極５の側壁に異方性イオン
エツチング（ＲＩ　Ｅ）によって形成されたものである
。このサイドウオールスペーサＩＯは上記ｐ型ベース領
域４を自己整合により形成する際に用いられる。

さらに、金属シリサイド層１１はチタンＴＩを堆積した
のち熱処理によってメ型第２ベース領域４ｂの表面に選
択的に形成されたものである。なお、このプロセスと同
時に、このＴ１の金属シリサイド層１１はエミッタ電極
５及びコレクタ電極１２の表面にも同様にして形成され
て図示しない配線パターンとの接続に使用されている。

上記実施例の構造によれば、バイポーラトランジスタの
第１ベース領域４ａと第２ベース領域４ｂとが別個に形
成され、第２ベース領域４ｂの不純物濃度を第１ベース
領域４ａの濃度に比べ高くすることができるため、ｈＦ
Ｅの低下をまねくことなくベース抵抗ｒ　、を低下させ
るとともに、ｂ 第２ベース領域４ｂの表面に金属シリサイドを形成する
ことによりさらにベース抵抗を低下させ、トランジスタ
の動作速度は向上できる。

また、第２ベース領域４ｂの位置決めはサイドウオール
スペーサｌＯをマスクとして自己整合的になされるため
、従来の構造のようにマスクの重ね合せ精度を考慮する
必要はなく、ベース面積を大幅に縮小できる。その結果
、高集積化ができるとともに、ベース−コレクタ間容量
ＣＣＢ及びコレクター基板間容量Ｃ６８等の寄生容量を
低減でき、トランジスタを高速化ならしめるという効果
がある。

次に、第２図（ａ）〜（ｆ）の断面説明図によって第１
図の半導体装置の製造方法を説明する。

■第２図（ａ）は従来の技術により予備加工されたＳｔ
基板の要部である。ｐ型基板１上にに埋込み層３及びｐ
中型チャネルストッパ領域８が形成され、その上にｎ型
エピタキシャル層２及び素子絶縁分離膜９、さらにに型
コレクタ拡散層７が形成されている。なお２０は酸化膜
である。

■第２図（ｂ）は、ベース形成領域４ヘボロンＢを１０
〜２５ｋｅＶでＩ　Ｘ　１０　〜Ｉ　Ｘ　１０１１０１
３ａ程度イオン打込みを行った後、エミッタ形成領域及
びコレクタ電極形成領域の酸化膜２０を選択的に除去し
た後、多結晶８１層を全面に０．２〜０．４μｍ程度堆
積し、この多結晶Ｓｉ層にひ素Ａｓを５０〜８０ｋｅＶ
で５×ｌＯ〜Ｉ　Ｘ　１０１１０１６ａ程度イオン打込
みを行った後、フォトエツチングにより一型多結晶Ｓｉ
層よりなるエミッタ電極５及びコレクタ電極１２を形成
した状態を示す。

■ついで第２図（Ｃ）は（ｂ）で示す表面全体にＰＳＧ
（りんガラス）のＣＶＤ膜を堆積したのち、異方性イオ
ンエツチング（ＲＩ　Ｅ）法によりエッチバックし、エ
ミッタ電極５及びコレクタ電極１２の側壁に選択的にＰ
ＳＧ膜からなるサイドウオールスペーサ１０を形成した
状態を示す。このサイドウオールＩＯの幅は平均的に０
．２〜０．３μｍである。

■ひきつづき、第２図（ｄ）は、ベース領域のみ露出す
るようにフォトレジスト１３を形成し、サイドウオール
スペーサをマスクとして、ボロンＢを２５〜６０ｋｅＶ
でｌＸｌ０　〜５ＸＩＱ１５ｃ＋ｎ″″２程度のイオン
打込みを行った状態を示している。

■さらに、第２図（ｅ）は８００〜９００℃、２０分程
度のアニールもしくは１０００〜１０５０℃、１０〜３
０秒のランプアニールを行った状態を示す。

この段階でバイポーラトランジスタの構造が形成される
が、エミッタ領域６及び第２ベース領域４ｂはそれぞれ
０．０５〜０．１５μｍ及び０．１〜０．３μｍの深さ
となる。なお、この接合深さは熱処理により所望の深さ
に設定が可能である。

■第２図（ｆ）は第２ベース領域４ｂ、エミッタ電極５
及びコレクタ電極１２の表面に金属シリサイド層１１が
形成された状態を示す。すなわち。（θ）に示した第２
ベース領域４ｂ上の酸化膜２０を除去し、ＳＩ基板を露
出した後、基板の全面にチタンをスパッタリングで２０
０〜１０００人（オングストローム）被着したのち、６
００〜８００℃、１０〜６０秒のランプアニールでチタ
ンのシリサイド化処理を行なう。この場合、Ｓｉ及び多
結晶Ｓｉ層が露出している領域のみがシリサイド化され
、他領域はチタンのま＼である。さらに、未反応のチタ
ンを硫酸／過酸化水素（Ｈ２Ｓ０４／Ｈ２０□）溶液も
しくはＮＨＯＨ／Ｈ２０゜／Ｈ２０溶液等により除去す
ることにより不要部のチタンを選択的に除去して、チタ
ンシリサイド（ＴｉＳｉ２）層を形成したものである。

以下、従来法により電極の引出しが行われて前記の効果
を有する半導体装置が得られる。

第３図はこの発明の他の実施例で、同一基板上にバイポ
ーラ素子と０ＭＯ８素子とを具備したＩＣ半導体装置す
なわちＢｌ−０ＭＯ８Ｉ　Ｃの断面説明図である。図に
おいて、１〜１２及び２０の部分は第１図と同一の符号
を用いた。上記ＣＭＯ８はＮＨＯ２及びＰＭＯ８で形成
されている。

バイポーラトランジスタ領域とＰＭＯ８）ランジスタ領
域、及びバイポーラトランジスタ領域とバイポーラトラ
ンジスタ領域の分離は、ｐ型基板１上に形成された〆型
埋込み層３１と、ｎ型エピタキシャル層２内に形成され
、底部が前記ｐ十型埋込み層３１に接触するｐ型チャネ
ルストッパ領域８と、前記ｎ型エピタキシャル層２表面
に選択的に形成されたフィールド酸化膜１５とから構成
されている。

図中、１〜１２及び２０は第１図の説明で用いた符号と
同一部分を示した。第３図において２ａはｎ型ウェル、
２１はｐ型ウェルである。２２及び２２ａはゲート電極
、２３はゲート酸化膜、２４及び２５はＮＨＯ２の（ｆ
型）ソース領域及びドレイン領域、２４ａ及び２５ａは
ＮＨＯ２の（ｎ−型）オフセット領域、２Ｂ及び２７は
ＰＭＯ８の（ｐ＋型）ソース領域及びドレイン領域であ
る。

０ＭＯ８を構成するＮＨＯ２とＰＭＯ３の構造について
は、ＮＨＯ２が微細化に伴う対ホットエレクトロン対策
と゛してＬＤＤ　（ライトリ−ドープド　ドレイン）構
造を採用したのに対して、ＰＭＯ８の方は通常の構造に
よって作製されたものである。なお、ＰＭＯ８もＮＨＯ
２と同様にＬＤＤ構造とすることに支障はない。

また、バイポーラトランジスタの構成は微細化のため第
１図にみられるコレクタ領域側の第２ベース領域４ｂを
なくした構造とした以外は第１図と全く同一のものであ
る。

上記各トランジスタの多結晶Ｓｉ層からなる電極すなわ
ちＮＨＯ２のゲート電極２２及びＰＭＯ９のゲート電極
２２ａ１バイポーラトランジスタのエミッタ電極５及び
コレクタ電極１２の側壁にはいずれもサイドウオールス
ペーサＩＯが形成されている。また、これらの電極表面
と、ＮＨＯ２のソース／ドレイン２４゜２５、ＰＭＯ８
のソース／ドレイン２Ｂ、２７　、及びパイボ−ラトラ
ンジスタの第２ベース領域４ｂの表面には第１図と同様
に金属シリサイド層１１が形成されている。

次に、第３図の半導体装置の製造方法を第４図の断面説
明図について順次説明する。

（１）まず、第４図（ａ）はこの半導体装置を製造する
ために予備加工された半導体基板の一部を示す。図にお
いてｐ型基板１にはｎ型エピタキシャル層２が形成され
、また基板１とエピタキシャル層２との間にはが型埋込
み層３及びｐ生型埋込み層３１が形成されている。なお
、ｎ十型埋込み層３はバイポーラ素子及びＰＭＯ９素子
の形成領域に、また−理込み層３１は素子分離領域及び
ＮＭＯ８素子の形成領域に形成される。

（２）第４図（ｂ）はｎ型エピタキシャル層２にｐ型ウ
ェル２１及びｎ型ウェル２ａを形成した状態を示す。ｐ
型ウェル２１はＮＭＯ８素子領域のプ型埋込み層３１上
に形成される。同様に、ｎ型ウェル２ａはそれぞれＰＭ
Ｏ８素子及びバイポーラ素子領域のに型埋込み層３上に
形成される。

（３）第４図（ｃ）は同図（ｂ）の基板にｐ型チャネル
ストッパ領域８を形成した状態を示す。このｐ型チャネ
ルストッパ領域８は、イオン打込みとその後の引伸し拡
散とにより、ｐ型ウェル２１の周囲及び素子分離領域に
形成される。なお、図中２０は酸化膜（８１０）　、２
８は窒化膜（Ｓ１３Ｎ４）であり、この窒化膜２８は素
子形成領域に選択的に形成される。

（４）第４図（ｄ）において、まず、（ｃ）の基板にＬ
ＯＧＯＳによる厚いフィールド酸化膜１５を成形した状
態であり、このフィールド酸化膜１５は素子形成領域以
外の部分に形成される。また第４図（ｄ）はこの後、コ
レクタ拡散領域７を形成した状態をも示す。この方法は
りん（Ｐ）をこの部に選択的にイオン打込みを行い、熱
処理して拡散したものである。

（５）第４図（ｅ）において、まずゲート酸化膜２３を
１５０〜４００人形成した後、基板全面にボロンのイオ
ン打込みを３０〜４０ｋｅｙ、１×１０−１〜２×１０
１２国−２の条件で行い、０ＭＯ８としてのしきい値電
圧ｖＴＨの調整を行う。その後、バイポーラトランジス
タ部のベース形成領域のみを開孔とするレジスト膜１３
を形成して、ベース領域４を形成するためのボロンのイ
オン打込みを行う、条件はｌＯ〜２５ｋｅＶでＩ　Ｘ　
１０　〜Ｉ　Ｘ　ｌＯ’ｃｍ−”である。

（６）ついで、第４図（ｆ）においてフォトエツチング
によりエミツタ形成領域６ａ部及びコレクタ電極形成領
域７ａ部のゲート酸化膜２３の開孔を行ったのち、多結
晶Ｓｉ層５を０．２〜０．４　ｐ　ｍ　ＣＶ　Ｄにて堆
積する。その後、全面に、５０〜８０ｋｅＶ’。

５　Ｘ　１０　〜Ｉ　Ｘ　１０１Ｂｃ＋ｎ−２の条件で
′ひ素（Ａｓ）のイオン打込みを行う。

（７）第４図（ｇ）は、（ｆ）に示したひ素Ａｓをイオ
ン打込みした多結晶Ｓｉ層５をフォトレジストを用いて
選択的に除去し、多結晶Ｓ１のゲート電極２２及び２２
ａ、エミッタ電極５及びコレクタ電極１２が形成された
状態を示す。

（８）第４図（ｈ）は、（ｇ）の状態の全面にライト酸
化を行ったのち、ＮＭＯ３領域を除いてフォトレジスト
膜１３を形成し、りん（Ｐ）の４０〜１００ｋｅＶ、１
〜５　Ｘ　１Ｇ’ｃｍ−３のイオン打込みをしてざ型拡
散層３２を形成した状態である。

（９）第４図（１）は、（ｈ）のレジスト膜１３を除去
したのち、ＣＶＤでＰＳＧ　（りんガラス）膜を厚さ０
．４〜０．８μｍ堆積してからＲＩＥによるエッチバッ
クを行い、各多結晶Ｓ１電極２２．２２ａ、５．１２の
側壁にサイドウオールスペーサｌＯを形成したのち、全
面をライト酸化した状態を示す。

（１０）ついで、第４図（ｊ）に示すように、ＮＭＯ８
領域を除いてフォトレジスト膜１３を形成し、サイドウ
オールスペーサ１０をマスクとして、ひ素（Ａｓ）の８
０〜１００ｋｅＶ、５Ｘ１０〜１×１０１６ＣＩＩ＋−
２のイオン打込みを行いに型拡散層３３を形成する。

（１１）さらに、第４図（ｋ）に示すように、ＰＭＯ８
領域を除いてフォトレジスト膜１３を形成し、サイドウ
オールスペーサｌＯをマスクとして、ボロン（Ｂ）８０
〜１００ｋｅＶ、１〜５×１０１５ＣＩ１１−２のイオ
ン打込みを行ないｐ十型拡散層３４を形成する。

（１２）　　（１１）のプロセス後、第４図Ｃｌｌ’）
に示すように、バイポーラトランジスタのエミッタ及び
ベース部のみ開孔したフォトレジスト膜１３を形成し、
ボロンを２５〜８０ｋｅＶ、Ｉ　Ｘ　１０　〜５　Ｘ　
１０１５ＣＩ＋−２でイオン打込みを行い、第２ベース
領域４ｂのｔ拡散層を形成する。この状態でフォトレジ
スト膜１３を除去してから、全面を１０００〜１０５０
℃、１０〜３０秒のランプ・アニールで高速熱処理を行
う。

（１３）ついで、第２図の（ｆ）で説明したと同様の方
法でチタンのシリサイド層を形成するプロセスを実施す
ることにより、第３図に示したＢ　１−０ＭＯ３ＩＣ素
子が得られる。

以上、第３図及び第４図で説明したように、この発明は
Ｂｉ−０ＭＯ８構造のＩＣに適用して、０ＭＯ８と同一
基板上にかつ同一プロセスをもって簡単に構成すること
ができる。その結果、上記のように多結晶Ｓｉ層からな
る電極の側壁にサイドウオールスペーサを備え、かつこ
の電極の表面及び拡散層上を金属シリサイドとすること
により、前述のようなバイポーラ素子の高速化とともに
、０ＭＯ８のソース／ドレイン領域が低抵抗化されるた
めに、０ＭＯ８の動作速度も向上し、全体的な高速度が
企れる特徴がある。

なお、上記の実施例においては、サイドウオールスペー
サとしてＰＳＧ膜を用いたが、この外に５ＩＯ２膜、ボ
ロンリンガラス（ＢＰＳＧ）膜、もしくはＳｉＯ□膜と
窒化（ＳＩＮ）膜等の複合膜を用いてもよい。さらに、
エッチバック法に変えて熱酸化等によりサイドウオール
スペーサを形成してもよい。

このほか、シリサイド用の金属としてはチタンの代りに
、モリブデン、タングステン、白金やコバルトなどを用
いても差支えない。そしてシリサイド化の熱処理には、
上記ランプアニールの他に６００〜ｔｏｏｏ℃で２０〜
３０分間の熱処理法で行うこともできる。

また、本発明は上述の実施例に限定されず、その要旨を
逸しない範囲で種々変更が可能であることは言うまでも
ない。

［発明の効果］ この発明は以上説明したとおり、バイポーラトランジス
タの第１ベース領域と第２ベース領域とは別個に形成さ
れ、第２ベース領域の不純物濃度が第１ベース領域の不
純物濃度に比べ高くすることができるため、ｈＦＥの低
下をまねくことなくベース抵抗ｒ　７を低下させるとと
もに、第２べ一ｂ ス領域表面に金属シリサイド層を形成することによりさ
らにベース抵抗を低下させ、高周波特性の優れた高速動
作素子が実現できる。

さらに、第２ベース領域がサイドウオールスペーサをマ
スクとして自己整合的に形成できるために、マスクの重
ね合わせ精度等を考慮する必要なく、トランジスタの素
子面積を大幅に縮小することができ、寄生容量を減少せ
しめることが可能となる。その結果、トランジスタの高
速化と高密度化を同時に達成することができる。

また、製造工程が簡易であるため、０ＭＯ８との複合素
子であるＢ１−０ＭＯ８素子等への応用が可能となる効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す半導体装置の断面説
明図、第２図（ａ）〜（ｆ）は第１図の半導体装置の製
造方法を示す断面説明図、第３図はこの発明の他の実施
例を示すＢｉ−０ＭＯ３Ｉ　Ｃ半導体装置の断面説明図
、第４図（ａ）〜（ｆＩ）は第３図の半導体装置の製造
方法を示す断面説明図、第５図ハ従来のバイポーラトラ
ンジスタの構造を示す断面説明図である。 図において、１はｐ型半導体基板、２はｎ型エピタキシ
ャル層、３はｎ中型埋込み層、４はｐ型ベース領域、４
ａは第１ベース領域、４ｂは第２ベース領域、４ｃはｐ
十型拡散層、５はに型多結晶Ｓ１層、６はに型エミッタ
領域、７はに型コレクタ拡散層、８はｐ十型チャネルス
トッパ領域、９は素子絶縁分離膜、１０はサイドウオー
ルスペーサ、１１は金属シリサイド層、１２はｆ型多結
晶Ｓ１層、１３はフォトレジスト、１５はフィールド酸
化膜、２１はｐ型つェルｓ　２２．２２ａはゲート電極
、２３はゲート酸化膜、２４．２５はソース／ドレイン
領域、２４ａ　、　２５ａは（ｎ−型）オフセット領域
、２６．２７はソース／ドレイン領域、２８は窒化（Ｓ
１３Ｎ４）膜、３１はｐ十型埋込み層、３２はｎ−型拡
散層、３３はヤ型拡散層、３４はｐ生型拡散層である。 なお、図中同一符号は１同−又は相当部分を示す。 出願人　セイコーエプソン株式会社 代理人　弁理士　　佐々　木宗治 第 １３：フ才 ２図　　、。 會　ｔ　番　番　条　舎　す　シ　を トしツ゛スト

Claims (2)

【特許請求の範囲】
1. （１）エミッタ電極が多結晶シリコンからなり、該エミ
   ッタ電極が接続されたエミッタ領域を囲むように半導体
   基板中に形成された第１ベース領域を有する半導体装置
   において、 前記エミッタ電極の側壁に形成されたサイドウォールス
   ペーサと、 前記第１ベース領域より不純物濃度が高く、かつ該サイ
   ドウォールスペーサをマスクとして前記第１ベース領域
   に隣接するように前記半導体基板中に形成された第２ベ
   ース領域とを具備することを特徴とする半導体装置。
2. （２）半導体基板中に第１ベース領域、エミッタ領域及
   び半導体基板上に該エミッタ領域と接するように多結晶
   シリコンからなるエミッタ電極を形成する工程を有する
   半導体装置の製造方法において、 前記エミッタ電極の側壁にサイドウォールスペーサを形
   成する工程、 前記エミッタ電極及び該サイドウォールスペーサをマス
   クとして不純物を導入し、前記第１ベース領域に隣接し
   て前記第１ベース領域より不純物濃度の高い第２ベース
   領域を自己整合的に形成する工程を具備することを特徴
   とする半導体装置の製造方法。