JPH09306924A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH09306924A
JPH09306924A JP9023675A JP2367597A JPH09306924A JP H09306924 A JPH09306924 A JP H09306924A JP 9023675 A JP9023675 A JP 9023675A JP 2367597 A JP2367597 A JP 2367597A JP H09306924 A JPH09306924 A JP H09306924A
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JP
Japan
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region
conductivity type
semiconductor
impurity
opening
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JP9023675A
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Kazumi Inou
納 和 美 井
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract

(57)【要約】 【課題】 高速動作が可能で電流利得を可及的に高くす
ることができる。 【解決手段】 第１導電型の半導体層２が形成された半
導体基板１上に第１導電型とは異なる第２導電型の半導
体層３を形成する工程と、第２導電型の半導体層を絶縁
膜によって第１の半導体領域３と第２の半導体領域３ａ
とに絶縁分離する工程と、第２の半導体領域を第１導電
型にする工程と、半導体基板の第１の半導体領域の部分
領域上に開口部を有する絶縁膜あるいはフォトレジスト
膜のパターン５を形成する工程と、パターンをマスクと
して第１の半導体領域に第１導電型の前記半導体層と接
する第１導電型の不純物領域１１、及び第２導電型の不
純物領域７を形成するために第１導電型及び第２導電型
の不純物を添加する工程と、を備えていることを特徴と
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は横型バイポーラトラ
ンジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】一般
にＩＩＬ（Integrated Injection Logic）などの複合デ
バイスを形成する際、たとえば縦型のｎｐｎトランジス
タと横型のｐｎｐトランジスタを共存させて製作する。
この場合の横型のｐｎｐトランジスタは縦型のｎｐｎト
ランジスタのプロセスを転用したもので、その構成を図
４に示す。
【０００３】この横型のｐｎｐトランジスタはまず高濃
度（例えば１×１０19ｃｍ-3以上）のｎ型埋め込み層２
０となるｎ型不純物領域が形成されたシリコン基板１９
上にコレクタエピタキシャル層２１を成長させ、このエ
ピタキシャル層２１を酸化膜絶縁分離層２２で絶縁分離
する。次いで酸化膜２３と窒化膜２４を順次全面に堆積
し、窒化膜２４を所定の形状にパターニングする。その
後エミッタ領域２５を形成するために、ＢまたはＢＦ２
をドーズ量１×１０16ｃｍ-2程度でイオン注入を行い、
次いでコレクタ領域２６を形成するために、ＢまたはＢ
Ｆ２をドーズ量１×１０13ｃｍ-2程度でイオン注入を行
う。このようにして、エピタキシャル層２１の一部がベ
ース領域２７となる。その後は周知の技術を用いて層間
絶縁膜２９を形成した後に接続孔を開孔し、続いて上記
接続孔を金属膜で埋め込み、パターニングすることによ
り金属電極の形成を行って、エミッタ電極３０、ベース
電極３１及びコレクタ電極３２を形成してトランジスタ
を完成させる。
【０００４】上述の製法で製造されたトランジスタにお
いては、ベース幅がリソグラフィー技術により決定され
るので高速回路への用途が制限される。更に、エミッタ
領域２５の下面から注入された小数キャリアがコレクタ
領域２６に達しないので、電流利得が下がるという問題
が生じる。
【０００５】ベース幅はリソグラフィー技術の限界によ
り決定される幅となるから、現在の加工技術では０．１
μｍ以下にすることが困難であり、高速動作させること
はできない。また、エミッタ領域２５及びコレクタ領域
２６を各々形成するためのリソグラフィー工程が必要で
あり、製造コストが大きいという問題がある。
【０００６】また従来のＢｉＣＭＯＳトランジスタの構
成を図５を参照して説明する。ＢｉＣＭＯＳトランジス
タは、高集積化が容易なＣＭＯＳトランジスタと、高速
動作するバイポーラトランジスタとを組合せたものであ
って、一般にプロセスが複雑であるため、製造コストが
高くなるという大きな欠点を有している。そこで低コス
トのＢｉＣＭＯＳトランジスタとしては図５に示すよう
にバイポーラ部をＭＯＳトランジスタで代用するものが
考え出されている。これは、例えばｐｎｐ型のバイポー
ラ部のベース領域５３をｐＭＯＳトランジスタのＮウェ
ル５６と同じようにして形成し、エミッタ領域７３ａお
よびコレクタ領域７３ｂをｐＭＯＳトランジスタのソー
ス領域６８ａおよびドレイン領域６８ｂと同じ様に形成
したものである。
【０００７】このように構成されたＢｉＣＭＯＳトラン
ジスタはプロセスが簡単になりコストの上昇を抑えるこ
とができる。しかしバイポーラトランジスタのベース層
を薄く形成することができず、高速動作することができ
ないという問題がある。また、バイポーラ部の耐圧が低
いため、素子の信頼性が低下するという問題がある。更
に図４に示す従来の横型のバイポーラトランジスタと同
様に電流利得が下がるという問題がある。
【０００８】本発明は上記事情を考慮してなされたもの
であって、高速動作が可能でかつ電流利得が可及的に高
い横型バイポーラトランジスタを備えた半導体装置の製
造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、第１導電型の半導体層が形成された半導
体基板上に前記第１導電型とは異なる第２導電型の半導
体層を形成する工程と、前記第２導電型の半導体層を絶
縁膜によって第１の半導体領域と第２の半導体領域とに
絶縁分離する工程と、前記第２の半導体領域を第１導電
型にする工程と、前記半導体基板の前記第１の半導体領
域の部分領域上に開口部を有する絶縁膜あるいはフォト
レジスト膜のパターンを形成する工程と、前記パターン
をマスクとして前記第１の半導体領域に第１導電型の半
導体層と接する第１導電型の不純物領域、及び第２導電
型の不純物領域を形成するために第１導電型及び第２導
電型の不純物を添加する工程と、を備えていることを特
徴とする。
【００１０】上述のように構成された本発明の半導体装
置の製造方法によれば、第１の半導体領域（コレクタ領
域）の部分領域上に開口部を有するパターンをマスクと
して第１導電型、第２導電型の不純物を添加することに
より、第１導電型の不純物領域（ベース領域）が第１導
電型の半導体層と接するように第１の半導体領域に形成
されるとともに第２導電型の不純物領域（エミッタ領
域）が第１の半導体領域に形成される。
【００１１】なお、これらの不純物の添加は、一方の導
電型の不純物を添加した後、上記パターンの開口幅を制
御し、続いてこの開口部を制御したパターンをマスクと
して他方の不純物を添加することによって行うことが好
ましい。
【００１２】また第１導電型の不純物を添加して第１導
電型の不純物領域（ベース領域）を形成した後、開口部
の側壁部に側壁膜を形成し、上記パターンおよび側壁膜
をマスクとして第２導電型の不純物を添加することによ
り不純物領域（エミッタ領域）を形成しても良い。
【００１３】また、第２導電型の不純物を添加して第２
導電型の不純物（エミッタ領域）を形成した後、上記パ
ターンの開口幅をエッチングにより広くし、この開口幅
を広くしたパターンをマスクとして第１導電型の不純物
を添加して第１導電型の不純物領域（ベース領域）を形
成しても良い。
【００１４】このような製造方法によれば、エミッタ領
域がコレクタ領域内に形成され、このエミッタ領域を覆
うようにベース領域がコレクタ領域内に形成されるた
め、エミッタ領域とコレクタ領域の間のベース幅を薄く
することが可能となり、高速動作を行わせることができ
る。更にエミッタ領域から注入された小数キャリアはほ
とんどコレクタ領域に到達することが可能となり、電流
利得を向上することができる。
【００１５】
【発明の実施の形態】本発明による半導体装置の第１の
実施の形態の構成を図１に示す。この実施の形態の半導
体装置は、主な電流が横方向に流れる横型のｐｎｐ型バ
イポーラトランジスタであって、不純物濃度が１×１０
19ｃｍ-3以上のｎ型埋め込み層２が形成された半導体基
板１上に分離絶縁層４によって分離されたｐ型のエピタ
キシャル層３及びｎ型エピタキシャル層３ａが形成され
ている。そしてｐ型のエピタキシャル層３の表面近傍領
域にｐ型のエミッタ領域７が形成され、このエミッタ領
域７を覆いかつｎ型埋め込み層２に達するｎ型のベース
領域１１がｐ型のエピタキシャル層３に形成されてい
る。なお、ｐ型のエピタキシャル層３はコレクタ領域と
なり、ｎ型のエピタキシャル層３ａはベース引き出し領
域となる。
【００１６】そしてこれらのコレクタ領域３、エミッタ
領域７、ベース領域１１が形成された半導体基板１には
層間絶縁膜１３が形成されている。この層間絶縁膜１３
にはコレクタ領域３、ベース引き出し領域３ａ、及びエ
ミッタ領域７との接続を取るための接続孔が設けられ、
これらの接続孔には金属膜が埋め込まれてパターニング
されたコレクタ電極４１、ベース電極４２、及びエミッ
タ電極４３が形成される。
【００１７】次に上記半導体装置の製造方法を本発明の
第２の実施の形態として図２及び図３を参照して説明す
る。
【００１８】まず、シリコン基板１上に高濃度（例えば
１×１０19ｃｍ-3以上）のｎ型埋め込み層２を形成した
後、このｎ型埋め込み層２上に濃度が１×１０15〜１０
17ｃｍ-3のｐ型のエピタキシャル層３を形成する（図２
（ａ）参照）。
【００１９】次に図２（ｂ）に示すようにｐ型のエピタ
キシャル層３をパターニングして素子分離領域の形成予
定領域上のエピタキシャル層３を除去した後、この除去
した領域に例えばＳｉＯ２からなる絶縁膜４を埋め込
む。続いてベース引き出し層となる領域以外の領域をマ
スク（図示せず）覆ってｎ型不純物例えばＡｓ等をイオ
ン注入してｎ型のベース引き出し領域３ａを形成する
（図２（ｂ）参照）。
【００２０】次にフォトレジストを基板１の全面に塗布
した後、露光・現像することにより、コレクタ領域とな
るｐ型のエピタキシャル層３内に開口部６を有するレジ
ストパターン５を形成する（図２（ｃ）参照）。そして
このレジストパターン５をマスクにしてｐ型の不純物Ｂ
又はＢＦ２を浅くイオン注入することによりエミッタ領
域７を形成する（図２（ｃ）参照）。エピタキシャル層
３に添加する不純物量と、エミッタ領域７に注入する不
純物量を制御することによりエミッタ領域７の濃度はコ
レクタ領域３のそれより濃いものとできる。
【００２１】次に図３（ａ）に示すようにレジストパタ
ーン５の開口部６近傍を酸素プラズマ等でエッチングす
ることにより開口幅を０．０５〜０．１５μｍ程度広く
した開口部１０を形成する。続いて上記レジストパター
ン５をマスクにしてｎ型の不純物、例えばＰをイオン注
入することにより、所定の濃度でかつｎ型埋め込み層２
に達するベース領域１１を形成する（図３（ａ）参
照）。
【００２２】次に上記レジストパターン５を除去した
後、例えばＣＶＤ（Chemical Vapor Deposition ）法を
用いてＳｉＯ２からなる層間絶縁膜１３を基板１の全面
に堆積する。そしてリソグラフィー技術及び異方性エッ
チングを用いて層間絶縁膜１３中にコレクタ領域３、ベ
ース引き出し領域３ａ、及びエミッタ領域７との接続孔
を形成し、この接続孔を金属膜で埋め込み、パターニン
グすることによりコレクタ電極４１、ベース電極４２、
及びエミッタ電極４３を形成する（図３（ｂ）参照）。
【００２３】以上説明したように本実施の形態の半導体
装置によれば、開口部６の開口幅を制御することにより
ベース幅を大幅に抑えることが可能となり、高速動作を
行なわせることができる。また、コレクタ領域３内にベ
ース領域１１が形成され、このベース領域１１内にエミ
ッタ領域７が形成されているため、エミッタ領域７の下
面より注入された小数キャリアの、コレクタ領域３に達
する割合が増え、電流利得を向上させることができる。
【００２４】更にエミッタ領域７の不純物濃度とコレク
タ領域３の不純物濃度とを変えることが可能となり、エ
ミッタ・コレクタ間の耐圧を増大させることができ、素
子の信頼性を上げることができる。またベース領域１１
はイオン注入によって形成されるためエミッタからコレ
クタに向かう方向のベース濃度はほぼ均一となる。
【００２５】更に従来の場合に比べてリソグラフィー工
程を減らすことができ、製造コストも低くすることがで
きる。
【００２６】なお、上記実施の形態においては、横型の
ｐｎｐ型のバイポーラトランジスタを有する半導体装置
について説明したが、横型のｎｐｎ型のバイポーラトラ
ンジスタを有する半導体装置についても同様の効果を奏
することができることは云うまでもない。
【００２７】次に本発明による半導体装置の第３の実施
の形態の構成を図６に示す。この実施の形態の半導体装
置はＢｉＣＭＯＳトランジスタであって、同一の半導体
基板５１上に横型のバイポーラトランジスタと、ＣＭＯ
Ｓトランジスタが形成されている。
【００２８】シリコン基板５１の表面領域にはｎ型の埋
め込み層５２が形成されており、この埋め込み層５２の
所定領域上にはｐ型のコレクタ領域５３ａが形成されて
いる。また埋め込み層５２の別の領域上にはｎ型のベー
ス引き出し領域５３が形成されており、このベース引き
出し領域５３はコレクタ領域５３ａとは素子分離絶縁膜
５４によって電気的に絶縁されている。またコレクタ領
域５３ａに隣接するとともに埋め込み層５２に接するよ
うにｎ型のベース領域６４が形成されている。そしてこ
のベース領域６４の表面領域にはｐ型のエミッタ領域６
７が形成されている。
【００２９】一方、埋め込み層５２のＣＭＯＳトランジ
スタ形成予定領域上にはｐウェル５５とｎウェル５６が
形成されている。なおｐウェル５５と、ｎウェル５６と
は素子分離絶縁膜５４によって電気的に絶縁され、ｎウ
ェル５６とコレクタ領域５３ａとは同様に素子分離絶縁
膜５４ｂによって電気的に絶縁されている。ｐウェル５
５上にはゲート電極が形成され、このゲート電極を挟む
ようにｐウェル５５の表面領域にはｎ型のソース領域６
１ａおよびドレイン領域６１ｂが形成されている。また
ｎウェル５６上には同様にゲート電極が形成され、この
ゲート電極を挟むようにｎウェル５６の表面領域にはｐ
型のソース領域６８ａおよびドレイン領域６８ｂが形成
されている。
【００３０】そしてこれらの半導体領域が形成された半
導体基板５１上には層間絶縁膜７０が形成されている。
この層間絶縁膜７０にはコレクタ領域５３ａ、ベース引
き出し領域５３、エミッタ領域６７、ソース領域６１
ａ，６８ａ、およびドレイン領域６１ｂ，６８ｂとの接
続を取るための接続孔が設けられ、これらの接続孔には
金属膜が埋め込まれてパターニングされた電極７２が形
成されている。
【００３１】このように構成された本実施の形態の半導
体装置においては、バイポーラ部のベース幅を薄くする
ことが可能となり、高速動作することができる。また、
エミッタ領域６７から放出される小数キャリアはほとん
どがコレクタ領域５３ａに達するので電流利得を上昇さ
せることができる。更にエミッタ領域６７とコレクタ領
域５３ａの不純物濃度を変えることが可能となるので、
エミッタ・コレクタ間の耐圧を向上させることができ
る。
【００３２】次に上記半導体装置の製造方法を第４の実
施の形態として図７乃至図８を参照して説明する。
【００３３】まず図７（ａ）に示すように表面領域に高
濃度のｎ型の埋め込み層５２が形成されたシリコン基板
５１上にｎ型のエピタキシャル層５３を成長させる。
【００３４】次に図７（ｂ）に示すようにｎ型のエピタ
キシャル層５３をパターニングして素子分離領域の形成
予定領域上のエピタキシャル層５３を除去した後、この
除去した領域に例えばＳｉＯ２からなる絶縁膜５４，５
４ｂを埋め込む。続いてバイポーラ部のコレクタ形成予
定領域およびｎＭＯＳトランジスタのウェル形成予定領
域に、ｐ型の不純物、例えばＢまたはＢＦ2 イオンをイ
オン注入することによりコレクタ領域５３ａおよびｎＭ
ＯＳトランジスタのｐウェル５５を形成する。（図７
（ｂ）参照）。
【００３５】上記マスクを除去した後、ｐウェル５５お
よびｎウェル５６に各々不純物をイオン注入することに
よりチャネル領域を形成する。続いてＣＭＯＳ形成予定
領域の全面にゲート酸化膜５７、多結晶シリコン膜５
８、および金属珪化物の膜５９を順次形成し、パターニ
ングすることによりゲート電極を形成する（図７（ｂ）
参照）。そしてｎＭＯＳトランジスタのゲート電極の側
部に例えばＳｉＯ２からなる側壁６０を形成した後、イ
オン注入することによりｎＭＯＳトランジスタソース領
域６１ａおよびドレイン領域６１ｂを形成する（図７
（ｂ）参照）。
【００３６】次に図７（ｃ）に示すように基板全面に例
えばＳｉＯ２からなる絶縁膜６２を堆積した後、パター
ニングすることによりバイポーラ部のコレクタ領域５３
ａ上に開口６３を形成する。続いてｎ型の不純物、例え
ばＡｓをイオン注入することによりベース領域６４を形
成する（図７（ｃ）参照）。
【００３７】次に図８（ａ）に示すように上記絶縁膜６
２を更にパターニングすることにより、ｐＭＯＳトラン
ジスタ形成予定領域が露出する開口６５を形成した後、
基板全面に例えば窒化シリコンからなる絶縁膜を形成す
る。続いてこの窒化シリコン膜を異方性エッチングする
ことにより開口６３，６５の側面に窒化シリコンからな
る側壁６６を形成するとともに、ｐＭＯＳトランジスタ
のゲート電極の側部に窒化シリコンからなる側壁６６ａ
を形成する（図８（ａ）参照）。そしてこれらの側壁６
６，６６ａをマスクにしてｐ型の不純物をイオン注入す
ることにより、エミッタ領域６７およびｐＭＯＳトラン
ジスタのソース領域６８ａ、ドレイン領域６８ｂを形成
する（図８（ａ）参照）。
【００３８】次に図８（ｂ）に示すように基板全面に例
えばＳｉＯ２からなる絶縁膜を堆積し、層間絶縁膜７０
を堆積する。そしてリソグラフィ技術および異方性エッ
チングを用いて層間絶縁膜７０中に接続孔を形成し、こ
の接続孔を金属膜で埋め込みパターニングすることによ
り配線７２を形成する（図８（ｂ）参照）。
【００３９】この実施の形態の製造方法によれば、開口
６３の幅の制御は、側壁６６を形成することによって行
っているので、ベース幅を大幅に抑えることが可能とな
り、高速動作が可能となる。また、コレクタ領域５３ａ
内にベース領域６４が形成され、このベース領域６４内
にエミッタ領域６７が形成されているため、エミッタ領
域６７の下面より注入された小数キャリアの、コレクタ
領域５３ａに達する割合が増え、電流利得を向上させる
ことができる。更にエミッタ領域６７の不純物濃度と、
コレクタ領域５３ａの不純物濃度とを変えることが可能
となり、エミッタ・コレクタ間の耐圧を増大させること
ができ、素子の信頼性を上げることができる。なお、ベ
ース領域６４はイオン注入によって形成されるため、エ
ミッタからコレクタに向かう方向のベースの不純物濃度
は均一となる。
【００４０】なお、上記実施の形態においては、横型の
ｐｎｐ型のバイポーラトランジスタを有する半導体装置
の製造方法について説明したが、横型のｎｐｎ型のバイ
ポーラトランジスタを有する半導体装置も同様にして製
造することができる。
【００４１】また、上記実施の形態においては、ｎ型の
埋め込み層５２上にｎ型のエピタキシャル層５３を成長
させたが、代わりに第２の実施の形態の場合と同様にｐ
型のエピタキシャル層を成長させても横型のバイポーラ
トランジスタを有する半導体装置を製造することができ
ることは云うまでもない。
【００４２】次に本発明の第５の実施の形態を図９乃至
図１３を参照して説明する。この実施の形態は縦型と横
型のバイポーラトランジスタを同一基板上に形成する半
導体装置の製造方法であり、その製造工程断面図を図９
乃至図１３に示す。
【００４３】まず図９（ａ）に示すように、高濃度のｎ
型埋め込み層８２が形成されたシリコン基板８１上にｎ
型のエピタキシャル層８３を成長させる。
【００４４】次に図９（ｂ）に示すようにｎ型のエピタ
キシャル層８３をパターニングして素子分離領域の形成
予定領域上のエピタキシャル層８３を除去した後、この
除去した領域に例えばＳｉＯ２からなる絶縁膜を埋め込
み素子分離領域８４ａ、８４ｂを形成する。この素子分
離絶縁膜８４ａ，８４ｂによってエピタキシャル層８３
は半導体層８３ａ，８３ｂ，８３ｃ，８３ｄに分離され
る。なお素子分離絶縁膜８４ｂによって縦型バイポーラ
トランジスタと横型バイポーラトランジスタは電気的に
分離される。
【００４５】次に基板全面にフォトレジストを塗布し、
パターニングすることにより横型バイポーラ部のコレク
タ形成予定領域８３ｂが露出するレジストパターン８５
を形成する（図９（ｃ）参照）。このレジストパターン
８５をマスクにしてｐ型の不純物をイオン注入すること
により横型バイポーラ部のコレクタ形成予定領域８３ｂ
をｐ型の半導体層（コレクタ領域）８６に変える（図９
（ｃ）参照）。
【００４６】次に上記レジストパターン８５を除去した
後、基板全面に多結晶シリコン膜を堆積し、パターニン
グすることにより、半導体層８３ａ上にのみ多結晶シリ
コン膜８８を残置する（図９（ｄ）参照）。
【００４７】次に図１０（ａ）に示すように基板全面に
例えばＳｉＯ２からなる絶縁膜を堆積し、パターニング
することにより、縦型バイポーラトランジスタのコレク
タ引き出し部となる半導体層８３ｃ、横型バイポーラト
ランジスタのベース引き出し部となる半導体層８３ｄを
露出させるとともに、横型バイポーラトランジスタのベ
ース領域を形成するための開口９０を形成する。その
後、ｎ型の不純物をイオン注入することにより高濃度の
コレクタ引き出し部９１および高濃度のベース引き出し
部９２を形成するとともに、横型バイポーラトランジス
タのベース領域９３を形成する（図１０（ａ）参照）。
【００４８】次に図１０（ｂ）に示すように基板全面
に、例えば窒化シリコンからなる絶縁膜９５を堆積す
る。続いて基板全面にフォトレジストを塗布した後、パ
ターニングすることにより縦型バイポーラ部のコレクタ
引き出し部９１および横型バイポーラ部のベース引き出
し部９２上を覆うレジストパターン９７を形成する（図
１０（ｃ）参照）。
【００４９】次にレジストパターン９７をマスクにして
窒化シリコン膜９５を異方性エッチングすることにより
図１１（ａ）に示すように、開口９０の底にベース領域
９３が露出するように開口９０の側面に窒化シリコン膜
９５ａを残置するとともに、多結晶シリコン膜８８の表
面を露出させる。
【００５０】続いてレジストパターン９７を除去した
後、図１１（ｂ）に示すようにｐ型の不純物をイオン注
入することにより、横型バイポーラトランジスタのエミ
ッタ領域９８を形成するとともに多結晶シリコン膜８８
をｐ型のベース引き出し電極８８ａに変える。
【００５１】次に図１１（ｃ）に示すように基板全面に
例えばＳｉＯ２からなる絶縁膜１００を形成する。続い
て図１２（ａ）に示すように絶縁膜１００およびベース
引き出し電極８８ａをパターニングして、縦型バイポー
ラトランジスタのエミッタおよびベースを形成するため
の開口１０１を形成する。
【００５２】次に図１２（ｂ）に示すように基板全面に
例えば窒化シリコンからなる絶縁膜を堆積し、異方性エ
ッチングを用いてこの絶縁膜をパターニングすることに
より、開口１０１の側部に上記絶縁膜からなる側壁１０
２を形成する。その後、熱工程を加えることによりベー
ス引き出し電極８８ａからエピタキシャル層８３ａにｐ
型の不純物を拡散させ外部ベース領域１０３を形成する
（図１２（ｂ）参照）。続いてｐ型の不純物をイオン注
入することにより、縦型バイポーラトランジスタの内部
ベース領域１０４を形成する（図１２（ｂ）参照）。
【００５３】次に上記開口１０１を埋め込むように基板
全面に多結晶シリコン膜を堆積し、この多結晶シリコン
膜にｎ型の不純物をイオン注入する（図１２（ｃ）参
照）。そして上記多結晶シリコン膜をパターニングする
ことにより、エミッタ引き出し電極１０６を形成する
（図１２（ｃ）参照）。そして熱工程を加えることによ
りエミッタ引き出し電極１０６から内部ベース領域１０
４にｎ型の不純物を拡散させ、エミッタ領域１０７を形
成する。
【００５４】次に図１３（ａ）に示すように基板全面に
例えばＳｉＯ２からなる絶縁膜１０９を堆積する。
【００５５】続いて図１３（ｂ）に示すように接続孔を
開口し、これらの接続孔を金属膜で埋め込み、この金属
膜をパターニングすることにより横型バイポーラトラン
ジスタのベース電極１１０ａ、コレクタ電極１１０ｂ、
エミッタ電極１１０ｃを形成されるとともに縦型バイポ
ーラトランジスタのベース電極１１１ａ、コレクタ電極
１１１ｂ、エミッタ電極１１１ｃを形成する。
【００５６】この実施の形態の製造方法は、第４の実施
の形態と同様に高速動作が可能であるとともに電流利得
を可及的に高くすることができる。またエミッタ領域９
８とコレクタ領域８６の不純物濃度を異なるようにする
ことが可能となるのでエミッタ・コレクタ間の耐圧を向
上させることができる。
【００５７】また、第４および第５の実施の形態の製造
方法は従来の場合に比べてリソグラフィ工程を減らすこ
とが可能となり、製造コストを低くすることができる。
【００５８】なお第４および第５の実施の形態の製造方
法においては、開口部等の側面に側壁を形成する場合の
絶縁膜の堆積にはＬＰＣＶＤ(Low Pressure Chemical V
apour Deposition) 法を用いた方が良い。これは、ＬＰ
ＣＶＤ法は常圧ＣＶＤ法に比べて側壁の膜厚の制御性が
良く、高アスペクト比の開口であっても良好な膜厚の側
壁を得ることができるからである。
【００５９】なお第５の実施の形態において、多結晶シ
リコン膜８８の形成の際には（図９（ａ）参照）ｐ型の
不純物を含んでいる多結晶シリコン膜を堆積してパター
ニングしても良い。この場合、図１０（ｃ）に示す工程
においては、レジストパターン９７は多結晶シリコン膜
８８を覆うように形成しても良い。
【００６０】
【発明の効果】本発明の半導体装置の製造方法によれば
高速動作が可能でかつ電流利得を可及的に高くすること
ができるとともに製造コスト低くすることができる。
【００６１】またエミッタ・コレクタ間の耐圧を増大さ
せることができ、素子の信頼性を上げることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施の形態の
構成を示す断面図。
【図２】本発明による半導体装置の製造方法の第２の実
施の形態の製造工程断面図。
【図３】本発明による半導体装置の製造方法の第２の実
施の形態の製造工程断面図。
【図４】従来の半導体装置の構成を示す断面図及び平面
図。
【図５】従来のＢｉＣＭＯＳトランジスタの構成を示す
断面図。
【図６】本発明による半導体装置の第３の実施の形態の
構成を示す断面図。
【図７】本発明の第４の実施の形態の製造工程断面図。
【図８】本発明の第４の実施の形態の製造工程断面図。
【図９】本発明の第５の実施の形態の製造工程断面図。
【図１０】本発明の第５の実施の形態の製造工程断面
図。
【図１１】本発明の第５の実施の形態の製造工程断面
図。
【図１２】本発明の第５の実施の形態の製造工程断面
図。
【図１３】本発明の第５の実施の形態の製造工程断面
図。
【符号の説明】
１ シリコン基板 ２ ｎ型埋め込み層 ３ ｐ型エピタキシャル層（コレクタ領域） ３ａ ｎ型エピタキシャル層（ベース引き出し領域） ４ 分離絶縁膜 ５ レジストパターン ６ 開口部 ７ エミッタ領域 １０ 開口部 １１ ベース領域 １３ 層間絶縁膜 １９ 半導体基板 ２０ ｎ型埋め込み層 ２１ ｎ型エピタキシャル層 ２２ 絶縁分離層 ２３ 酸化膜 ２４ 窒化膜 ２５ エミッタ領域 ２６ コレクタ領域 ２７ ベース領域 ２９ 層間絶縁膜 ３０ エミッタ電極 ３１ ベース電極 ３２ コレクタ電極 ４１ コレクタ電極 ４２ ベース電極 ４３ エミッタ電極 ５１ シリコン基板 ５２ ｎ型埋め込み層 ５３ ｎ型エピタキシャル層 ５３ａ コレクタ領域 ５４ 素子分離絶縁膜 ５５ ｐウェル ５６ ｎウェル ５７ ゲート酸化膜 ５８ 多結晶シリコン膜 ５９ 金属珪化物の膜 ６０ 側壁 ６１ａ ソース領域 ６１ｂ ドレイン領域 ６２ 絶縁膜 ６３ 開口 ６４ ベース領域 ６５ 開口 ６６ 側壁 ６６ａ 側壁 ６７ エミッタ領域 ６８ａ ソース領域 ６８ｂ ドレイン領域 ７０ 層間絶縁膜 ７２ 配線 ８１ シリコン基板 ８２ ｎ型埋め込み層 ８３ ｎ型エピタキシャル層 ８４ａ，８４ｂ 素子分離領域 ８５ レジストパターン ８６ コレクタ領域 ８８ 多結晶シリコン膜 ８９ 絶縁膜 ９０ 開口 ９１ コレクタ引き出し部 ９２ ベース引き出し部 ９３ ベース領域 ９５ 絶縁膜（窒化シリコン膜） ９５ａ 側壁 ９７ レジストパターン ９８ エミッタ領域 １００ 絶縁膜 １０１ 開口 １０２ 側壁 １０３ 外部ベース領域 １０４ 内部ベース領域 １０６ エミッタ引き出し電極 １０７ エミッタ領域 １０９ 絶縁膜 １１０ａ ベース電極 １１０ｂ コレクタ電極 １１０ｃ エミッタ電極 １１１ａ ベース電極 １１１ｂ コレクタ電極 １１１ｃ エミッタ電極

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体層が形成された半導体
    基板上に前記第１導電型とは異なる第２導電型の半導体
    層を形成する工程と、 前記第２導電型の半導体層を絶縁膜によって第１の半導
    体領域と第２の半導体領域とに絶縁分離する工程と、 前記第２の半導体領域を第１導電型にする工程と、 前記半導体基板の前記第１の半導体領域の部分領域上に
    開口部を有する絶縁膜あるいはフォトレジスト膜のパタ
    ーンを形成する工程と、 前記パターンをマスクとして前記第１の半導体領域に第
    １導電型の前記半導体層と接する第１導電型の不純物領
    域、及び第２導電型の不純物領域を形成するために第１
    導電型及び第２導電型の不純物を添加する工程と、 を備えていることを特徴とする半導体装置の製造方法。
  2. 【請求項２】前記第１導電型の不純物領域及び第２導電
    型の不純物領域を形成する工程は、いずれか一方の導電
    型の不純物を添加する工程と、前記パターンの開口部の
    開口幅を制御する工程と、この開口部を制御したパター
    ンをマスクとして、他方の不純物を添加する工程と、を
    備えることを特徴とする請求項１記載の半導体装置の製
    造方法。
  3. 【請求項３】前記いずれか一方の導電型は第１導電型で
    あり、前記パターンの開口部の開口幅を制御する工程
    は、前記開口部の側壁部に側壁膜を形成する工程であ
    り、前記他方の導電型の不純物の添加は、前記側壁膜及
    び前記パターンをマスクとして第２導電型の不純物を添
    加することにより行うことを特徴とする請求項２記載の
    半導体装置の製造方法。
  4. 【請求項４】前記いずれか一方の導電型とは第２導電型
    であり、前記パターンの開口部の開口幅を制御する工程
    は、エッチングにより前記開口幅を広くする工程であ
    り、前記他方の導電型の不純物の添加は、前記開口幅を
    広くしたパターンをマスクとして第１導電型の不純物を
    添加することにより行うことを特徴とする請求項２記載
    の半導体装置の製造方法。
  5. 【請求項５】前記第１の半導体領域はコレクタ領域であ
    り、前記第１導電型の不純物領域はベース領域であり、
    前記第２導電型の不純物領域はエミッタ領域であること
    を特徴とする請求項１乃至４のいずれかに記載の半導体
    装置の製造方法。
  6. 【請求項６】第１導電型の第１の半導体層が形成された
    半導体基板上に前記第１導電型の第２の半導体層を形成
    する工程と、 前記第２の半導体層を絶縁膜によって第１の半導体領域
    と第２の半導体領域とに絶縁分離する工程と、 前記第１の半導体領域を前記第１導電型とは異なる第２
    導電型にする工程と、 前記半導体基板の前記第１の半導体領域の部分領域上に
    開口部を有する絶縁膜あるいはフォトレジスト膜のパタ
    ーンを形成する工程と、 前記パターンをマスクとして前記第１の半導体領域に前
    記第１の半導体層と接する第１導電型の不純物領域、及
    び第２導電型の不純物領域を形成するために第１導電型
    及び第２導電型の不純物を添加する工程と、 を備えていることを特徴とする半導体装置の製造方法。
  7. 【請求項７】前記第１導電型の不純物領域及び第２導電
    型の不純物領域を形成する工程は、いずれか一方の導電
    型の不純物を添加する工程と、前記パターンの開口部の
    開口幅を制御する工程と、この開口部を制御したパター
    ンをマスクとして、他方の不純物を添加する工程と、を
    備えることを特徴とする請求項６記載の半導体装置の製
    造方法。
  8. 【請求項８】前記いずれか一方の導電型は第１導電型で
    あり、前記パターンの開口部の開口幅を制御する工程
    は、前記開口部の側壁部に側壁膜を形成する工程であ
    り、前記他方の導電型の不純物の添加は、前記側壁膜及
    び前記パターンをマスクとして第２導電型の不純物を添
    加することにより行うことを特徴とする請求項７記載の
    半導体装置の製造方法。
  9. 【請求項９】前記いずれか一方の導電型とは第２導電型
    であり、前記パターンの開口部の開口幅を制御する工程
    は、エッチングにより前記開口幅を広くする工程であ
    り、前記他方の導電型の不純物の添加は、前記開口幅を
    広くしたパターンをマスクとして第１導電型の不純物を
    添加することにより行うことを特徴とする請求項７記載
    の半導体装置の製造方法。
  10. 【請求項１０】前記第１の半導体領域はコレクタ領域で
    あり、前記第１導電型の不純物領域はベース領域であ
    り、前記第２導電型の不純物領域はエミッタ領域である
    ことを特徴とする請求項６乃至９のいずれかに記載の半
    導体装置の製造方法。
  11. 【請求項１１】第１導電型の半導体層が形成された半導
    体基板上に第１導電型の第２の半導体層を形成する工程
    と、 前記第２の半導体層を絶縁膜によって第１乃至第３の半
    導体領域に絶縁分離する工程と、 前記第１の半導体領域を第１導電型と異なる第２導電型
    にする工程と、 前記第３の半導体領域上にゲート電極を形成する工程
    と、 前記半導体基板の前記第１の半導体領域の部分領域上に
    第１の開口部を有する絶縁膜のパターンを形成する工程
    と、 前記パターンをマスクにして第１導電型の不純物を添加
    することにより前記第１の半導体領域に前記第１の半導
    体層と接する第１導電型の第１の不純物領域を形成する
    工程と、 前記パターンに前記第３の半導体領域が露出する第２の
    開口部を形成する工程と、 前記第１の開口部の側壁部に側壁膜を形成する工程と、 前記パターンをマスクとして第２導電型の不純物を添加
    することにより前記第１の不純物領域の表面領域に第２
    導電型の第２の不純物領域を形成するとともに前記第３
    の半導体領域に第２導電型の第３の不純物領域を形成す
    る工程と、 を備えていることを特徴とする半導体装置の製造方法。
  12. 【請求項１２】前記第１の開口部に側壁膜を形成する際
    には前記ゲート電極の側壁部にも側壁膜が形成されるこ
    とを特徴とする請求項１１記載の半導体装置の製造方
    法。
  13. 【請求項１３】前記第１の半導体領域は、コレクタ領域
    であり、第１の不純物領域はベース領域であり、第２の
    不純物領域はエミッタ領域であり、第３の不純物領域は
    ソース・ドレイン領域であることを特徴とする請求項１
    １または１２記載の半導体装置の製造方法。
  14. 【請求項１４】第１導電型の第１の半導体層が形成され
    た半導体基板上に第１導電型の第２の半導体層を形成す
    る工程と、 前記第２の半導体層を絶縁膜によって第１乃至第４の半
    導体領域に絶縁分離する工程と、 前記第１の半導体領域を第１導電型と異なる第２導電型
    にする工程と、 前記第３の半導体領域を覆う多結晶シリコン膜を形成す
    る工程と、 前記第１の半導体領域の部分領域上に開口部を有する絶
    縁膜のパターンを形成する工程と、 前記パターンをマスクにして第１導電型の不純物を添加
    することにより前記第１の半導体領域に前記第１の半導
    体層と接する第１導電型の第１の不純物領域を形成する
    工程と、 基板全面に絶縁膜を堆積して異方性エッチングを行うこ
    とにより前記開口部の側壁部に側壁膜を形成する工程
    と、 第２導電型の不純物を添加することにより前記第１の不
    純物領域の表面領域に第２導電型の第２の不純物領域を
    形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。
  15. 【請求項１５】前記多結晶シリコン膜はこの膜の形成時
    に第２導電型の不純物が添加されることを特徴とする請
    求項１５記載の半導体装置の製造方法。
  16. 【請求項１６】前記側壁膜が形成される際には異方性エ
    ッチングによって前記多結晶シリコン膜の表面が露出
    し、第２の不純物領域が形成される際には前記多結晶シ
    リコン膜は第２導電型の半導体膜となることを特徴とす
    る請求項１４記載の半導体装置の製造方法。
  17. 【請求項１７】前記パターンは前記第２および第４の半
    導体領域が露出する開口部を更に有し、前記第１の不純
    物領域が形成される際には前記第２および第４の半導体
    領域にも第１導電型の不純物が添加されて不純物濃度が
    高くなることを特徴とする請求項１４乃至１６のいずれ
    かに記載の半導体装置の製造方法。
  18. 【請求項１８】前記第１の半導体領域、第１の不純物領
    域、および第２の不純物領域は各々横型バイポーラトラ
    ンジスタのコレクタ領域、ベース領域、およびエミッタ
    領域であり、前記第２の半導体領域は横方バイポーラト
    ランジスタのベース引き出し領域であり、前記第４の半
    導体領域および多結晶シリコン膜は各々縦型バイポーラ
    トランジスタのコレクタ引き出し領域およびベース引き
    出し電極であることを特徴とする請求項１４乃至１７の
    いずれかに記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000188296A (ja) * 1998-12-22 2000-07-04 Sony Corp 半導体装置およびその製造方法
US7375409B2 (en) 2003-07-15 2008-05-20 Seiko Epson Corporation Semiconductor device including transistors having different drain breakdown voltages on a single substrate

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174760B1 (en) * 1999-05-19 2001-01-16 United Microelectronics Corp. Method of improving vertical BJT gain
US6399465B1 (en) * 2000-02-24 2002-06-04 United Microelectronics Corp. Method for forming a triple well structure
KR101024638B1 (ko) * 2008-08-05 2011-03-25 매그나칩 반도체 유한회사 반도체 소자의 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4180827A (en) * 1977-08-31 1979-12-25 International Business Machines Corporation NPN/PNP Fabrication process with improved alignment
DE3787407D1 (de) * 1986-07-04 1993-10-21 Siemens Ag Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung.
US4902640A (en) * 1987-04-17 1990-02-20 Tektronix, Inc. High speed double polycide bipolar/CMOS integrated circuit process
US4960726A (en) * 1989-10-19 1990-10-02 International Business Machines Corporation BiCMOS process
US5288652A (en) * 1992-12-18 1994-02-22 Vlsi Technology, Inc. BICMOS-compatible method for creating a bipolar transistor with laterally graded emitter structure
US5439833A (en) * 1994-03-15 1995-08-08 National Semiconductor Corp. Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000188296A (ja) * 1998-12-22 2000-07-04 Sony Corp 半導体装置およびその製造方法
JP4534267B2 (ja) * 1998-12-22 2010-09-01 ソニー株式会社 半導体装置の製造方法
US7375409B2 (en) 2003-07-15 2008-05-20 Seiko Epson Corporation Semiconductor device including transistors having different drain breakdown voltages on a single substrate

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