JPH03198371A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03198371A JPH03198371A JP1336387A JP33638789A JPH03198371A JP H03198371 A JPH03198371 A JP H03198371A JP 1336387 A JP1336387 A JP 1336387A JP 33638789 A JP33638789 A JP 33638789A JP H03198371 A JPH03198371 A JP H03198371A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、バイポーラトランジスタとＭＯＳトランジ
スタとを同一半導体基板上に形成する半導体装置の製造
方法に関するものである。
スタとを同一半導体基板上に形成する半導体装置の製造
方法に関するものである。
（従来の技術）
近年、バイポーラトランジスタとＭＯＳトランジスタ特
にＣＭＯＳ ｌ−ランジスタを同一半導体基板上に形成
するＢｉＣＭＯ３技術は、バイポーラＬＳＩの高速性能
とＣＭＯＳ ＬＳＩの高集積・低消費電力性能の特長
を合わせもち、ＬＳＩの高性能化を進めるうえで非常に
有効な技術として注目されている。このＢ ｉ ＣＭ
ＯＳ技術において、製造したＢｉＣＭＯ３ＬＳＩのスイ
ッチングスピードの高速化を実現する目的で、自己整合
技術によりバイポーラトランジスタあるいはＣＭＯＳト
ランジスタを形成する技術が種々提案されている。その
なかでも最も典型的な製造方法の１つとして下記文献に
開示されたものがある。
にＣＭＯＳ ｌ−ランジスタを同一半導体基板上に形成
するＢｉＣＭＯ３技術は、バイポーラＬＳＩの高速性能
とＣＭＯＳ ＬＳＩの高集積・低消費電力性能の特長
を合わせもち、ＬＳＩの高性能化を進めるうえで非常に
有効な技術として注目されている。このＢ ｉ ＣＭ
ＯＳ技術において、製造したＢｉＣＭＯ３ＬＳＩのスイ
ッチングスピードの高速化を実現する目的で、自己整合
技術によりバイポーラトランジスタあるいはＣＭＯＳト
ランジスタを形成する技術が種々提案されている。その
なかでも最も典型的な製造方法の１つとして下記文献に
開示されたものがある。
文献衣：イクステンデット・アブストラクッ・オン・ア
イイーデイ−エム°８Ｂ （［！ｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ Ｉ
ＥＤＭ’８８）Ｐ７６０〜Ｐ７６３ 第３図（ａ）〜（ｄ）は上記文献に開示された製造方法
を示し、以下説明する。
イイーデイ−エム°８Ｂ （［！ｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ Ｉ
ＥＤＭ’８８）Ｐ７６０〜Ｐ７６３ 第３図（ａ）〜（ｄ）は上記文献に開示された製造方法
を示し、以下説明する。
まず第３図（ａ）に示すように、Ｐ型（１１１）基板１
にＮ゛埋込層２、Ｐ４埋込み層３を各々形成後、Ｎ型エ
ピタキシャル層４を成長させる０次に、周知の技術を用
いて分離のためのＬＯＣＯ３酸化膜５を形成した後、Ｎ
ＭＯＳトランジスタ形成のためのＰウェル領域６を形成
し、その表面とＮ ９Ｍ域の表面にＳｉＯ□膜７を形成
した後、全面に５ＩｓＮａ膜８を成長させる。さらにそ
の５ｒｓＮａ膜８に対する窓開けとエピタキシャル層エ
ツチングを行ってコレクタ部分９に開口部を形成した後
、ノンドープのポリシリコン膜１０を全面に成長させる
。
にＮ゛埋込層２、Ｐ４埋込み層３を各々形成後、Ｎ型エ
ピタキシャル層４を成長させる０次に、周知の技術を用
いて分離のためのＬＯＣＯ３酸化膜５を形成した後、Ｎ
ＭＯＳトランジスタ形成のためのＰウェル領域６を形成
し、その表面とＮ ９Ｍ域の表面にＳｉＯ□膜７を形成
した後、全面に５ＩｓＮａ膜８を成長させる。さらにそ
の５ｒｓＮａ膜８に対する窓開けとエピタキシャル層エ
ツチングを行ってコレクタ部分９に開口部を形成した後
、ノンドープのポリシリコン膜１０を全面に成長させる
。
次に、図示しないがポリシリコン膜１ｏの表面を薄く酸
化し、その上の全面に５ｉｓＮａ膜を成長させる。そし
て、その５ｆＪ４膜を周知のフォトリソ・エツチング技
術を用いて第３図■）に示すバイポーラトランジスタの
コレクタ領域１１．ベース・エミッタ形成領域１２．Ｎ
ＭＯ３トランジスタ形成領域１３．ＰＭＯ３トランジス
タ形成領域１４に選択的に残し、それをマスクとしてポ
リシリコン膜１０を酸化することにより、素子分離酸化
膜１５を形成する。しかる後、バイポーラトランジスタ
のベース・エミッタ形成領域１２およびＰＭＯ３トラン
ジスタ形成領域１４のポリシリコン膜１０にはボロンを
、又、バイポーラトランジスタコレクタ領域１１および
ＮＭＯ３トランジスタ形成領域１３のポリシリコン膜１
０にはリンをイオン注入で打込む、しかる後、５ｉＪｓ
膜を除去し、エミッタ形成領域１６のポリシリコン膜１
０゜ＮＭＯ３トランジスタゲート形成領域１７のポリシ
リコン膜１０．ＰＭＯＳトランジスタゲート形成領域１
８のポリシリコン膜１０をエツチング除去する。
化し、その上の全面に５ｉｓＮａ膜を成長させる。そし
て、その５ｆＪ４膜を周知のフォトリソ・エツチング技
術を用いて第３図■）に示すバイポーラトランジスタの
コレクタ領域１１．ベース・エミッタ形成領域１２．Ｎ
ＭＯ３トランジスタ形成領域１３．ＰＭＯ３トランジス
タ形成領域１４に選択的に残し、それをマスクとしてポ
リシリコン膜１０を酸化することにより、素子分離酸化
膜１５を形成する。しかる後、バイポーラトランジスタ
のベース・エミッタ形成領域１２およびＰＭＯ３トラン
ジスタ形成領域１４のポリシリコン膜１０にはボロンを
、又、バイポーラトランジスタコレクタ領域１１および
ＮＭＯ３トランジスタ形成領域１３のポリシリコン膜１
０にはリンをイオン注入で打込む、しかる後、５ｉＪｓ
膜を除去し、エミッタ形成領域１６のポリシリコン膜１
０゜ＮＭＯ３トランジスタゲート形成領域１７のポリシ
リコン膜１０．ＰＭＯＳトランジスタゲート形成領域１
８のポリシリコン膜１０をエツチング除去する。
次に、そのポリシリコン膜除去部のＳｉ３Ｎ４膜８をエ
ツチング除去する。この時、適量のサイドエツチングを
行う、Ｍいて、その５ｉｓＮｂＳｉｎｇ膜７をエツチン
グ除去する。しかる後、無添加ポリシリコン膜を形成後
、これをウェットエツチングで除去することにより、第
３図（Ｃ）に示すように、ＰｏあるいはＮ３ポリシリコ
ン膜ｌｏ下のサイドエツチング部がポリシリコン１９で
埋め込まれた状態とする。しかる後、酸化を行うことに
よりエミッタ・ベース間絶縁用の酸化Ｗ４２０を形成す
る。この時、ＮＭＯ３トランジスタのゲート部２１およ
びＰＭＯＳトランジスタのゲート部２２にも酸化膜２３
（ゲート酸化膜）が形成される。
ツチング除去する。この時、適量のサイドエツチングを
行う、Ｍいて、その５ｉｓＮｂＳｉｎｇ膜７をエツチン
グ除去する。しかる後、無添加ポリシリコン膜を形成後
、これをウェットエツチングで除去することにより、第
３図（Ｃ）に示すように、ＰｏあるいはＮ３ポリシリコ
ン膜ｌｏ下のサイドエツチング部がポリシリコン１９で
埋め込まれた状態とする。しかる後、酸化を行うことに
よりエミッタ・ベース間絶縁用の酸化Ｗ４２０を形成す
る。この時、ＮＭＯ３トランジスタのゲート部２１およ
びＰＭＯＳトランジスタのゲート部２２にも酸化膜２３
（ゲート酸化膜）が形成される。
次に、それらの酸化膜２０．２３を通してイオン注入に
より第３図（ｄｌに示す活性ベース領域２４ＮＭＯ５Ｉ
−ランジスタのＶ７コントロール用のチャネルドープ領
域２５．ＰＭＯＳトランジスタのＶ！コントロール用の
チャネルドープ領域２５を各々形成する。その後、再び
ポリシリコンを形成した後、ＲＩＥを用いて異方性エツ
チングを行い、エミッタ開孔部を形成する。この工程を
いま少し第４図（ａｌ、（ｂ）を用いて詳細に説明する
と、第４図（ａ）、（ｂ）はバイポーラトランジスタの
エミッタ・ベースの境界部を拡大図示したものである。
より第３図（ｄｌに示す活性ベース領域２４ＮＭＯ５Ｉ
−ランジスタのＶ７コントロール用のチャネルドープ領
域２５．ＰＭＯＳトランジスタのＶ！コントロール用の
チャネルドープ領域２５を各々形成する。その後、再び
ポリシリコンを形成した後、ＲＩＥを用いて異方性エツ
チングを行い、エミッタ開孔部を形成する。この工程を
いま少し第４図（ａｌ、（ｂ）を用いて詳細に説明する
と、第４図（ａ）、（ｂ）はバイポーラトランジスタの
エミッタ・ベースの境界部を拡大図示したものである。
全面にポリシリコン２６を成長させた状態が第４図（ａ
）であり、これをＲＩＥでエツチングした状態が第４図
［有］）である、この第４図（ｂ）の状態から残存ポリ
シリコン２６をマスクにエミッタ部の酸化膜２０をエツ
チングすることにより、この酸化膜２０の斜線部分が除
去され、第３図（ロ）に示すエミッタ開孔部２７が形成
される。この時、ＰＭＯ３トランジスタ形成領域および
ＮＭＯＳトランジスタ形成領域側はレジストでマスクし
ておけば、ゲート酸化膜２３はエツチングされずに残す
ことができる。
）であり、これをＲＩＥでエツチングした状態が第４図
［有］）である、この第４図（ｂ）の状態から残存ポリ
シリコン２６をマスクにエミッタ部の酸化膜２０をエツ
チングすることにより、この酸化膜２０の斜線部分が除
去され、第３図（ロ）に示すエミッタ開孔部２７が形成
される。この時、ＰＭＯ３トランジスタ形成領域および
ＮＭＯＳトランジスタ形成領域側はレジストでマスクし
ておけば、ゲート酸化膜２３はエツチングされずに残す
ことができる。
しかる後、全面にポリシリコンを成長させ、このポリシ
リコンにＰあるいはＡｓを拡散させた後、選択的にエツ
チング除去することにより、第３図（切に示すバイポー
ラトランジスタのエミッタ電極２８およびＮＭＯ３トラ
ンジスタ、ＰＭＯＳトランジスタのゲート電極２９を形
成する。その後、熱処理を施す、この熱処理によりポリ
シリコン膜１０からボロンあるいはリンが拡散されて、
第３図（ｄ）に示すようにバイポーラトランジスタの不
活性ベース領域３０およびＮＭＯＳトランジスタ。
リコンにＰあるいはＡｓを拡散させた後、選択的にエツ
チング除去することにより、第３図（切に示すバイポー
ラトランジスタのエミッタ電極２８およびＮＭＯ３トラ
ンジスタ、ＰＭＯＳトランジスタのゲート電極２９を形
成する。その後、熱処理を施す、この熱処理によりポリ
シリコン膜１０からボロンあるいはリンが拡散されて、
第３図（ｄ）に示すようにバイポーラトランジスタの不
活性ベース領域３０およびＮＭＯＳトランジスタ。
ＰＭＯ３ｌ−ランジスタのソース・ドレイン領域３１が
形成される。同時にエミッタ電極２８よりＮ型不純物が
活性ベース領域２４内に拡散されてバイポーラトランジ
スタのエミッタ領域３２が形成される。最後にコンタク
トホールを開孔し、第３図（ロ）に示す電極３３を形成
することによりＢｉＣＭＯ３構造が完成する。
形成される。同時にエミッタ電極２８よりＮ型不純物が
活性ベース領域２４内に拡散されてバイポーラトランジ
スタのエミッタ領域３２が形成される。最後にコンタク
トホールを開孔し、第３図（ロ）に示す電極３３を形成
することによりＢｉＣＭＯ３構造が完成する。
（発明が解決しようとする課題）
さて、一般に半導体集積回路の製造に於て、その製造ラ
インの安定して得られる最小解像寸法を集積回路のデザ
インルールと呼び、集積回路の集積度を向上させる為に
各寸法（例えば第３図（ｂ）におけるポリシリコン膜除
去部）をこのデザインルールで設計する。この最小解像
寸法は主としてマスクアライナ−の性能に左右される。
インの安定して得られる最小解像寸法を集積回路のデザ
インルールと呼び、集積回路の集積度を向上させる為に
各寸法（例えば第３図（ｂ）におけるポリシリコン膜除
去部）をこのデザインルールで設計する。この最小解像
寸法は主としてマスクアライナ−の性能に左右される。
今仮に第３図の従来例でデザインルールを１．０μとす
ると、バイポーラトランジスタのエミツタ幅は、第４図
℃）に於けるポリシリコン２６の幅Ｗ、をＷ＋＝０．２
μとすると、エミツタ幅＝ １．０１ｍ２ Ｘ Ｗ ｔ
−０，６μとなり、デザインルールより狭いエミツタ幅
を実現することが可能となる。この時、ＰＭＯ３および
ＮＭＯ３トランジスタに於ては、第３図（６）のＮＭＯ
３トランジスタのゲート部分を第５図に拡大して示すよ
うに、残されたポリシリコン２６も後から形成するゲー
ト電極のポリシリコン２９ａも同じポリシリコンである
ことから、ゲート電極のポリシリコン２９ａ中に拡散さ
れたＰあるいはＡｓは残されたポリシリコン２６中にも
拡散され、結果としてゲート長が図に示すＷ、すなわち
最小デザインルール１．θμとなる。
ると、バイポーラトランジスタのエミツタ幅は、第４図
℃）に於けるポリシリコン２６の幅Ｗ、をＷ＋＝０．２
μとすると、エミツタ幅＝ １．０１ｍ２ Ｘ Ｗ ｔ
−０，６μとなり、デザインルールより狭いエミツタ幅
を実現することが可能となる。この時、ＰＭＯ３および
ＮＭＯ３トランジスタに於ては、第３図（６）のＮＭＯ
３トランジスタのゲート部分を第５図に拡大して示すよ
うに、残されたポリシリコン２６も後から形成するゲー
ト電極のポリシリコン２９ａも同じポリシリコンである
ことから、ゲート電極のポリシリコン２９ａ中に拡散さ
れたＰあるいはＡｓは残されたポリシリコン２６中にも
拡散され、結果としてゲート長が図に示すＷ、すなわち
最小デザインルール１．θμとなる。
ところが、特にゲート長Ｗ！が１．５μ以下となると、
ホットキャリアと呼ばれる現象によりゲート酸化膜２３
に電流が注入され、ＭＯＳトランジスタの特性変動を生
じさせるという問題がある。
ホットキャリアと呼ばれる現象によりゲート酸化膜２３
に電流が注入され、ＭＯＳトランジスタの特性変動を生
じさせるという問題がある。
この点を詳述すると、ＭＯＳトランジスタのチャンネル
中の電界εは、二極管動作の極限状態では単純に ｔ ＝ Ｖ ａｓ／ Ｌ ａｔｔ
”’ （１）ただし、■。、はソース・ドレイン間
電圧Ｌ＠ｆｔは実効ゲート長（第６図参照）と示される
が、五極管動作状態では、第７図に示されているように
、電界はドレイン近傍の空乏層領域に集中する。従うて
、電界の最大値ε□８は式（１）で示されるよりはるか
に大きな値となる。
中の電界εは、二極管動作の極限状態では単純に ｔ ＝ Ｖ ａｓ／ Ｌ ａｔｔ
”’ （１）ただし、■。、はソース・ドレイン間
電圧Ｌ＠ｆｔは実効ゲート長（第６図参照）と示される
が、五極管動作状態では、第７図に示されているように
、電界はドレイン近傍の空乏層領域に集中する。従うて
、電界の最大値ε□８は式（１）で示されるよりはるか
に大きな値となる。
このＭＯＳトランジスタを縮小する場合、式（１）に示
すように、Ｌ ａｆｆに比例して■１．つまり電源電圧
（動作電圧）を下げることができれば電界εは増大しな
いが、ＭＯＳ集積回路の使用上からの要求により、なか
なか電源電圧を下げることができず、その結果、電界ε
はゲート長しの縮小に比例して増大することとなる。
すように、Ｌ ａｆｆに比例して■１．つまり電源電圧
（動作電圧）を下げることができれば電界εは増大しな
いが、ＭＯＳ集積回路の使用上からの要求により、なか
なか電源電圧を下げることができず、その結果、電界ε
はゲート長しの縮小に比例して増大することとなる。
ここで、実効ゲート長Ｌａｔｅとゲート長りの関係であ
るが、第６図より明らかなようにソース・ドレイン領域
３１の深さが一定であれば、Ｌ−Ｌ−ｅｔ＋２α（αは
ソース・ドレイン領域３１の横方向の拡がり）と、算術
的な関係がある。
るが、第６図より明らかなようにソース・ドレイン領域
３１の深さが一定であれば、Ｌ−Ｌ−ｅｔ＋２α（αは
ソース・ドレイン領域３１の横方向の拡がり）と、算術
的な関係がある。
二極前動作では以上説明したように実効ゲート長の縮小
に比例してεが増加するが、五極管動作でも同じことが
言え、更に五極管動作では、ゲート電極の影響でドレイ
ン接合の酸化膜境界付近での空乏層中の電界が増加する
上に、縮小則に従ってゲートの酸化膜（第６図のゲート
酸化膜２３）を薄くした場合は、この電界増加に更に拍
車をかける結果となる。
に比例してεが増加するが、五極管動作でも同じことが
言え、更に五極管動作では、ゲート電極の影響でドレイ
ン接合の酸化膜境界付近での空乏層中の電界が増加する
上に、縮小則に従ってゲートの酸化膜（第６図のゲート
酸化膜２３）を薄くした場合は、この電界増加に更に拍
車をかける結果となる。
以上説明したような理由で強電界は十分なホットキャリ
アを発生させるだけの強度をもつこととなる。チャンネ
ル中で、とりわけドレイン空乏層中を流れるキャリアは
空乏層中の強電界εで加速され、そのうち十分なエネル
ギーをもったホットキャリアは、チャンネル中に閉じ込
められることなくその外へ飛び出し、基板電流を発生さ
せたり、酸化膜中へ注入されたりする。そして、この酸
化膜中へ注入されたキャリアは、その一部がトラップさ
れたり、表面準位を生成させたりし、その結果、しきい
値電圧■ア、のシフト、相互コンダクタンスｇ１の低下
、サブスレッショルド領域でのリークの増加といった特
性劣化を引きおこす、このホットキャリアによる特性劣
化は、ゲート長が１．５μ以下のＮＭｏ３トランジスタ
に於て顕著であるとされている。
アを発生させるだけの強度をもつこととなる。チャンネ
ル中で、とりわけドレイン空乏層中を流れるキャリアは
空乏層中の強電界εで加速され、そのうち十分なエネル
ギーをもったホットキャリアは、チャンネル中に閉じ込
められることなくその外へ飛び出し、基板電流を発生さ
せたり、酸化膜中へ注入されたりする。そして、この酸
化膜中へ注入されたキャリアは、その一部がトラップさ
れたり、表面準位を生成させたりし、その結果、しきい
値電圧■ア、のシフト、相互コンダクタンスｇ１の低下
、サブスレッショルド領域でのリークの増加といった特
性劣化を引きおこす、このホットキャリアによる特性劣
化は、ゲート長が１．５μ以下のＮＭｏ３トランジスタ
に於て顕著であるとされている。
以上ホットキャリア現象について詳細に記述したが、こ
のホットキャリア現象により従来の方法では、特性劣化
の少ないゲート長１．５ ｔｎｓ以下のＭｏ３トランジ
スタを製造することは非常に困難であった。この対策と
して第５図に於けるＷよあるいは、第６図に於けるＬを
広くとる方法もあるが、これらの方法では集積度が犠牲
になるという問題点がある。
のホットキャリア現象により従来の方法では、特性劣化
の少ないゲート長１．５ ｔｎｓ以下のＭｏ３トランジ
スタを製造することは非常に困難であった。この対策と
して第５図に於けるＷよあるいは、第６図に於けるＬを
広くとる方法もあるが、これらの方法では集積度が犠牲
になるという問題点がある。
この発明は上記の点に鑑みなされたもので、エミツタ幅
の狭いつまり高速動作が可能なバイポーラトランジスタ
と、ホットキャリア現象による特性劣化の少ないゲート
長の狭いＭＯＳトランジスタを同一基板上に形成でき、
信鯨度の高い８４ＭＯ３さらにはＢ ｉ ＣＭ ＯＳ集
積回路を得ることができる半導体装置の製造方法を提供
することを目的とする。
の狭いつまり高速動作が可能なバイポーラトランジスタ
と、ホットキャリア現象による特性劣化の少ないゲート
長の狭いＭＯＳトランジスタを同一基板上に形成でき、
信鯨度の高い８４ＭＯ３さらにはＢ ｉ ＣＭ ＯＳ集
積回路を得ることができる半導体装置の製造方法を提供
することを目的とする。
（課題を解決するための手段）
この発明は、バイポーラトランジスタとＭＯＳトランジ
スタとを同一半導体基板上に形成する半導体装置の製造
方法において、ＭＯＳトランジスタをＬ Ｄ Ｄ （Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造で形成す
るものである。しかも、バイポーラトランジスタのエミ
ツタ幅を狭くするサイドウオールの形成工程をＭｏ３ト
ランジスタ側にも利用してＬＤＤ構造のＭＯＳトランジ
スタを形成するものである。
スタとを同一半導体基板上に形成する半導体装置の製造
方法において、ＭＯＳトランジスタをＬ Ｄ Ｄ （Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造で形成す
るものである。しかも、バイポーラトランジスタのエミ
ツタ幅を狭くするサイドウオールの形成工程をＭｏ３ト
ランジスタ側にも利用してＬＤＤ構造のＭＯＳトランジ
スタを形成するものである。
（作 用）
上記のようにＭｏ３トランジスタをＬＤＤ構造で形成す
れば、ドレイン近傍での電界増大を緩和できるため、ゲ
ート長が狭くても、ホットキャリア現象を抑えることが
できる。しかも、バイポーラトランジスタのエミツタ幅
を狭くするサイドウオールの形成工程をＭｏ３トランジ
スタ側にも利用してＬＤＤ構造のＭｏＳトランジスタを
形成すれば、エミツタ幅が狭くて高速動作が可能なバイ
ポーラトランジスタと共に上記ＬＤＤ構造のＭｏ３トラ
ンジスタが全体の工程を簡略にして形成されるようにな
る。
れば、ドレイン近傍での電界増大を緩和できるため、ゲ
ート長が狭くても、ホットキャリア現象を抑えることが
できる。しかも、バイポーラトランジスタのエミツタ幅
を狭くするサイドウオールの形成工程をＭｏ３トランジ
スタ側にも利用してＬＤＤ構造のＭｏＳトランジスタを
形成すれば、エミツタ幅が狭くて高速動作が可能なバイ
ポーラトランジスタと共に上記ＬＤＤ構造のＭｏ３トラ
ンジスタが全体の工程を簡略にして形成されるようにな
る。
（実施例）
以下この発明の実施例を図面を参照して説明する。まず
第１図を参照してこの発明の第１の実施例について説明
する。
第１図を参照してこの発明の第１の実施例について説明
する。
第１の実施例では、まず第１図（ａ）に示すように、比
抵抗１０〜２０Ω−Ｃ１１（７） Ｐ型（１００）基板
４１にＮ型埋込み層４２とＰ型埋込み層４３を形成する
。ここで、Ｎ型埋込み層４２はｓｂイオン注入を用い、
ドーズ量１．５ Ｘ １０”ｅｌｌ−”、加速電圧４゜
ＫｅＶでｓｂを打ち込み、１１５０°Ｃのドライブイン
を行うことにより、シート抵抗４０Ω／口＋Ｘｊ！＝ｉ
２．Ｑ４で形成される。一方、Ｐ型埋込み層４３はボロ
ンを加速電圧１２０ＫｅＶ、ドーズ量５Ｘ１０”ＣＩ
−”で選択的にイオン打込みし、ドライブインを行うこ
とにより形成される。この埋込み層４２゜４３形成後、
基板４１上にエピタキシャル層４４をＮ型、比抵抗１．
５Ω・１．厚さ１．４−で形成する。
抵抗１０〜２０Ω−Ｃ１１（７） Ｐ型（１００）基板
４１にＮ型埋込み層４２とＰ型埋込み層４３を形成する
。ここで、Ｎ型埋込み層４２はｓｂイオン注入を用い、
ドーズ量１．５ Ｘ １０”ｅｌｌ−”、加速電圧４゜
ＫｅＶでｓｂを打ち込み、１１５０°Ｃのドライブイン
を行うことにより、シート抵抗４０Ω／口＋Ｘｊ！＝ｉ
２．Ｑ４で形成される。一方、Ｐ型埋込み層４３はボロ
ンを加速電圧１２０ＫｅＶ、ドーズ量５Ｘ１０”ＣＩ
−”で選択的にイオン打込みし、ドライブインを行うこ
とにより形成される。この埋込み層４２゜４３形成後、
基板４１上にエピタキシャル層４４をＮ型、比抵抗１．
５Ω・１．厚さ１．４−で形成する。
そして、このエピタキシャル層４４にＰ（リン）をドー
ズ量２×ｌＯ目Ｃ’ｍ −” 、加速電圧１７０ＫｅＶ
で選択的にイオン注入法で打ち込み、１０００″Ｃｌ２
Ｏ分のドライブインを行うことにより、このエピタキシ
ャル層４４に表面濃度５ ｘｌｏ”ｃｍ−ｔ、拡散深さ
１．５μのＮ層を前記各Ｎ型埋込み層４２上にバイポー
ラトランジスタ形成領域４５およびＰＭＯ５トランジス
タ形成領域４６として同時に形成する。さらにポロンを
ドーズ量４．５Ｘ１０目１−１加速電圧１００ＫｅＶで
エピタキシャル層４４に選択的に打ち込み、１０００°
Ｃ９２０分のドライブインを行うことにより、このエピ
タキシャル層４４に表面濃度５ｘｌＯ＋ｔｈ、−、、拡
散深さ１．５４ＩＩのＰ層を前記各Ｐ型埋込み層４３上
にバイポーラトランジスタのＰ型骨＃領域４７およびＮ
ＭＯ３ｌ−ランジスタ形成領域４８として形成する。そ
の後、周知のＬＯＧＯ３酸化法を用いてエピタキシャル
層４４の表面に選択的にＬＯ’ＣＯ３酸化１１！４９（
素子分離絶縁１１’Ｊ）を形成することにより、前記各
素子形成領域間、および素子形成領域と周辺領域間を分
離する。さらに、このＬＯＣＯ３酸化膜４９は、パイボ
ーラド・ランジスタ形成領域４５をベース・エミッタ形
成領域５゜とコレクタ形成領域５１に分けるようにも形
成される。その後、前記各素子形成領域（ＳＮ域５０゜
５１．４８．４６）の表面に９００″Ｃ，３０分ののド
ライ０．雰囲気中の熱酸化により厚さ１５０人の酸化膜
５２を形成する。さらに全面に厚さ１００人（７） Ｓ
ｉ ３ Ｎ ａ膜５３をＬＰＣＶＤ法テ形成スる。
ズ量２×ｌＯ目Ｃ’ｍ −” 、加速電圧１７０ＫｅＶ
で選択的にイオン注入法で打ち込み、１０００″Ｃｌ２
Ｏ分のドライブインを行うことにより、このエピタキシ
ャル層４４に表面濃度５ ｘｌｏ”ｃｍ−ｔ、拡散深さ
１．５μのＮ層を前記各Ｎ型埋込み層４２上にバイポー
ラトランジスタ形成領域４５およびＰＭＯ５トランジス
タ形成領域４６として同時に形成する。さらにポロンを
ドーズ量４．５Ｘ１０目１−１加速電圧１００ＫｅＶで
エピタキシャル層４４に選択的に打ち込み、１０００°
Ｃ９２０分のドライブインを行うことにより、このエピ
タキシャル層４４に表面濃度５ｘｌＯ＋ｔｈ、−、、拡
散深さ１．５４ＩＩのＰ層を前記各Ｐ型埋込み層４３上
にバイポーラトランジスタのＰ型骨＃領域４７およびＮ
ＭＯ３ｌ−ランジスタ形成領域４８として形成する。そ
の後、周知のＬＯＧＯ３酸化法を用いてエピタキシャル
層４４の表面に選択的にＬＯ’ＣＯ３酸化１１！４９（
素子分離絶縁１１’Ｊ）を形成することにより、前記各
素子形成領域間、および素子形成領域と周辺領域間を分
離する。さらに、このＬＯＣＯ３酸化膜４９は、パイボ
ーラド・ランジスタ形成領域４５をベース・エミッタ形
成領域５゜とコレクタ形成領域５１に分けるようにも形
成される。その後、前記各素子形成領域（ＳＮ域５０゜
５１．４８．４６）の表面に９００″Ｃ，３０分ののド
ライ０．雰囲気中の熱酸化により厚さ１５０人の酸化膜
５２を形成する。さらに全面に厚さ１００人（７） Ｓ
ｉ ３ Ｎ ａ膜５３をＬＰＣＶＤ法テ形成スる。
次に、第１図（ｂ）に示すように、バイポーラトランジ
スタのベース・エミッタ形成ｐｆｆ 域５０の５ｈＮａ
Ｍ ５３と酸化Ｍ５２を周知のフォトリソ・エツチン
グ技術を用いてエツチング除去した後、全面にノンドー
プのポリシリコン膜５４をＬＰＣＶＤ法を用いて３００
０人厚に成長させる。
スタのベース・エミッタ形成ｐｆｆ 域５０の５ｈＮａ
Ｍ ５３と酸化Ｍ５２を周知のフォトリソ・エツチン
グ技術を用いてエツチング除去した後、全面にノンドー
プのポリシリコン膜５４をＬＰＣＶＤ法を用いて３００
０人厚に成長させる。
次に、９００°Ｃのドライ０．雰囲気で３０分の酸化を
行うことにより、第１図（Ｃ）に示すようにポリシリコ
ン膜５４の表面に厚さ２００人の酸化膜５５を形成する
。続いてその上の全面に５ＩｓＮａ ＨをＬＰＣＶＤ法
で１５００人厚に成長させた後、この５ｉＪａ 膜をパ
ターニングすることにより、バイポーラトランジスタの
ベース・エミッタ形成領域５０上においては中央にエミ
ッタ開口部５６を形成し、これを囲むように５ｉｓＮａ
ＷＮ２５７を残し、ＭＯＳトランジスタ形成領域４８
．４６上においてはゲート形成領域にのみ５ｉｓＮａ膜
５８．５９を残し、その他の領域上においてはすべて５
Ｉ３Ｎａ Ｒを除去する。この時、エミッタ開口部５６
とゲート形成領域のＳｉ３Ｎ、膜５８．５９はホトリソ
解像最小寸法で形成することが望ましい。
行うことにより、第１図（Ｃ）に示すようにポリシリコ
ン膜５４の表面に厚さ２００人の酸化膜５５を形成する
。続いてその上の全面に５ＩｓＮａ ＨをＬＰＣＶＤ法
で１５００人厚に成長させた後、この５ｉＪａ 膜をパ
ターニングすることにより、バイポーラトランジスタの
ベース・エミッタ形成領域５０上においては中央にエミ
ッタ開口部５６を形成し、これを囲むように５ｉｓＮａ
ＷＮ２５７を残し、ＭＯＳトランジスタ形成領域４８
．４６上においてはゲート形成領域にのみ５ｉｓＮａ膜
５８．５９を残し、その他の領域上においてはすべて５
Ｉ３Ｎａ Ｒを除去する。この時、エミッタ開口部５６
とゲート形成領域のＳｉ３Ｎ、膜５８．５９はホトリソ
解像最小寸法で形成することが望ましい。
次いで、７気圧１０３０°ＣのウェットＯｔ雰囲気でＳ
ｉＪ、膜５７．５８．５９をマスクとしてポリシリコン
膜５４を酸化する。これにより、第１図（ｄ）に示すよ
うに、バイポーラトランジスタのベース・エミッタ形成
領域５０上においては、中央のエミッタ形成部分が酸化
膜６０となり、その周りにポリシリコンパターン５４ａ
が残る。また、ＭＯＳ トランジスタ形成領域４８．４
６上においては、ゲート形成Ｎ域にゲート電極としての
ポリシリコンパターン５４ｂ（以下ゲート電極という）
が形成され、他はすべて酸化膜６０となる。さらに、他
の領域上はすべてポリシリコン膜５４が酸化膜６０に変
換される。酸化膜６０の厚さは約８０００人である。
ｉＪ、膜５７．５８．５９をマスクとしてポリシリコン
膜５４を酸化する。これにより、第１図（ｄ）に示すよ
うに、バイポーラトランジスタのベース・エミッタ形成
領域５０上においては、中央のエミッタ形成部分が酸化
膜６０となり、その周りにポリシリコンパターン５４ａ
が残る。また、ＭＯＳ トランジスタ形成領域４８．４
６上においては、ゲート形成Ｎ域にゲート電極としての
ポリシリコンパターン５４ｂ（以下ゲート電極という）
が形成され、他はすべて酸化膜６０となる。さらに、他
の領域上はすべてポリシリコン膜５４が酸化膜６０に変
換される。酸化膜６０の厚さは約８０００人である。
次に、基板上の全面に図示しないレジストを形成した後
、このレジストにバイポーラトランジスタのベース・エ
ミッタ形成領域５０上で窓開けを行い、その窓からポリ
シリコンパターン５４ａを通してボロンを加速電圧１０
０ＫｅＶ、ドーズ量２×１０ ” ＣＩ −”でベース
・エミッタ形成領域５０にイオン注入することにより、
第１図（ｅ）に示すように同領域５０に不活性ベース領
域６１を形成する。
、このレジストにバイポーラトランジスタのベース・エ
ミッタ形成領域５０上で窓開けを行い、その窓からポリ
シリコンパターン５４ａを通してボロンを加速電圧１０
０ＫｅＶ、ドーズ量２×１０ ” ＣＩ −”でベース
・エミッタ形成領域５０にイオン注入することにより、
第１図（ｅ）に示すように同領域５０に不活性ベース領
域６１を形成する。
次に、レジストを除去した後、前記ポリシリコン膜から
変換された酸化膜６０を第１図（ｆ）に示すようにウェ
ットエツチングですべて除去する。この酸化膜除去工程
により、ベース・エミッタ形成領域５０上のポリシリコ
ンパターン５４ａ内には中央部に開孔部６２が生じる。
変換された酸化膜６０を第１図（ｆ）に示すようにウェ
ットエツチングですべて除去する。この酸化膜除去工程
により、ベース・エミッタ形成領域５０上のポリシリコ
ンパターン５４ａ内には中央部に開孔部６２が生じる。
次に、ポリシリコンパターン５４ａ上とゲート電極５４
ｂ上以外の露出Ｓｉ３Ｎ４膜５３を第１図（８）に示す
ように熱リン酸で除去する。その後、８００℃ウェット
１５分の条件で酸化を行うことにより、開孔部６２の内
面（側面はパターン５４ａのポリシリコン面、底面は領
域５０の単結晶シリコン面）、ポリシリコンパターン５
４ａの端面およびポリシリコンゲート電極５４ｂの側面
に厚さ１８０人の酸化膜６３を形成する。
ｂ上以外の露出Ｓｉ３Ｎ４膜５３を第１図（８）に示す
ように熱リン酸で除去する。その後、８００℃ウェット
１５分の条件で酸化を行うことにより、開孔部６２の内
面（側面はパターン５４ａのポリシリコン面、底面は領
域５０の単結晶シリコン面）、ポリシリコンパターン５
４ａの端面およびポリシリコンゲート電極５４ｂの側面
に厚さ１８０人の酸化膜６３を形成する。
しかる後、第１図（ハ）に示すように、イオン注入法で
ドーズ量１．５ ＸＩＯ”ｅｌｌ−”、加速電圧４０Ｋ
ｅＶの条件でボロンを開孔部６２を通してベース・エミ
ッタ形成領域５０と、ゲート電極５４ｂをマスクとして
ＰＭＯ３トランジスタ形成領域４６に打ち込むことによ
り、バイポーラトランジスタの活性ベース領域６４とＰ
ＭＯ３トランジスタのｐ−オフセット層６５（低濃度層
）を前記各領域５０゜４６内に同時に形成する。
ドーズ量１．５ ＸＩＯ”ｅｌｌ−”、加速電圧４０Ｋ
ｅＶの条件でボロンを開孔部６２を通してベース・エミ
ッタ形成領域５０と、ゲート電極５４ｂをマスクとして
ＰＭＯ３トランジスタ形成領域４６に打ち込むことによ
り、バイポーラトランジスタの活性ベース領域６４とＰ
ＭＯ３トランジスタのｐ−オフセット層６５（低濃度層
）を前記各領域５０゜４６内に同時に形成する。
続いて、第１図（ｉ）に示すように、イオン注入法で選
択的にリンを加速電圧３３ＫｅＶ、ドーズ量１、５ Ｘ
１０”ｅｌｌ−”の条件でゲート電極５４ｂをマスク
としてＮＭＯＳトランジスタ形成領域４８に打ち込むこ
とにより、同領域４８内にＮＭＯＳトランジスタのＮ−
オフセット層６６を形成する。
択的にリンを加速電圧３３ＫｅＶ、ドーズ量１、５ Ｘ
１０”ｅｌｌ−”の条件でゲート電極５４ｂをマスク
としてＮＭＯＳトランジスタ形成領域４８に打ち込むこ
とにより、同領域４８内にＮＭＯＳトランジスタのＮ−
オフセット層６６を形成する。
次に、第１図（ｊ）に示すように全面にＬＰＣＶＤ法を
用イアＣＶＤ ５ｉｆｔ膜６７を１０００人厚に成長さ
せる。続いて全面に同ＬＰＣＶＤ法で第１図面に示すよ
うにポリシリコン膜６８を２０００人厚に成長させる。
用イアＣＶＤ ５ｉｆｔ膜６７を１０００人厚に成長さ
せる。続いて全面に同ＬＰＣＶＤ法で第１図面に示すよ
うにポリシリコン膜６８を２０００人厚に成長させる。
その後、ＲＩＥを用いてポリシリコン膜６８とＣＶＤ
Ｓｔｏｗ膜６７を連続的に異方性エツチングすることに
より、これらの残存部からなるサイドウオール６９を第
１図（１）に示すように開孔部６２の側壁およびゲート
電極５４ｂの側壁に形成する。
Ｓｔｏｗ膜６７を連続的に異方性エツチングすることに
より、これらの残存部からなるサイドウオール６９を第
１図（１）に示すように開孔部６２の側壁およびゲート
電極５４ｂの側壁に形成する。
ここで、サイドウオール幅Ｗ、、Ｗ、は、エツチング時
のガス流や圧力などの条件により可変できるが、この例
では０．２μとする。そして、このサイドウオール６９
の形成により、開孔部６２の幅は狭められる。開孔部６
２のもともとの開孔幅Ｗ４はホトリソ解像最小寸法（は
ぼ１趨）であり、その側壁に０．２μのサイドウオール
６９が付加されるため、その後の開孔幅Ｗｓは Ｗｓ＝Ｗ４− ２ ＸＷ３ 一〇、６ ハ となる、これにより、最小解像寸法１．０μより小さい
エミツタ幅が得られるようになる。
のガス流や圧力などの条件により可変できるが、この例
では０．２μとする。そして、このサイドウオール６９
の形成により、開孔部６２の幅は狭められる。開孔部６
２のもともとの開孔幅Ｗ４はホトリソ解像最小寸法（は
ぼ１趨）であり、その側壁に０．２μのサイドウオール
６９が付加されるため、その後の開孔幅Ｗｓは Ｗｓ＝Ｗ４− ２ ＸＷ３ 一〇、６ ハ となる、これにより、最小解像寸法１．０μより小さい
エミツタ幅が得られるようになる。
また、ＮＭＯＳ、ＰＭＯ３トランジスタ側においては、
１．４μのゲート電極幅Ｗ、に０．２μのサイドウオー
ル幅Ｗ、が加わって、０．２ｎのオフセット層幅を確保
できるようになり、ＬＤＤ構造を実現できる。
１．４μのゲート電極幅Ｗ、に０．２μのサイドウオー
ル幅Ｗ、が加わって、０．２ｎのオフセット層幅を確保
できるようになり、ＬＤＤ構造を実現できる。
なお、このサイドウオール形成時のエツチングにより、
開孔部６２底面の酸化１ｊｉ６３もサイドウオールと重
なる部分を除いてエツチングされ、活性ベース領域６４
の表面が露出する。さらに酸化膜５２もＭＯＳトランジ
スタのゲート部を除いてエツチングされるので、バイポ
ーラトランジスタのコレクタ形成領域５１の表面および
ＭＯＳトランジスタ形成ｆｉｌｋＡ４８．４６のソース
・ドレイン形成領域の表面が露出する。
開孔部６２底面の酸化１ｊｉ６３もサイドウオールと重
なる部分を除いてエツチングされ、活性ベース領域６４
の表面が露出する。さらに酸化膜５２もＭＯＳトランジ
スタのゲート部を除いてエツチングされるので、バイポ
ーラトランジスタのコレクタ形成領域５１の表面および
ＭＯＳトランジスタ形成ｆｉｌｋＡ４８．４６のソース
・ドレイン形成領域の表面が露出する。
しかる後、第１図■に示すように全面にＬＰＧＶＤでポ
リシリコン膜７０を３０００人厚に成長させる。そして
、そのポリシリコン膜７゜の表面に、８００”Ｃ，１５
分のウェット雰囲気中での酸化により厚さ１６０人の酸
化膜７１を形成する。
リシリコン膜７０を３０００人厚に成長させる。そして
、そのポリシリコン膜７゜の表面に、８００”Ｃ，１５
分のウェット雰囲気中での酸化により厚さ１６０人の酸
化膜７１を形成する。
その後、ポリシリコン膜７ｏ上に第１図（ｎ）に示すよ
うに選択的にレジスト７２をマスクとして形成した後、
バイポーラトランジスタ形成領域４５上およびＮＭＯＳ
トランジスタ形成領域４８上のポリシリコン膜７０にＡ
ｓをイオン注入で加速電圧４０ＫｅＶ、ドーズ量ｌＸｌ
０”Ｃ１１−”の条件で打ち込む。
うに選択的にレジスト７２をマスクとして形成した後、
バイポーラトランジスタ形成領域４５上およびＮＭＯＳ
トランジスタ形成領域４８上のポリシリコン膜７０にＡ
ｓをイオン注入で加速電圧４０ＫｅＶ、ドーズ量ｌＸｌ
０”Ｃ１１−”の条件で打ち込む。
その後、図示しないがマスクとしてのレジストを作り直
した後、ＰＭＯＳトランジスタ形成領域４６上のポリシ
リコン膜７ｏにボロンを加速電圧１００ＫｅＶ、 ド
ーズ量２．５Ｘ１０”ＣＩ−”の条件でイオン注入で打
ち込む。
した後、ＰＭＯＳトランジスタ形成領域４６上のポリシ
リコン膜７ｏにボロンを加速電圧１００ＫｅＶ、 ド
ーズ量２．５Ｘ１０”ＣＩ−”の条件でイオン注入で打
ち込む。
続いて周知のホトリソ・エツチング技術を用いて酸化Ｊ
１７１とポリシリコン膜７ｏを連続的にエツチングして
、第１図（０）に示すように酸化膜７１とポリシリコン
膜７０をパターニングすることにより、残存ポリシリコ
ン膜７０からなるエミッタ電極７３を開孔部６２、コレ
クタ電極７４をコレクタ形成領域５１上、ＮＭＯ３トラ
ンジスタのソース・ドレイン電極７５をゲート部両側の
ＮＭＯ３トランジスタ形成領域４８上、ＰＭＯＳトラン
ジスタのソース・ドレイン電極７６をゲート部両側のＰ
ＭＯ３トランジスタ形成領域４６上に夫々形成する。
１７１とポリシリコン膜７ｏを連続的にエツチングして
、第１図（０）に示すように酸化膜７１とポリシリコン
膜７０をパターニングすることにより、残存ポリシリコ
ン膜７０からなるエミッタ電極７３を開孔部６２、コレ
クタ電極７４をコレクタ形成領域５１上、ＮＭＯ３トラ
ンジスタのソース・ドレイン電極７５をゲート部両側の
ＮＭＯ３トランジスタ形成領域４８上、ＰＭＯＳトラン
ジスタのソース・ドレイン電極７６をゲート部両側のＰ
ＭＯ３トランジスタ形成領域４６上に夫々形成する。
しかる後、８００℃、ウェット１５分の条件で酸化を行
って、前記電極７３，７４．７５．７６の側面に第１図
Φ）に示すように酸化膜７７を形成する。
って、前記電極７３，７４．７５．７６の側面に第１図
Φ）に示すように酸化膜７７を形成する。
その後、ポリシリコンパターン５４ａおよびゲート電極
５４ｂ上の露出Ｓｉ３Ｎ、膜５７．５８゜５９をリン酸
で第１図（９）に示すようにウェットエツチング除去す
る。
５４ｂ上の露出Ｓｉ３Ｎ、膜５７．５８゜５９をリン酸
で第１図（９）に示すようにウェットエツチング除去す
る。
その後、第１図（ｒ）に示すように全面にＰｚＯｓ２０
ｗｔ％＊ Ｂｔｕｓ ８ ｗｔ％の条件でＢＰＳＧ膜７
８を７０００人ＣＶＤ法で成長させた後、９２０°ＣＮ
２中３０分の熱処理を施す、この熱処理によりＢＰＳＧ
ＭＩＢの表面が平坦化されると同時に、エミッタ電極７
３．コレクタ電極７４およびＮＭＯ３トランジスタのソ
ース・ドレイン電極７５からはＡ３が拡散されて活性ベ
ース領域６４内にはエミッタ領域７９、コレクタ形成領
域５１内にはコレクタ領域８０．ＮＭＯ５Ｉ−ランジス
タ形成領域４日内にはＮ゛層８１（高濃度層）が形成さ
れる。また、ＰＭＯＳトランジスタ形成領域４６内には
ソース・ドレイン電極７６からボロンが拡散されて２３
層８２が形成される。このＰ゛層８２とＰ−オフセット
層６５の組合わせ、Ｎ９層８１とＮ−オフセット層６６
の組合わせにより、ＬＤＤ構造のソース・ドレインが完
成する。
ｗｔ％＊ Ｂｔｕｓ ８ ｗｔ％の条件でＢＰＳＧ膜７
８を７０００人ＣＶＤ法で成長させた後、９２０°ＣＮ
２中３０分の熱処理を施す、この熱処理によりＢＰＳＧ
ＭＩＢの表面が平坦化されると同時に、エミッタ電極７
３．コレクタ電極７４およびＮＭＯ３トランジスタのソ
ース・ドレイン電極７５からはＡ３が拡散されて活性ベ
ース領域６４内にはエミッタ領域７９、コレクタ形成領
域５１内にはコレクタ領域８０．ＮＭＯ５Ｉ−ランジス
タ形成領域４日内にはＮ゛層８１（高濃度層）が形成さ
れる。また、ＰＭＯＳトランジスタ形成領域４６内には
ソース・ドレイン電極７６からボロンが拡散されて２３
層８２が形成される。このＰ゛層８２とＰ−オフセット
層６５の組合わせ、Ｎ９層８１とＮ−オフセット層６６
の組合わせにより、ＬＤＤ構造のソース・ドレインが完
成する。
このあと、周知の方法で電極接続のためのコンタクトホ
ールの窓あけを行い、メタル電極配線を形成することに
より、ＢｉＣＭＯ３構造が完成する。
ールの窓あけを行い、メタル電極配線を形成することに
より、ＢｉＣＭＯ３構造が完成する。
第２図はこの発明の第２の実施例を示す工程断面図であ
る０次にこの第２の実施例を説明する。
る０次にこの第２の実施例を説明する。
まず第２図（ａ）に示すように、Ｐ型（１００）、比抵
抗１０〜２０Ω・ｌの基板９１に、公知のイオン注入技
術によりアンチモンをドーズ量２ ＸＩＯ”ｃｍ加速電
圧４０ＫｅＶｉ”注入し、１１５０℃、４８０分程程度
ドライブインを行うことにより、シート抵抗４０Ω／口
、拡散深さ２．５μのＮ°型埋込み層９２を形成する０
次に、同基板９１に公知のイオン注入技術によりボロン
をドーズ量５Ｘ１０”ｃｌｌ−”加速電圧１２０ＫｅＶ
で注入し、１０００℃、６０分程度のドライブインを行
うことにより、シート抵抗４にΩ／口、拡散の深さＩｎ
のＰ型埋込み層９３を形成する０次に、基板９１上に公
知のＣＶＤ法により、比抵抗４Ω・１．厚さ１．４ハの
Ｎ型エピタキシャル層９４を形成する０次に、そのＮ型
エピタキシャル層９４に公知のイオン注入技術によりリ
ンをドーズ量２ ＸＩＯ”ＣＩ−、加速電圧１７０Ｋｅ
Ｖで注入し、１０００℃、２０分程度のドライブインを
行うことにより、シート抵抗１５０Ω１０．拡散の深さ
１．５ ｎのＮ型層をバイポーラトランジスタ形成領域
９５およびＰＭＯＳトランジスタ形成領域９６として同
時に形成する。
抗１０〜２０Ω・ｌの基板９１に、公知のイオン注入技
術によりアンチモンをドーズ量２ ＸＩＯ”ｃｍ加速電
圧４０ＫｅＶｉ”注入し、１１５０℃、４８０分程程度
ドライブインを行うことにより、シート抵抗４０Ω／口
、拡散深さ２．５μのＮ°型埋込み層９２を形成する０
次に、同基板９１に公知のイオン注入技術によりボロン
をドーズ量５Ｘ１０”ｃｌｌ−”加速電圧１２０ＫｅＶ
で注入し、１０００℃、６０分程度のドライブインを行
うことにより、シート抵抗４にΩ／口、拡散の深さＩｎ
のＰ型埋込み層９３を形成する０次に、基板９１上に公
知のＣＶＤ法により、比抵抗４Ω・１．厚さ１．４ハの
Ｎ型エピタキシャル層９４を形成する０次に、そのＮ型
エピタキシャル層９４に公知のイオン注入技術によりリ
ンをドーズ量２ ＸＩＯ”ＣＩ−、加速電圧１７０Ｋｅ
Ｖで注入し、１０００℃、２０分程度のドライブインを
行うことにより、シート抵抗１５０Ω１０．拡散の深さ
１．５ ｎのＮ型層をバイポーラトランジスタ形成領域
９５およびＰＭＯＳトランジスタ形成領域９６として同
時に形成する。
次に、同Ｎ型エピタキシャル層９４に公知のイオン注入
技術によりボロンをドーズ量４×１０日ｅ１１− ”加
速電圧１００ＫｅＶで注入し、１０００℃、２０分程度
のドライブインを行うことにより、シート抵抗６にΩ１
０．拡散の深さ１．５μのＰ型層をバイポーラトランジ
スタの分離領域９７およびＮＭＯ５トランジスタ形成領
域９８として同時に形成する。その後、公知のＬＯＧＯ
Ｓ酸化法を用いてエピタキシャル層９４の表面に選択的
にＬＯＣＯ５酸化ｌ１ｉ９９を形成することにより、前
記各素子形成領域間、および素子形成領域と周辺領域間
を分離する。さらにこのＬＯＣＯ３酸化膜９９は、バイ
ポーラトランジスタ形成領域９５をベース・エミッタ形
成ｆｔｌ［ｌ ００とコレクタ形成領域１０１に分ける
ようにも形成される。その後、９５０℃、３０分程度の
酸化を行って前記各素子形成領域（８１域１００，１０
１．９８．９６）（７）表面に厚さ２００人の酸化膜１
０２を形成する。
技術によりボロンをドーズ量４×１０日ｅ１１− ”加
速電圧１００ＫｅＶで注入し、１０００℃、２０分程度
のドライブインを行うことにより、シート抵抗６にΩ１
０．拡散の深さ１．５μのＰ型層をバイポーラトランジ
スタの分離領域９７およびＮＭＯ５トランジスタ形成領
域９８として同時に形成する。その後、公知のＬＯＧＯ
Ｓ酸化法を用いてエピタキシャル層９４の表面に選択的
にＬＯＣＯ５酸化ｌ１ｉ９９を形成することにより、前
記各素子形成領域間、および素子形成領域と周辺領域間
を分離する。さらにこのＬＯＣＯ３酸化膜９９は、バイ
ポーラトランジスタ形成領域９５をベース・エミッタ形
成ｆｔｌ［ｌ ００とコレクタ形成領域１０１に分ける
ようにも形成される。その後、９５０℃、３０分程度の
酸化を行って前記各素子形成領域（８１域１００，１０
１．９８．９６）（７）表面に厚さ２００人の酸化膜１
０２を形成する。
次に、公知のホトリソ・エツチング技術を用いて第２図
（ハ）に示すようにバイポーラトランジスタのベース・
エミッタ形成領域１００およびコレク夕形成領域１０１
の酸化膜１０２をエツチングし、この酸化膜１０２をＭ
ＯＳ トランジスタ形成領域９８．９６の表面にのみ残
す、その後、基板上の全面に公知のＬＰＣＶＤ法を用い
て厚さ３０００人にノンドープのポリシリコン膜１０３
を形成する。
（ハ）に示すようにバイポーラトランジスタのベース・
エミッタ形成領域１００およびコレク夕形成領域１０１
の酸化膜１０２をエツチングし、この酸化膜１０２をＭ
ＯＳ トランジスタ形成領域９８．９６の表面にのみ残
す、その後、基板上の全面に公知のＬＰＣＶＤ法を用い
て厚さ３０００人にノンドープのポリシリコン膜１０３
を形成する。
次に、９００°Ｃ１３０分程度の酸化を行って、第２図
（Ｃ）に示すようにポリシリコン膜１０３の表面に酸化
膜１０４を形成する。その後、その上の全面に公知のＬ
ＰＣＶＤ法を用いて厚さ１５００人の窒化膜を形成した
後、公知のホトリソ・エツチング技術を用いてこの窒化
膜をパターニングすることにより、バイポーラトランジ
スタのベース・エミッタ形成領域１００上においては中
央にエミッタ開口部１０５を形成し、これを囲むように
窒化膜１０６を残し、ＭＯＳトランジスタ形成領域９８
．９６上においては全面に窒化膜１０７を残し、その他
の領域上においてはすべて窒化膜を除去する。
（Ｃ）に示すようにポリシリコン膜１０３の表面に酸化
膜１０４を形成する。その後、その上の全面に公知のＬ
ＰＣＶＤ法を用いて厚さ１５００人の窒化膜を形成した
後、公知のホトリソ・エツチング技術を用いてこの窒化
膜をパターニングすることにより、バイポーラトランジ
スタのベース・エミッタ形成領域１００上においては中
央にエミッタ開口部１０５を形成し、これを囲むように
窒化膜１０６を残し、ＭＯＳトランジスタ形成領域９８
．９６上においては全面に窒化膜１０７を残し、その他
の領域上においてはすべて窒化膜を除去する。
次いで、７気圧、１０３０℃、３０分程度のポリシリコ
ン膜１０３の酸化を窒化膜１０６゜１０７をマスクとし
て行う、これにより、第２図（ｄ）に示すように、バイ
ポーラトランジスタのベース・エミッタ形成領域１００
上においては、中央のエミッタ形成部分が酸化膜１０Ｂ
となり、その周りにポリシリコンパターン１０３ａが残
る。また、ＭＯＳトランジスタ形成領域９８．９６上に
おいては、全域にポリシリコン膜１０３が残る。
ン膜１０３の酸化を窒化膜１０６゜１０７をマスクとし
て行う、これにより、第２図（ｄ）に示すように、バイ
ポーラトランジスタのベース・エミッタ形成領域１００
上においては、中央のエミッタ形成部分が酸化膜１０Ｂ
となり、その周りにポリシリコンパターン１０３ａが残
る。また、ＭＯＳトランジスタ形成領域９８．９６上に
おいては、全域にポリシリコン膜１０３が残る。
その他領域上のポリシリコン１１１０３はすベテ酸化膜
１０８に変換される。酸化膜１０８の厚さは８０００人
である。
１０８に変換される。酸化膜１０８の厚さは８０００人
である。
次に、公知のＬＰＣＶＤ法を用いて第２図（ｅ）に示す
ように全表面に厚さ５００人の酸化膜１０９を形成する
。
ように全表面に厚さ５００人の酸化膜１０９を形成する
。
次に、公知のホトリソ・エツチング技術を用いて第２図
（ｆ）に示すように、バイポーラトランジスタのベース
・エミッタ形成領域１００上の酸化膜１０９、窒化膜１
０６．酸化膜１０４を残し、その他の領域上の酸化膜１
０９．窒化膜１０７．酸化膜１０４をエツチング除去す
る。その後、公知のイオン注入技術を用いてＭＯＳトラ
ンジスタ形成領域９８．９６上のポリシリコン膜１０３
に導電性を付与するためヒ素をドーズ量Ｉ ＸＩＯ”ｅ
ｌｌ加速電圧４ＱＫｅＶで注入する。この時、バイポー
ラトランジスタのベース・エミッタ形成領域１００上の
ポリシリコンパターン１０３ａには、酸化膜１０９，１
０４が形成されているのでヒ素は導入されない。
（ｆ）に示すように、バイポーラトランジスタのベース
・エミッタ形成領域１００上の酸化膜１０９、窒化膜１
０６．酸化膜１０４を残し、その他の領域上の酸化膜１
０９．窒化膜１０７．酸化膜１０４をエツチング除去す
る。その後、公知のイオン注入技術を用いてＭＯＳトラ
ンジスタ形成領域９８．９６上のポリシリコン膜１０３
に導電性を付与するためヒ素をドーズ量Ｉ ＸＩＯ”ｅ
ｌｌ加速電圧４ＱＫｅＶで注入する。この時、バイポー
ラトランジスタのベース・エミッタ形成領域１００上の
ポリシリコンパターン１０３ａには、酸化膜１０９，１
０４が形成されているのでヒ素は導入されない。
次に、公知のホトリソ・エツチング技術を用いて第２図
（ｇ）に示すように全面に厚さ１５００人のタングステ
ンシリサイド（ＷＳｉｘ） Ｉｌｌ １１０を形成する
。
（ｇ）に示すように全面に厚さ１５００人のタングステ
ンシリサイド（ＷＳｉｘ） Ｉｌｌ １１０を形成する
。
その後、このタングステンシリサイド膜１１０とＭＯＳ
トランジスタ形成領域９８．９６上のポリシリコン膜
１０３を公知のホトリソ・工・ンチング技術により連続
してエツチングしてバターニングすることにより、これ
ら２層膜の残存部からなるゲート電極１１１を第２図（
イ）に示すようにＮＭＯＳトランジスタ形成領域９８お
よびＰＭＯ３トランジスタ形成領域９６上に形成する。
トランジスタ形成領域９８．９６上のポリシリコン膜
１０３を公知のホトリソ・工・ンチング技術により連続
してエツチングしてバターニングすることにより、これ
ら２層膜の残存部からなるゲート電極１１１を第２図（
イ）に示すようにＮＭＯＳトランジスタ形成領域９８お
よびＰＭＯ３トランジスタ形成領域９６上に形成する。
次に、ＭＯＳトランジスタ形成領域９８．９６上を公知
のホトリソ技術によってレジスト１１２で第２図（ｉ）
に示すように覆った上で、バイポーラトランジスタのベ
ース・エミッタ形成領域１００上の酸化膜１０９を同第
２図（ｉ）に示すようにエツチング除去する。その後、
同ベース・エミッタ形成領域１００上のポリシリコンパ
ターン１０３ａに公知のイオン注入技術を用いてボロン
をドーズ量２ ＸＩＯ”ｃｍ−、加速電圧１００ＫｅＶ
で注入する。
のホトリソ技術によってレジスト１１２で第２図（ｉ）
に示すように覆った上で、バイポーラトランジスタのベ
ース・エミッタ形成領域１００上の酸化膜１０９を同第
２図（ｉ）に示すようにエツチング除去する。その後、
同ベース・エミッタ形成領域１００上のポリシリコンパ
ターン１０３ａに公知のイオン注入技術を用いてボロン
をドーズ量２ ＸＩＯ”ｃｍ−、加速電圧１００ＫｅＶ
で注入する。
その後、前記レジスト１１２をマスクとしてウェットエ
ツチングにより酸化膜を９０００人エツチングする。こ
のエツチングにより、前記ポリシリコン膜から変換され
た酸化膜１０日が第２図０）に示すように除去され、ポ
リシリコンパターン１０３ａの中央部（エミッタ形成部
分）に開孔部１１３が形成されると同時にバイポーラト
ランジスタのコレクタ形成領域１０１の表面が露出する
。
ツチングにより酸化膜を９０００人エツチングする。こ
のエツチングにより、前記ポリシリコン膜から変換され
た酸化膜１０日が第２図０）に示すように除去され、ポ
リシリコンパターン１０３ａの中央部（エミッタ形成部
分）に開孔部１１３が形成されると同時にバイポーラト
ランジスタのコレクタ形成領域１０１の表面が露出する
。
次にレジスト１１２を除去した後、８００°Ｃｌ２Ｏ分
程度の酸化を行うことにより、第１図（ロ）に示すよう
に開孔部１１３の内面、ポリシリコンパターン１０３ａ
の端面、コレクタ形成領域１０１の表面およびゲート電
極１１１の上面、側面に厚さ１８０人の酸化膜１１４を
形成する。その後、基板上の全面にレジスト（マスク）
を形成し、公知のホトリソ技術を用いてバイポーラトラ
ンジスタのベース・エミッタ形成領域１００上で窓開け
を行った上で、公知のイオン注入技術を用いて開花部１
１３を通してベース・エミッタ形成Ｎ域１００にボロン
をドーズ量１．５ ＸＩＯ”ＣＩ−、加速電圧１０Ｋｅ
Ｖで注入する。その後、８００°Ｃ２３０分程度のアニ
ールを行う。このアニールにより前記ボロンが活性化さ
れてバイポーラトランジスタのベース・エミッタ形成領
域１００内に活性ベース領域１１５が形成される。この
活性ベース領域１１５はシート抵抗１，５にΩ／口、拡
散深さ０．１５μで形成される。またこのアニール時、
ポリシリコンパターン１０３ａから第２図（１）の工程
でイオン注入したボロンがベース・エミッタ形成領域１
００に拡散し、シート抵抗２００Ω１０．拡散深さ０．
２ハの不活性ベース領域１１６が同時に形成される。
程度の酸化を行うことにより、第１図（ロ）に示すよう
に開孔部１１３の内面、ポリシリコンパターン１０３ａ
の端面、コレクタ形成領域１０１の表面およびゲート電
極１１１の上面、側面に厚さ１８０人の酸化膜１１４を
形成する。その後、基板上の全面にレジスト（マスク）
を形成し、公知のホトリソ技術を用いてバイポーラトラ
ンジスタのベース・エミッタ形成領域１００上で窓開け
を行った上で、公知のイオン注入技術を用いて開花部１
１３を通してベース・エミッタ形成Ｎ域１００にボロン
をドーズ量１．５ ＸＩＯ”ＣＩ−、加速電圧１０Ｋｅ
Ｖで注入する。その後、８００°Ｃ２３０分程度のアニ
ールを行う。このアニールにより前記ボロンが活性化さ
れてバイポーラトランジスタのベース・エミッタ形成領
域１００内に活性ベース領域１１５が形成される。この
活性ベース領域１１５はシート抵抗１，５にΩ／口、拡
散深さ０．１５μで形成される。またこのアニール時、
ポリシリコンパターン１０３ａから第２図（１）の工程
でイオン注入したボロンがベース・エミッタ形成領域１
００に拡散し、シート抵抗２００Ω１０．拡散深さ０．
２ハの不活性ベース領域１１６が同時に形成される。
次に基板上の全面に新たにレジストを形成し、公知のホ
トリソ技術を用いてＰＭＯＳトランジスタ形成領域９６
上で窓開けを行った後、公知のイオン注入技術を用いて
ゲート電極１１１をマスクとしてＰＭＯＳ トランジス
タ形成領域９６にボロンをドーズ量１． ＯＸＩＯ”ｃ
＠−、加速電圧３０ＫｅＶで注入することにより、該ｗ
Ｉ域９６内に第２図（Ｉｌ）で示すようにＰＭＯＳ ト
ランジスタのＰ−オフセット層１１７を形成する。
トリソ技術を用いてＰＭＯＳトランジスタ形成領域９６
上で窓開けを行った後、公知のイオン注入技術を用いて
ゲート電極１１１をマスクとしてＰＭＯＳ トランジス
タ形成領域９６にボロンをドーズ量１． ＯＸＩＯ”ｃ
＠−、加速電圧３０ＫｅＶで注入することにより、該ｗ
Ｉ域９６内に第２図（Ｉｌ）で示すようにＰＭＯＳ ト
ランジスタのＰ−オフセット層１１７を形成する。
次に再度基板上の全面に新たにレジストを形成し、今度
は公知のホトリソ技術を用いてＮＭＯＳトランジスタ形
成領域９８上で窓開けを行った後、公知のイオン注入技
術を用いてゲート電極１１１をマスクとしてＮＭＯＳト
ランジスタ形成領域９日にリンをドーズ量１．５ ＸＩ
Ｏ”Ｃｌ１１− 、 加速電圧３０ＫｅＶで注入するこ
とにより、該領域９日内に第２図に）に示すようにＮＭ
ＯＳトランジスタのＮオフセット層１１Ｂを形成する。
は公知のホトリソ技術を用いてＮＭＯＳトランジスタ形
成領域９８上で窓開けを行った後、公知のイオン注入技
術を用いてゲート電極１１１をマスクとしてＮＭＯＳト
ランジスタ形成領域９日にリンをドーズ量１．５ ＸＩ
Ｏ”Ｃｌ１１− 、 加速電圧３０ＫｅＶで注入するこ
とにより、該領域９日内に第２図に）に示すようにＮＭ
ＯＳトランジスタのＮオフセット層１１Ｂを形成する。
次に、レジストを除去した後、基板上の全面に公知のＬ
ＰＣＶＤ法を用いて厚さ１０００人の酸化膜１１９を第
２図（劫に示すように形成する。さらにその上の全面に
厚さ２０００人のポリシリコン膜１２０を形成する。
ＰＣＶＤ法を用いて厚さ１０００人の酸化膜１１９を第
２図（劫に示すように形成する。さらにその上の全面に
厚さ２０００人のポリシリコン膜１２０を形成する。
その後、ＲＩＥを用いて、ポリシリコン膜＼１２０と酸
化膜１１９を異方性エツチングすることにより、これら
の残存部からなるサイドウオール１２１を第２図（０）
に示すように開孔部１１３の側壁およびゲート電極１１
１の側壁に形成する。
化膜１１９を異方性エツチングすることにより、これら
の残存部からなるサイドウオール１２１を第２図（０）
に示すように開孔部１１３の側壁およびゲート電極１１
１の側壁に形成する。
これにより、この実施例においても第１の実施例と同様
にホトリソ解像最小寸法より小さいエミツタ幅が実現可
能となる。さらにＮＭＯＳ。
にホトリソ解像最小寸法より小さいエミツタ幅が実現可
能となる。さらにＮＭＯＳ。
ＰＭＯＳトランジスタ側においては、０．２μのオフセ
ット層幅が確保されてＬＤＤ構造を実現できる。
ット層幅が確保されてＬＤＤ構造を実現できる。
なお、このサイドウオール形成時のエツチングにより酸
化膜１１４もエツチングされ、開孔部１１３底部の活性
ベース領域１１５表面、コレクタ形成領域１０１表面、
ゲート電極１１１上面、ＭＯＳトランジスタ形成領域９
８．９６（７）７−ス・ドレイン形成領域表面が露出す
る。
化膜１１４もエツチングされ、開孔部１１３底部の活性
ベース領域１１５表面、コレクタ形成領域１０１表面、
ゲート電極１１１上面、ＭＯＳトランジスタ形成領域９
８．９６（７）７−ス・ドレイン形成領域表面が露出す
る。
しかる後、それら露出面とサイドウオール１２１の側面
に９００°Ｃ１３０分程度の酸化によって厚さ２００人
の酸化膜１２２を第２図Φ）に示すように形成する。そ
の後、同図のようにベース・エミッタ形成領域１００上
部分の酸化膜１２２のみを公知のホトリソ・エツチング
技術を用いてエツチング除去する。
に９００°Ｃ１３０分程度の酸化によって厚さ２００人
の酸化膜１２２を第２図Φ）に示すように形成する。そ
の後、同図のようにベース・エミッタ形成領域１００上
部分の酸化膜１２２のみを公知のホトリソ・エツチング
技術を用いてエツチング除去する。
次に基板上の全面にレジストを形成し、公知のホトリソ
技術を用いてコレクタ形成領域１０１およびＮＭＯＳト
ランジスタ形成領域９８上で窓開けを行った後、ＮＭＯ
Ｓトランジスタ形成領域９８部分においてはゲート電極
１１１とサイドウオール１２１をマスクとしてヒ素をド
ーズ量５×１０ ” ｃｍ −” 、加速電圧４０Ｋｅ
Ｖでイオン注入することにより、第２図（ロ）に示すよ
うにコレクタ形成領域１０１内にバイポーラトランジス
タのコレクタ領域１２３、ＮＭＯＳトランジスタ形成領
域９８内にはＮＭＯＳトランジスタのＮ＋層１２４を同
時に形成する。
技術を用いてコレクタ形成領域１０１およびＮＭＯＳト
ランジスタ形成領域９８上で窓開けを行った後、ＮＭＯ
Ｓトランジスタ形成領域９８部分においてはゲート電極
１１１とサイドウオール１２１をマスクとしてヒ素をド
ーズ量５×１０ ” ｃｍ −” 、加速電圧４０Ｋｅ
Ｖでイオン注入することにより、第２図（ロ）に示すよ
うにコレクタ形成領域１０１内にバイポーラトランジス
タのコレクタ領域１２３、ＮＭＯＳトランジスタ形成領
域９８内にはＮＭＯＳトランジスタのＮ＋層１２４を同
時に形成する。
次に公知のＬＰＣＶＤ法を用いて第２図（ｒ）に示すよ
うに全面に厚さ３０００人のポリシリコン膜１２５を形
成し、８００’Ｃ，２０分程度の酸化を行うことにより
その表面に厚さ１６０人の酸化膜１２６を形成する。そ
の後、酸化膜１２６を通してポリシリコン膜１２５に公
知のイオン注入技術を用いてヒ素をドーズ量１． ＯＸ
１０ＩｔｈＣ１−”、加速電圧４０ＫｅＶで注入する
。
うに全面に厚さ３０００人のポリシリコン膜１２５を形
成し、８００’Ｃ，２０分程度の酸化を行うことにより
その表面に厚さ１６０人の酸化膜１２６を形成する。そ
の後、酸化膜１２６を通してポリシリコン膜１２５に公
知のイオン注入技術を用いてヒ素をドーズ量１． ＯＸ
１０ＩｔｈＣ１−”、加速電圧４０ＫｅＶで注入する
。
その後、公知のホトリソ・エツチング技術を用いて酸化
膜１２６とポリシリコン膜１２５をエツチングしバター
ニングすることにより、残存ポリシリコン膜１２５から
なるエミッタ電極１２５ａを第２図（Ｓ）に示すように
開孔部１１３部分に形成する。
膜１２６とポリシリコン膜１２５をエツチングしバター
ニングすることにより、残存ポリシリコン膜１２５から
なるエミッタ電極１２５ａを第２図（Ｓ）に示すように
開孔部１１３部分に形成する。
その後、基板上の全面にレジストを形成し、ＰＭＯＳ
トランジスタ形成領域９６上で公知のホトリソ技術で窓
開けを行った後、公知のイオン注入技術でゲート電極１
１１およびサイドウオール１２１をマスクとしてＰＭＯ
Ｓトランジスタ形成領域９６にボロンをドーズ量２Ｘ１
０ＩＳＣ１−”加速電圧４０ＫｅＶでイオン注入するこ
とにより、第２図（１）に示すように、ＰＭＯＳ トラ
ンジスタ形成領域９６内にＰＭＯＳトランジスタのＰ＋
層１２７を形成する。このＰ°層１２７とＰ−オフセッ
ト層１１７の組合わせでＰＭＯＳ トランジスタのＬＤ
Ｄ構造のソース・ドレインが完成する。
トランジスタ形成領域９６上で公知のホトリソ技術で窓
開けを行った後、公知のイオン注入技術でゲート電極１
１１およびサイドウオール１２１をマスクとしてＰＭＯ
Ｓトランジスタ形成領域９６にボロンをドーズ量２Ｘ１
０ＩＳＣ１−”加速電圧４０ＫｅＶでイオン注入するこ
とにより、第２図（１）に示すように、ＰＭＯＳ トラ
ンジスタ形成領域９６内にＰＭＯＳトランジスタのＰ＋
層１２７を形成する。このＰ°層１２７とＰ−オフセッ
ト層１１７の組合わせでＰＭＯＳ トランジスタのＬＤ
Ｄ構造のソース・ドレインが完成する。
なお、ＮＭＯＳトランジスタ側においては、第２図（ロ
）の工程でＬＤＤ構造のソース・ドレインが完成してい
る。
）の工程でＬＤＤ構造のソース・ドレインが完成してい
る。
次に８００°Ｃ９２０分程度の酸化を行って第２図（Ｌ
Ｊ）に示すように、窒化膜１０６上を除く全面に厚さ９
００人の酸化膜１２８を形成する。
Ｊ）に示すように、窒化膜１０６上を除く全面に厚さ９
００人の酸化膜１２８を形成する。
次に、その酸化膜１２８をマスクとして、ポリシリコン
パターン１０３ａ上の露出窒化膜１０６を第２図（ロ）
に示すようにリン酸によりエツチング除去する。
パターン１０３ａ上の露出窒化膜１０６を第２図（ロ）
に示すようにリン酸によりエツチング除去する。
その後、第２図（ロ）に示すように、公知のＣＶＤ法を
用いて全面に厚さ７０００人、 ＢｘＯｓ２０ｗｔ％Ｂ
、０３８ ｗｔ％の条件でＢＰＳＧ膜１２９を形成し、
９２０°Ｃ１３０分程度のアニールを行うことにより表
面を平坦化する。このアニール時、エミッタ電極１２５
ａからはヒ素が活性ベース領域１１５内に拡散し、シー
ト抵抗２０Ω１０．拡散の深さ０．１μのエミッタ領域
１３０が形成される。
用いて全面に厚さ７０００人、 ＢｘＯｓ２０ｗｔ％Ｂ
、０３８ ｗｔ％の条件でＢＰＳＧ膜１２９を形成し、
９２０°Ｃ１３０分程度のアニールを行うことにより表
面を平坦化する。このアニール時、エミッタ電極１２５
ａからはヒ素が活性ベース領域１１５内に拡散し、シー
ト抵抗２０Ω１０．拡散の深さ０．１μのエミッタ領域
１３０が形成される。
このあと、公知の技術を用いて電極接続のためのコンタ
クトホールを形成し、メタル電極配線を形成することに
より、ＢｉＣＭＯ３半導体装置が完成する。
クトホールを形成し、メタル電極配線を形成することに
より、ＢｉＣＭＯ３半導体装置が完成する。
（発明の効果）
以上詳細に説明したようにこの発明の製造方法によれば
、最小解像寸法より小さなエミツタ幅をもつバイポーラ
トランジスタとともに、ＭＯＳトランジスタはＬＤＤ構
造で製造できる。そして、ＭＯＳトランジスタをＬＤＤ
構造とすることにより、ゲート長が狭くても、ホットキ
ャリア現象を抑えることができ、信頼性の高いＭＯＳト
ランジスタを得ることができる０本発明者が実験したと
ころによると、ｆ ｔ１２ＧＨｚのバイポーラトランジ
スタ（エミッタ面積０．６ Ｘ ３μりと、ＮＭＯＳト
ランジスタのライフタイム（１０％ｇ、の変化時間。
、最小解像寸法より小さなエミツタ幅をもつバイポーラ
トランジスタとともに、ＭＯＳトランジスタはＬＤＤ構
造で製造できる。そして、ＭＯＳトランジスタをＬＤＤ
構造とすることにより、ゲート長が狭くても、ホットキ
ャリア現象を抑えることができ、信頼性の高いＭＯＳト
ランジスタを得ることができる０本発明者が実験したと
ころによると、ｆ ｔ１２ＧＨｚのバイポーラトランジ
スタ（エミッタ面積０．６ Ｘ ３μりと、ＮＭＯＳト
ランジスタのライフタイム（１０％ｇ、の変化時間。
Ｖｏｓ＝ ８ Ｖ、 ＶＧ３＝ ４ Ｖ ） ｒ テ
、Ｔ ＝ Ｉ ＸＩＯ”ｓｅｃ （ゲート長１．４μ
、ゲート幅２０μ）を有するＣＭＯＳトランジスタを実
現できた。ここで、ＮＭＯＳトランジスタのライフタイ
ムτが伸びた原因についてであるが、本構造により製造
したＮＭＯＳトランジスタのドレイン近傍での電界強度
をシミュレーションした結果を第８図に示すように、電
界強度は従来例より掻端に減少させることができ、結果
としてホットキャリア現象が抑えられ、トランジスタの
ライフタイムが向上したと考えられる。
、Ｔ ＝ Ｉ ＸＩＯ”ｓｅｃ （ゲート長１．４μ
、ゲート幅２０μ）を有するＣＭＯＳトランジスタを実
現できた。ここで、ＮＭＯＳトランジスタのライフタイ
ムτが伸びた原因についてであるが、本構造により製造
したＮＭＯＳトランジスタのドレイン近傍での電界強度
をシミュレーションした結果を第８図に示すように、電
界強度は従来例より掻端に減少させることができ、結果
としてホットキャリア現象が抑えられ、トランジスタの
ライフタイムが向上したと考えられる。
このようにこの発明によれば、バイポーラトランジスタ
の高速性能とＭＯＳトランジスタさらにはＣＭＯＳトラ
ンジスタの信頼性の向上を併せて実現できる。さらにこ
の発明の製造方法によれば、バイポーラトランジスタの
エミツタ幅を狭くするサイドウオールの形成工程をＭＯ
Ｓトランジスタ側にも利用してＬＤＤ構造のＭＯＳトラ
ンジスタを形成するようにしたから、全体の工程の簡略
化を図ることができる。
の高速性能とＭＯＳトランジスタさらにはＣＭＯＳトラ
ンジスタの信頼性の向上を併せて実現できる。さらにこ
の発明の製造方法によれば、バイポーラトランジスタの
エミツタ幅を狭くするサイドウオールの形成工程をＭＯ
Ｓトランジスタ側にも利用してＬＤＤ構造のＭＯＳトラ
ンジスタを形成するようにしたから、全体の工程の簡略
化を図ることができる。
さらに、この発明によれば、窒化膜をマスクとしてポリ
シリコン膜を選択酸化する際、その酸化を高圧酸化で行
うようにしたから、低温で厚い酸化膜を成長させること
ができ、この工程以前に形成された各拡散層のプロファ
イルを変化させることなく酸化膜への変換が可能となる
。さらに、高圧酸化によれば常圧法に比して急峻なテー
パーをもつ酸化膜／ポリシリコン界面を形成できるので
、この選択酸化によりゲート電極を形成する場合は、こ
のゲート電極の断面積を大きく確保できる利点がある。
シリコン膜を選択酸化する際、その酸化を高圧酸化で行
うようにしたから、低温で厚い酸化膜を成長させること
ができ、この工程以前に形成された各拡散層のプロファ
イルを変化させることなく酸化膜への変換が可能となる
。さらに、高圧酸化によれば常圧法に比して急峻なテー
パーをもつ酸化膜／ポリシリコン界面を形成できるので
、この選択酸化によりゲート電極を形成する場合は、こ
のゲート電極の断面積を大きく確保できる利点がある。
第１図はこの発明の半導体装置の製造方法の第１の実施
例を示す工程断面図、第２図はこの発明の第２の実施例
を示す工程断面図、第３図は従来の製造方法を示す工程
断面図、第４図は従来の方法の一部を詳細に示す断面図
、第５図は従来の方法で製造されるＮＭＯＳトランジス
タのゲート部分を拡大して示す断面図、第６図はＭＯＳ
トランジスタの構造を示す斜視図、第７図は五極管動作
状態でのＭＯＳトランジスタのチャンネル中の電界分布
を示す特性図、第８図はこの発明の製造法に従って製造
したＮＭＯ３トランジスタのドレイン近傍での電界強度
をシミュレーションした結果を示す特性図である。 ４１・・・基板、４４・・・エピタキシャル層、４５・
・・バイポーラトランジスタ形成領域、４６・・・ＰＭ
Ｏ３トランジスタ形成領域、４８・・・ＮＭＯＳトラン
ジスタ形成領域、４９・・・ＬＯＣＯ３酸化膜、５０・
・・ベース・エミッタ形成領域、５２・・・酸化膜、５
３・・・５ｉＪａ膜、５４・・・ポリシリコン膜、５７
゜５８ 、 ５９ ＝ＳｉｓＮａ膜、６０ ・・・酸化
膜、５４ ａ −・・ポリシリコンパターン、５４ｂ・
・・ポリシリコンパターン、６１・・・不活性ベース領
域、６２・・・開孔部、６４・・・活性ベース領域、６
５・・・Ｐ−オフセット層、６６−Ｎ−、ｔ ７ セｙ
）層、６７−ＣＶＤ Ｓｉ０ｇ膜、６日・・・ポリシ
リコン膜、６９・・・サイドウオール、７０・・・ポリ
シリコン膜、７３・・・エミッタ電極、７５・・・ソー
ス・ドレイン電極、７６・・・ソース・ドレイン電極、
７９・・・エミッタ領域、８１・・・Ｐ層、８２・・・
２３層、９１・・・基板、９４・・・Ｎ型エピタキシャ
ル層、９５・・・バイポーラトランジスタ形成領域、９
６・・・ＰＭＯ３トランジスタ形成領域、９８・・・Ｎ
ＭＯＳトランジスタ形成領域、９９・・・ＬＯＣＯ３酸
化膜、１００・・・ベース・エミッタ形成領域、１０２
・・・酸化膜、１０３・・・ポリシリコン膜、１０６・
・・窒化膜、１０７・・・窒化膜、１０８・・・酸化膜
、１０３ａ・・・ポリシリコンパターン、１１０・・・
タングステンシリサイド膜、１１１・・・ゲート電極、
１１３・・・開孔部、１１５・・・活性ベース領域、１
１６・・・不活性ベース領域、１１７・・・Ｐ−オフセ
ット層、１１８・・・Ｎ−オフセット層、１１９・・・
酸化膜、１２０・・・ポリシリコン膜、１２１・・・サ
イドウオール、１２４・・・Ｎ゛層、１２５・・・ポリ
シリコン層、１２５ａ・・・エミッタ電極、１２７・・
・Ｐ層層、１３０・・・エミッタ領域。 １９ ＋１０．２μｍ 従来方法の一部詳細図 第４図 従来方法（こよるＮＭＯ５Ｔｒのゲート部分第５図 ＭＯＳトランジスタの構造 第６図 ｎ−ゝ ｎ９ ＭＯＳ Ｔｒのチャンネル中の電界（五極管動作状態）
第７図 本発明１こよるＮＭＯ５Ｔｒ電界強度 第８図 手続補正書 平成 ２年６
例を示す工程断面図、第２図はこの発明の第２の実施例
を示す工程断面図、第３図は従来の製造方法を示す工程
断面図、第４図は従来の方法の一部を詳細に示す断面図
、第５図は従来の方法で製造されるＮＭＯＳトランジス
タのゲート部分を拡大して示す断面図、第６図はＭＯＳ
トランジスタの構造を示す斜視図、第７図は五極管動作
状態でのＭＯＳトランジスタのチャンネル中の電界分布
を示す特性図、第８図はこの発明の製造法に従って製造
したＮＭＯ３トランジスタのドレイン近傍での電界強度
をシミュレーションした結果を示す特性図である。 ４１・・・基板、４４・・・エピタキシャル層、４５・
・・バイポーラトランジスタ形成領域、４６・・・ＰＭ
Ｏ３トランジスタ形成領域、４８・・・ＮＭＯＳトラン
ジスタ形成領域、４９・・・ＬＯＣＯ３酸化膜、５０・
・・ベース・エミッタ形成領域、５２・・・酸化膜、５
３・・・５ｉＪａ膜、５４・・・ポリシリコン膜、５７
゜５８ 、 ５９ ＝ＳｉｓＮａ膜、６０ ・・・酸化
膜、５４ ａ −・・ポリシリコンパターン、５４ｂ・
・・ポリシリコンパターン、６１・・・不活性ベース領
域、６２・・・開孔部、６４・・・活性ベース領域、６
５・・・Ｐ−オフセット層、６６−Ｎ−、ｔ ７ セｙ
）層、６７−ＣＶＤ Ｓｉ０ｇ膜、６日・・・ポリシ
リコン膜、６９・・・サイドウオール、７０・・・ポリ
シリコン膜、７３・・・エミッタ電極、７５・・・ソー
ス・ドレイン電極、７６・・・ソース・ドレイン電極、
７９・・・エミッタ領域、８１・・・Ｐ層、８２・・・
２３層、９１・・・基板、９４・・・Ｎ型エピタキシャ
ル層、９５・・・バイポーラトランジスタ形成領域、９
６・・・ＰＭＯ３トランジスタ形成領域、９８・・・Ｎ
ＭＯＳトランジスタ形成領域、９９・・・ＬＯＣＯ３酸
化膜、１００・・・ベース・エミッタ形成領域、１０２
・・・酸化膜、１０３・・・ポリシリコン膜、１０６・
・・窒化膜、１０７・・・窒化膜、１０８・・・酸化膜
、１０３ａ・・・ポリシリコンパターン、１１０・・・
タングステンシリサイド膜、１１１・・・ゲート電極、
１１３・・・開孔部、１１５・・・活性ベース領域、１
１６・・・不活性ベース領域、１１７・・・Ｐ−オフセ
ット層、１１８・・・Ｎ−オフセット層、１１９・・・
酸化膜、１２０・・・ポリシリコン膜、１２１・・・サ
イドウオール、１２４・・・Ｎ゛層、１２５・・・ポリ
シリコン層、１２５ａ・・・エミッタ電極、１２７・・
・Ｐ層層、１３０・・・エミッタ領域。 １９ ＋１０．２μｍ 従来方法の一部詳細図 第４図 従来方法（こよるＮＭＯ５Ｔｒのゲート部分第５図 ＭＯＳトランジスタの構造 第６図 ｎ−ゝ ｎ９ ＭＯＳ Ｔｒのチャンネル中の電界（五極管動作状態）
第７図 本発明１こよるＮＭＯ５Ｔｒ電界強度 第８図 手続補正書 平成 ２年６
Claims (4)
- （１）半導体基板のＭＯＳトランジスタ形成領域上にＭ
ＯＳトランジスタのゲート電極を形成する一方、半導体
基板のバイポーラトランジスタ形成領域中ベース・エミ
ッタ形成領域上には、エミッタ形成部分に開孔部を有す
るポリシリコンパターンを形成し、さらに基板のベース
・エミッタ形成領域内には不活性ベースおよび活性ベー
ス領域を形成する工程と、 前記ベース領域の形成工程と同時にあるいは別工程で基
板のＭＯＳトランジスタ形成領域内に前記ゲート電極を
マスクとしてＬＤＤ構造ソース・ドレイン形成用の低濃
度層を形成する工程と、その後、全面に酸化膜とポリシ
リコン膜を続けて形成した後、これらを異方性エッチン
グでエッチングすることにより、これらの残存部からな
るサイドウォールを前記開孔部の側壁およびゲート電極
の側壁に形成する工程と、 その後、前記サイドウォールの付加により狭められた前
記開孔部より基板の活性ベース領域内にバイポーラトラ
ンジスタのエミッタ領域を形成する一方、基板のＭＯＳ
トランジスタ形成領域には前記ゲート電極およびその両
側のサイドウォールをマスクとしてＬＤＤ構造ソース・
ドレイン形成用の高濃度層を形成する工程とを具備して
なる半導体装置の製造方法。 - （２）半導体基板の表面に素子分離絶縁膜を形成した後
、基板のＭＯＳトランジスタ形成領域上に薄い絶縁膜を
形成し、さらに基板上の全面にポリシリコン膜を形成す
る工程と、 そのポリシリコン膜を窒化膜をマスクとして選択酸化す
ることにより、基板のバイポーラトランジスタ形成領域
中ベース・エミッタ形成領域にはエミッタ形成部分に酸
化膜を有するポリシリコンパターンを形成し、ＭＯＳト
ランジスタ形成領域にはゲート電極としてのポリシリコ
ンパターンを形成し、他のポリシリコン膜はすべて酸化
膜に変換する工程と、 その後、基板のベース・エミッタ形成領域上のポリシリ
コンパターンを通して前記ベース・エミッタ形成領域に
不活性ベース領域をイオン注入で形成する工程と、 その後、前記ポリシリコン膜から変換された酸化膜をす
べて除去する工程と、 この酸化膜除去工程により前記ベース・エミッタ形成領
域上のポリシリコンパターンに生じた開孔部を通して基
板のベース・エミッタ形成領域にイオン注入で活性ベー
ス領域を形成し、ＭＯＳトランジスタ形成領域にはゲー
ト電極をマスクとしてＬＤＤ構造ソース・ドレイン形成
用の低濃度層を形成する工程と、 その後、全面に酸化膜とポリシリコン膜を続けて形成し
た後、これらを異方性エッチングでエッチングすること
により、これらの残存部からなるサイドウォールを前記
開孔部の側壁およびゲート電極の側壁に形成する工程と
、 その後、ポリシリコンの全面形成、不純物ドープ、パタ
ーニングにより、前記サイドウォールが付加された前記
開孔部部分およびゲート電極の両側に前記不純物ドープ
のポリシリコンからなるバイポーラトランジスタのエミ
ッタ電極およびＭＯＳトランジスタのソース・ドレイン
電極を形成する工程と、 その後、熱処理を行うことにより、前記電極からの不純
物拡散で基板の活性ベース領域内にエミッタ領域、基板
のＭＯＳトランジスタ形成領域にはＬＤＤ構造ソース・
ドレイン形成用の高濃度層を形成する工程とを具備して
なる半導体装置の製造方法。 - （３）半導体基板の表面に素子分離絶縁膜を形成した後
、基板のＭＯＳトランジスタ形成領域上に薄い絶縁膜を
形成し、さらに基板上の全面にポリシリコン膜を形成す
る工程と、 そのポリシリコン膜を窒化膜をマスクとして選択酸化す
ることにより、基板のＭＯＳトランジスタ形成領域には
全域にポリシリコン膜を残し、基板のバイポーラトラン
ジスタ形成領域中ベース・エミッタ形成領域にはエミッ
タ形成部分に酸化膜を有するポリシリコンパターンを形
成し、他のポリシリコン膜はすべて酸化膜に変換する工
程と、その後、基板のＭＯＳトランジスタ形成領域部分
のポリシリコン膜上の窒化膜を除去して、そのポリシリ
コン膜上に高融点金属シリサイド層を重ね、これら２層
をパターニングすることによりＭＯＳトランジスタ形成
領域上にゲート電極を形成する工程と、 その後、前記ベース・エミッタ形成領域のポリシリコン
パターンに不純物を導入する工程と、その後、前記ポリ
シリコン膜から変換された酸化膜をすべて除去する工程
と、 その後、前記酸化膜除去工程により前記ベース・エミッ
タ形成領域上のポリシリコンパターンに生じた開孔部を
通して基板に不純物をイオン注入し、アニールすること
により、基板のベース・エミッタ形成領域に活性ベース
領域を形成し、同時に前記ポリシリコンパターンからの
不純物拡散により不活性ベース領域を同ベース・エミッ
タ形成領域に形成する工程と、 その後、ゲート電極をマスクとして基板の ＭＯＳトランジスタ形成領域にＬＤＤ構造ソース・ドレ
イン形成用の低濃度層を形成する工程と、その後、全面
に酸化膜とポリシリコン膜を統けて形成した後、これら
を異方性エッチングでエッチングすることにより、これ
らの残存部からなるサイドウォールを前記開孔部の側壁
およびゲート電極の側壁に形成する工程と、 その後、前記サイドウォールが付加された前記開孔部に
不純物ドープのポリシリコンによってバイポーラトラン
ジスタのエミッタ電極を形成し、このエミッタ電極から
の不純物拡散で基板の活性ベース領域内にバイポーラト
ランジスタのエミッタ領域を形成することと、ゲート電
極とその両側のサイドウォールをマスクとしてイオン注
入で基板のＭＯＳトランジスタ形成領域にＬＤＤ構造ソ
ース・ドレイン形成用の高濃度層を形成することを任意
の順序で実施する工程とを具備してなる半導体装置の製
造方法。 - （４）窒化膜をマスクとするポリシリコン膜の選択酸化
工程は高圧酸化で行うことを特徴とする請求項（２）ま
たは（３）記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1336387A JPH03198371A (ja) | 1989-12-27 | 1989-12-27 | 半導体装置の製造方法 |
| KR1019900020634A KR0152078B1 (ko) | 1989-12-27 | 1990-12-14 | 반도체 장치의 제조방법 |
| EP90125507A EP0435257B1 (en) | 1989-12-27 | 1990-12-27 | Fabrication method for biMOS semiconductor device with improved speed and reliability |
| US07/634,508 US5100815A (en) | 1989-12-27 | 1990-12-27 | Fabrication method for bimos semiconductor devices with improved speed and reliability |
| DE69020708T DE69020708T2 (de) | 1989-12-27 | 1990-12-27 | Verfahren zur Herstellung von biMOS-Halbleiterbauelementen mit verbesserter Schnelligkeit und Zuverlässigkeit. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1336387A JPH03198371A (ja) | 1989-12-27 | 1989-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03198371A true JPH03198371A (ja) | 1991-08-29 |
Family
ID=18298609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1336387A Pending JPH03198371A (ja) | 1989-12-27 | 1989-12-27 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5100815A (ja) |
| EP (1) | EP0435257B1 (ja) |
| JP (1) | JPH03198371A (ja) |
| KR (1) | KR0152078B1 (ja) |
| DE (1) | DE69020708T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281065B1 (en) | 1998-12-15 | 2001-08-28 | Nec Corporation | Semiconductor device fabrication method |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5234844A (en) * | 1988-03-10 | 1993-08-10 | Oki Electric Industry Co., Inc. | Process for forming bipolar transistor structure |
| WO1990013916A1 (en) * | 1989-05-10 | 1990-11-15 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor devices |
| DE69133446T2 (de) * | 1990-11-14 | 2006-02-09 | Samsung Semiconductor, Inc., San Jose | BiCMOS-Verfahren mit Bipolartransistor mit geringem Basis-Rekombinationsstrom |
| JP2625602B2 (ja) * | 1991-01-18 | 1997-07-02 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 集積回路デバイスの製造プロセス |
| FR2679379B1 (fr) * | 1991-07-16 | 1997-04-25 | Thomson Composants Militaires | Procede de fabrication de circuits integres avec electrodes tres etroites. |
| FR2679380B1 (fr) * | 1991-07-16 | 1997-11-21 | Thomson Composants Militaires | Procede de fabrication de circuits integres avec electrodes juxtaposees et circuit integre correspondant. |
| JP3116478B2 (ja) * | 1991-10-29 | 2000-12-11 | ソニー株式会社 | 半導体メモリ装置 |
| US5696006A (en) * | 1992-06-24 | 1997-12-09 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing Bi-MOS device |
| JP2847031B2 (ja) * | 1993-05-03 | 1999-01-13 | 現代電子産業株式会社 | 半導体素子の配線製造方法 |
| US6730549B1 (en) | 1993-06-25 | 2004-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for its preparation |
| JPH0766424A (ja) * | 1993-08-20 | 1995-03-10 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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