JPS61136255A - 複合型半導体装置 - Google Patents
複合型半導体装置Info
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- JPS61136255A JPS61136255A JP25745284A JP25745284A JPS61136255A JP S61136255 A JPS61136255 A JP S61136255A JP 25745284 A JP25745284 A JP 25745284A JP 25745284 A JP25745284 A JP 25745284A JP S61136255 A JPS61136255 A JP S61136255A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（腫業上の利用分針）
不発−は、小型にして、爾負＃駆動、低消費電力注を有
するバイポーラ・ＣＭＯ８＊合型半害体裂置に関装るも
のである。
するバイポーラ・ＣＭＯ８＊合型半害体裂置に関装るも
のである。
（従来技術）
従来、この徨複合型半導体装置は第２図に示す構造を有
してい７ｔ。第２因において１００はＰ型中導体基板、
１０１はＰ型中導体エビ層、１０２は高濃度のＮ型半導
体埋め込み層、１０３はＮ型半導体９エル、１０４はＰ
型半導体層、１０５は高濃就のＮ個半導体層、１０６は
高濃度のＰ型半導体層、１１１はポリシリコンゲート鳩
、１１０μ金属電極である。第２図の左から、１０５ｂ
’ｉミニミッタ１０６ａ ’ｆｒベース、１０５ａ
ｆコレクタとする縦型ｎｐｎバイポーラトランジスタＱ
ｎ−１０６ｃ ２ドレイン、１０６１） をソース、１
０５ｃをバックゲート、１１１ａ をゲートとするＰナ
ヤネルＩＶｉＯ８ＦＥＴ。
してい７ｔ。第２因において１００はＰ型中導体基板、
１０１はＰ型中導体エビ層、１０２は高濃度のＮ型半導
体埋め込み層、１０３はＮ型半導体９エル、１０４はＰ
型半導体層、１０５は高濃就のＮ個半導体層、１０６は
高濃度のＰ型半導体層、１１１はポリシリコンゲート鳩
、１１０μ金属電極である。第２図の左から、１０５ｂ
’ｉミニミッタ１０６ａ ’ｆｒベース、１０５ａ
ｆコレクタとする縦型ｎｐｎバイポーラトランジスタＱ
ｎ−１０６ｃ ２ドレイン、１０６１） をソース、１
０５ｃをバックゲート、１１１ａ をゲートとするＰナ
ヤネルＩＶｉＯ８ＦＥＴ。
１０５ｄ ｋドレイン、１０５ｅ ｆソース、１ｌｌｆ
ｉ をゲートとするＮナヤネルＭＯ８ＦＥＴ ’にそれ
ぞれ示す。
ｉ をゲートとするＮナヤネルＭＯ８ＦＥＴ ’にそれ
ぞれ示す。
い１．１０６ａと１０６ｂ ｉ金属１Ｌ極１１０ ｉ介
して紹醸し、″また、１０５ａと１０５ｃを同様に結線
することにエフ、第３図に示す回路が構成できる。第３
図Ｋｈいて、ＭＰはＰナヤ不ルＭＯ８ＦＥＴ、 Ｑｎは
ｎｐｎバイポーラトランジスタである。２ＭＯ８ＦＥＴ
の次段にｎｐｎバイポーラ全桐成することＶＣ工り、見
かけ上大きなｇｏを有する２ＭＯ８ＦＥＴが構成でき、
相補型回路の出力負荷駆動舵力を大幅に改嵜することが
期待できる。
して紹醸し、″また、１０５ａと１０５ｃを同様に結線
することにエフ、第３図に示す回路が構成できる。第３
図Ｋｈいて、ＭＰはＰナヤ不ルＭＯ８ＦＥＴ、 Ｑｎは
ｎｐｎバイポーラトランジスタである。２ＭＯ８ＦＥＴ
の次段にｎｐｎバイポーラ全桐成することＶＣ工り、見
かけ上大きなｇｏを有する２ＭＯ８ＦＥＴが構成でき、
相補型回路の出力負荷駆動舵力を大幅に改嵜することが
期待できる。
（発明が勢決しょうとする問題点）
し〃為しながら、第２図の構造においてＰＭＯ８ＦＥＴ
とバイポーラトランジスタを構造的に複合化して１次
占有面棟化するために、もし、１０３ａと１０３１）
’に一体化し九とすると第４図の工うになり、１０６ｃ
ｆエミッタ、１０３ａ ｋベース、１０４ｊＬ をコ
レクタとするｍＷｐｎｐバイポーラトランジスタ（Ｑｐ
）か耕ら７？：に形成される。ここで、Ｑｐのペースと
Ｑｎのコレクタが、ＱｐのコレクタとＱｎのベースか、
それぞれ共有するので、１０６ｃ 。
とバイポーラトランジスタを構造的に複合化して１次
占有面棟化するために、もし、１０３ａと１０３１）
’に一体化し九とすると第４図の工うになり、１０６ｃ
ｆエミッタ、１０３ａ ｋベース、１０４ｊＬ をコ
レクタとするｍＷｐｎｐバイポーラトランジスタ（Ｑｐ
）か耕ら７？：に形成される。ここで、Ｑｐのペースと
Ｑｎのコレクタが、ＱｐのコレクタとＱｎのベースか、
それぞれ共有するので、１０６ｃ 。
１０３ｉ、 １０４ａ 、 １０５ｂで寄生ｐｎｐｎサ
イリスタ構造となる。この構造では、Ｑｎのコレクタ電
充に＝９、Ｑｐのベース−エミッタ間電圧を上昇さぜ、
Ｑｐをオンさせ、バルクＣＭＯ８で問題となるラツテア
ッグ現象という欠点が軒ら友に生じる。
イリスタ構造となる。この構造では、Ｑｎのコレクタ電
充に＝９、Ｑｐのベース−エミッタ間電圧を上昇さぜ、
Ｑｐをオンさせ、バルクＣＭＯ８で問題となるラツテア
ッグ現象という欠点が軒ら友に生じる。
このため、第２図において、ｎｐｎノ（イボーラトラン
ジスタ（Ｑｎ）のペースと２ＭＯ８ＦＥＴのバックゲー
ト層ヶ分岨丁°る必要かｂす、その結果、非常に大きな
占有１ＩＬＩ槓を必要とするという欠点があった。
ジスタ（Ｑｎ）のペースと２ＭＯ８ＦＥＴのバックゲー
ト層ヶ分岨丁°る必要かｂす、その結果、非常に大きな
占有１ＩＬＩ槓を必要とするという欠点があった。
本発明は、大占有面積化の欠点を除去するために提案さ
れたもので、ＭＯＳ ＦＥＴとバイポーラトランジス
タラ禰遺的に一体化することを＃似とし、ラツナアッグ
現象金生ずることなく、かつ低消費電力で尚負何駆動能
力の集積回路を高留厩化した半導体装置を提供すること
全目的とする。
れたもので、ＭＯＳ ＦＥＴとバイポーラトランジス
タラ禰遺的に一体化することを＃似とし、ラツナアッグ
現象金生ずることなく、かつ低消費電力で尚負何駆動能
力の集積回路を高留厩化した半導体装置を提供すること
全目的とする。
上記の目的を達成するため、本発明は′＃、１の害′４
型の半導体基板を形成する第１の半導体層と、前８Ｃの
第１０半都体層の主表面の一部領域に設けられ、かつ第
２の導電型のウェル領域全形成する第２の半導体層と、
前記り末２の半導体層の一部に形成され、第２の半導体
層の深さ二りも光分浅い第１の導電型の第３の半導体１
１１と、前記の第３０半都体層円の一部に形成された高
一度の第２の４−型の第４の半導体層と、前記の第３の
＃Ｐ尋体層の題域二り前記の第２０ＬＰ導体層憤域１ｃ
延在し、かつ第１導篭型に対してにショットキ接合を肩
し、第２４１ＮＬ型に対してはオーミック接合を形成す
る第１の金嶋シリサイド−と、前記のｂｉの金橋シリサ
イド喚と１５′Ｉ足り間隔ｔ″離して削配り第２の半導
体層領域に形成された、第１の金橋シリサイド寝と四じ
第２の金糾シリサイド嗅と、前記の第１および第２の金
鞠シリサイド喚と０間に形成された薄い喰化嗅を有する
第１リゲートと、前記の第２の金槁シリサイド膜下■一
部に形成された高濃度の第２の４ｍＷの第５の半導体層
と、前ｇピの第４（１）半導体階上に形成され、かつ第
１の金橋シリ丈イド喚と同様の第３の金属シリサイド喚
と上製え、前記の第１．第２．第３の金槁シリサイド映
を夫々第１、第２．第３の電極とすること七′＃徴とす
る複合型半導体装置を発明の要旨とするものである。
型の半導体基板を形成する第１の半導体層と、前８Ｃの
第１０半都体層の主表面の一部領域に設けられ、かつ第
２の導電型のウェル領域全形成する第２の半導体層と、
前記り末２の半導体層の一部に形成され、第２の半導体
層の深さ二りも光分浅い第１の導電型の第３の半導体１
１１と、前記の第３０半都体層円の一部に形成された高
一度の第２の４−型の第４の半導体層と、前記の第３の
＃Ｐ尋体層の題域二り前記の第２０ＬＰ導体層憤域１ｃ
延在し、かつ第１導篭型に対してにショットキ接合を肩
し、第２４１ＮＬ型に対してはオーミック接合を形成す
る第１の金嶋シリサイド−と、前記のｂｉの金橋シリサ
イド喚と１５′Ｉ足り間隔ｔ″離して削配り第２の半導
体層領域に形成された、第１の金橋シリサイド寝と四じ
第２の金糾シリサイド嗅と、前記の第１および第２の金
鞠シリサイド喚と０間に形成された薄い喰化嗅を有する
第１リゲートと、前記の第２の金槁シリサイド膜下■一
部に形成された高濃度の第２の４ｍＷの第５の半導体層
と、前ｇピの第４（１）半導体階上に形成され、かつ第
１の金橋シリ丈イド喚と同様の第３の金属シリサイド喚
と上製え、前記の第１．第２．第３の金槁シリサイド映
を夫々第１、第２．第３の電極とすること七′＃徴とす
る複合型半導体装置を発明の要旨とするものである。
さらに不発ｆｙ）は第１の導電域の半導体基板を形成す
る第１の半導体層と、前記のｗＪｌの半導体層の主表面
の一部領域に設けらｎｌかつ第２Ｖ導電型のワエル領域
を形成する第２の半導体層と、ｉ１］記の第２の半導体
層の一部に形成され、第２の半導体層の菌さエフも光分
浅い稟１の導１Ｌａの第３の半導体層と、前記の楽３０
半導体ＲＩＩＩ内の一部に形成された高衾凝の第２の４
屯型の第４の半導体層と、前との第３の半導体層の電域
エリ前記の第２の半導体層領域に延在し、刀ムつ第１尋
嵐型に対してはショットキ接合を有し、第２導電型に対
してはオーミック接合を形成する第１の全編シリサイド
喚と、前Ｈごの第１の金槁シリサイド哄と庚足の間隔を
離して前記の＃４２の半導体層画成に形成された、第１
の金椙シリナイド映と同じ第２の金楓シリ丈イド膜と、
前記の第１および第２の金楓シリサイド寝とり閣に形成
された薄い酸化ａｇ會有する第１のゲートと、前記の第
２の金楓シリサイド換下の一部に形成され７？：高濃度
の第２の尋屯型の第５の半導体層と、前記の第４の半導
体層上に形成され、刀λつ第１の金椙シリサ・ｆド膜と
同様の第３の金属７リサイド横とを備え、カ「ｄごの第
１゜第２．第３の金稙シリサイド換を夫々第１．第２、
第３の１１Ｌ極とした半導体装置と、ＳΔごの第１の＃
！−１Ｉｉｐｆ４：層の王衣面の一部冒城に形成された
第１の害紙型の第６の半導体層と一前ａｃの第６の半導
体層領域に用足の間隔′をＩＱＩｔして形成され丸薬２
の導１１Ｌ型の第７及び第８の半導体層と、前肥り第７
．第８の半導体層の上に、夫々第１の尋嵐型に対しては
ショットキ慟合金有し、第２の１１亀型に対してはオー
ミック接合を形成する第４及び第５の金属シリサイド映
と、前記の第４及び第５の金属シリサイド映の間に薄い
酸化膜をＭするゲートとを有する半導体装置全具備する
ことを特徴とする複合型半導体装＃／Ｉｔを発明の要旨
とするものである。
る第１の半導体層と、前記のｗＪｌの半導体層の主表面
の一部領域に設けらｎｌかつ第２Ｖ導電型のワエル領域
を形成する第２の半導体層と、ｉ１］記の第２の半導体
層の一部に形成され、第２の半導体層の菌さエフも光分
浅い稟１の導１Ｌａの第３の半導体層と、前記の楽３０
半導体ＲＩＩＩ内の一部に形成された高衾凝の第２の４
屯型の第４の半導体層と、前との第３の半導体層の電域
エリ前記の第２の半導体層領域に延在し、刀ムつ第１尋
嵐型に対してはショットキ接合を有し、第２導電型に対
してはオーミック接合を形成する第１の全編シリサイド
喚と、前Ｈごの第１の金槁シリサイド哄と庚足の間隔を
離して前記の＃４２の半導体層画成に形成された、第１
の金椙シリナイド映と同じ第２の金楓シリ丈イド膜と、
前記の第１および第２の金楓シリサイド寝とり閣に形成
された薄い酸化ａｇ會有する第１のゲートと、前記の第
２の金楓シリサイド換下の一部に形成され７？：高濃度
の第２の尋屯型の第５の半導体層と、前記の第４の半導
体層上に形成され、刀λつ第１の金椙シリサ・ｆド膜と
同様の第３の金属７リサイド横とを備え、カ「ｄごの第
１゜第２．第３の金稙シリサイド換を夫々第１．第２、
第３の１１Ｌ極とした半導体装置と、ＳΔごの第１の＃
！−１Ｉｉｐｆ４：層の王衣面の一部冒城に形成された
第１の害紙型の第６の半導体層と一前ａｃの第６の半導
体層領域に用足の間隔′をＩＱＩｔして形成され丸薬２
の導１１Ｌ型の第７及び第８の半導体層と、前肥り第７
．第８の半導体層の上に、夫々第１の尋嵐型に対しては
ショットキ慟合金有し、第２の１１亀型に対してはオー
ミック接合を形成する第４及び第５の金属シリサイド映
と、前記の第４及び第５の金属シリサイド映の間に薄い
酸化膜をＭするゲートとを有する半導体装置全具備する
ことを特徴とする複合型半導体装＃／Ｉｔを発明の要旨
とするものである。
欠に不発明の詳細な説明する。なお実施例は一つの例示
であって、本発明の梢神を逸脱しない範囲で、檀々Ｉ／
）変更あるいは改良上行いうることは１°うまでもない
。
であって、本発明の梢神を逸脱しない範囲で、檀々Ｉ／
）変更あるいは改良上行いうることは１°うまでもない
。
第１図は本発明の実施例を示すもので、図において、１
００はＰ型半導体基板（第１の半導体層〕、１０１はＰ
型半導体エビメキシャル層、１０２は高濃度のＮ型半導
体厘め込み＋＝、１０３はＮ型半導体ウェル（第２の半
導体層）、１０４ａ 、 １０４ｂは夫々Ｐ型半尋体層
（第２．第６の半導体層）、１０５ａ 、 １０５ｂ
、 １０５ｃ 、 １０５ｄは夫々高娘度ＯＮ型半導体
層（ｍ９．第５．第７．第８の半導体層）、１ｌｌａ
、 Ｌｌｌｂ ｕゲート層、１１２ａ 、 １１２ｂ。
００はＰ型半導体基板（第１の半導体層〕、１０１はＰ
型半導体エビメキシャル層、１０２は高濃度のＮ型半導
体厘め込み＋＝、１０３はＮ型半導体ウェル（第２の半
導体層）、１０４ａ 、 １０４ｂは夫々Ｐ型半尋体層
（第２．第６の半導体層）、１０５ａ 、 １０５ｂ
、 １０５ｃ 、 １０５ｄは夫々高娘度ＯＮ型半導体
層（ｍ９．第５．第７．第８の半導体層）、１ｌｌａ
、 Ｌｌｌｂ ｕゲート層、１１２ａ 、 １１２ｂ。
１１２ｃ 、 １１２ｄ 、 １Ｌ２ｅ 、 Ｈ２ｆ
、 １１２ｇは夫々金属シリサイド映（第３．第１．第
２．第４．第５゜第６．第７の劃１を示す。
、 １１２ｇは夫々金属シリサイド映（第３．第１．第
２．第４．第５゜第６．第７の劃１を示す。
しη工してこの金属シリサイド暎セＮ型半導体に対して
はショットキ接合ｔ％ Ｐ型半導体に対してはオーミッ
ク注を示す特徴を有するものである。例えは、Ｐｔ３ｉ
（白金シリサイド）は、バリア高さかＮ型シリコン＃−
導体に対しては・０．８５ ｅＶ、 Ｐ型シリコン半
導体に対しては、０．２５ ｅＶであるので、上述の特
徴を満足する。
はショットキ接合ｔ％ Ｐ型半導体に対してはオーミッ
ク注を示す特徴を有するものである。例えは、Ｐｔ３ｉ
（白金シリサイド）は、バリア高さかＮ型シリコン＃−
導体に対しては・０．８５ ｅＶ、 Ｐ型シリコン半
導体に対しては、０．２５ ｅＶであるので、上述の特
徴を満足する。
そこで、第１図中、２ＭＯ８ＦＥＴのソースｅドレイン
を上δＣ１金栖シリサイドｌｌＩ！１１２ｃ 、 １１
２ｂで形成することにＬリショットキＰＭＯ８ＦＥＴか
形成され、かつ、１０４ａとのオーミックコンタクトも
直接とれる。ま友、半導体層１０３とのワエルコンタク
トにｒｉ高濃度Ｎ型牛纒体ｍ １０５ｂを介して金属シ
リサイド１１２ｅでとれる。さらにゲートダイレクトコ
ンタクトとして金属シリサイド１１２ｆ 、 １１２ｇ
’にソース−ドレインと自己壷金的に形成することに
エフ、低ゲート抵抗と縄ｖａ匿化が図れる。第１凶中、
縦型ｎｐｎバイポーラトランジスタのエミッタ電極ｔ！
１１２ａ、ベース嵐極は１１２１） 、 コレクタ電
極は１１２ｃ、２ＭＯ８ＦＥＴのソース電極は１１２ｃ
、 ゲート電極は１ｔ２ｆ 、 ドレイン電極は
１１２ｂ 、バックゲート電極は１１２ｃ″Ｃ″ある。
を上δＣ１金栖シリサイドｌｌＩ！１１２ｃ 、 １１
２ｂで形成することにＬリショットキＰＭＯ８ＦＥＴか
形成され、かつ、１０４ａとのオーミックコンタクトも
直接とれる。ま友、半導体層１０３とのワエルコンタク
トにｒｉ高濃度Ｎ型牛纒体ｍ １０５ｂを介して金属シ
リサイド１１２ｅでとれる。さらにゲートダイレクトコ
ンタクトとして金属シリサイド１１２ｆ 、 １１２ｇ
’にソース−ドレインと自己壷金的に形成することに
エフ、低ゲート抵抗と縄ｖａ匿化が図れる。第１凶中、
縦型ｎｐｎバイポーラトランジスタのエミッタ電極ｔ！
１１２ａ、ベース嵐極は１１２１） 、 コレクタ電
極は１１２ｃ、２ＭＯ８ＦＥＴのソース電極は１１２ｃ
、 ゲート電極は１ｔ２ｆ 、 ドレイン電極は
１１２ｂ 、バックゲート電極は１１２ｃ″Ｃ″ある。
ここで、電極１１２ｃはｎｐｎトランジスタのコレクタ
電極と２ＭＯ８ＦＥＴのドレイン電極と共有するので、
低占有面積化が図れる。さらに、ショット千ＰＭＯ８Ｆ
Ｅ’ｒｋ用いているので、第２図の従来構造に比べ、寄
生横ＷｐｎＰ）ランジスタのエミッタが形成されないた
めラツテアッグの問題がないのでワエル層１０３ をｎ
ｐ ｎバイポーラトランジスタと２ＭＯ８ＦＥＴで分
離する必要がなく、高密度化が図れる。
電極と２ＭＯ８ＦＥＴのドレイン電極と共有するので、
低占有面積化が図れる。さらに、ショット千ＰＭＯ８Ｆ
Ｅ’ｒｋ用いているので、第２図の従来構造に比べ、寄
生横ＷｐｎＰ）ランジスタのエミッタが形成されないた
めラツテアッグの問題がないのでワエル層１０３ をｎ
ｐ ｎバイポーラトランジスタと２ＭＯ８ＦＥＴで分
離する必要がなく、高密度化が図れる。
なお第１図の美施例においてはＰ ＭＯＳ Ｆ’ＥＴ
。
。
８ＭＯ８ＦＥＴ及びバイポーラトランジスタ金具備する
実施Ｎか示されているが、バイポーラトランジスタ及び
２ＭＯ８ＩＴにエフ半導体装置を信成することも可能で
ある。
実施Ｎか示されているが、バイポーラトランジスタ及び
２ＭＯ８ＩＴにエフ半導体装置を信成することも可能で
ある。
（＠明り効果）
以上、説明し７ｔＪＣうに、本発明に工れば小さな占有
面棟内にバイポーラトランジスタとＭＯＳＦＥＴを構造
的に複合化でき、さらに、ラツテアッグ問題もないので
低消費電力で、高負荷駆動能力の＊ｍ回路′を高密度化
できる効果を有するものである。
面棟内にバイポーラトランジスタとＭＯＳＦＥＴを構造
的に複合化でき、さらに、ラツテアッグ問題もないので
低消費電力で、高負荷駆動能力の＊ｍ回路′を高密度化
できる効果を有するものである。
第１図は本発明の複合型半導体装置の実施例、第２図は
従来の複合型半導体装置の餠面桶遺で１、左からｎｐｎ
バイポーラトランジスタ、 ＰＭＯ８ＦＥＴ 、ＮＭＯ
８ＩＴを示す。第３図は従来の複合製半導体装置の回路
図、＠４図は第２凶の構造的マージ化を因つ之断面倦造
を示す。 １００°・・・・・・・・・・・・・・Ｐ型−Ｐ導体基
板１０１・・・・・・・・・・・・・・・Ｐ型半導体エ
ビ層１０２・・・・・・・・・・・・・・・扁＠度Ｎ型
半導体埋め込み層１０３・・・・・・・・・・・・・・
・Ｎ型子導体クエル１０４ａ、 １０４ｂ・・・・・・
Ｐ型半導体１０５ａ−１０５ｄ・・・・・・高濃度Ｎ型
半導体層１１１ＪＬ、１ｌｌｂ ・、 ・・・ ゲ
− ト Ｊｌ−１１２８〜１１２ｇ・・・・・・金楠
シリサイド襄（＊極層）Ｑｎ ・・・・・・・・・・
−・・・・ｎｐｎバイポーラトランジスタＭＰ・・・・
・・・・・・・・・・・ＰチャネルＭＯ８ＰＥＴ特許出
願人 日本′＃Ｌ信電話公社 第１図 第２Ｆ！２ｔ 第３図 第４図
従来の複合型半導体装置の餠面桶遺で１、左からｎｐｎ
バイポーラトランジスタ、 ＰＭＯ８ＦＥＴ 、ＮＭＯ
８ＩＴを示す。第３図は従来の複合製半導体装置の回路
図、＠４図は第２凶の構造的マージ化を因つ之断面倦造
を示す。 １００°・・・・・・・・・・・・・・Ｐ型−Ｐ導体基
板１０１・・・・・・・・・・・・・・・Ｐ型半導体エ
ビ層１０２・・・・・・・・・・・・・・・扁＠度Ｎ型
半導体埋め込み層１０３・・・・・・・・・・・・・・
・Ｎ型子導体クエル１０４ａ、 １０４ｂ・・・・・・
Ｐ型半導体１０５ａ−１０５ｄ・・・・・・高濃度Ｎ型
半導体層１１１ＪＬ、１ｌｌｂ ・、 ・・・ ゲ
− ト Ｊｌ−１１２８〜１１２ｇ・・・・・・金楠
シリサイド襄（＊極層）Ｑｎ ・・・・・・・・・・
−・・・・ｎｐｎバイポーラトランジスタＭＰ・・・・
・・・・・・・・・・・ＰチャネルＭＯ８ＰＥＴ特許出
願人 日本′＃Ｌ信電話公社 第１図 第２Ｆ！２ｔ 第３図 第４図
Claims (3)
- （１）第１の導電型の半導体基板を形成する第１の半導
体層と、前記の第１の半導体層の主表面の一部領域に設
けられ、かつ第２の導電型のウエル領域を形成する第２
の半導体層と、前記の第２の半導体層の一部に形成され
、第２の半導体層の深さより充分浅い第１の導電型の第
３の半導体層と、前記の第３の半導体層内の一部に形成
された高濃度の第２の導電型の第４の半導体層と、前記
の第３の半導体層の領域より前記の第２の半導体層領域
に延在し、かつ第１導電型に対してはショットキ接合を
有し、第２導電型に対してはオーミック接合を形成する
第１の金属シリサイド膜と、前記の第１の金属シリサイ
ド膜と所定の間隔を離して前記の第２の半導体層領域に
形成された、第１の金属シリサイド膜と同じ第２の金属
シリサイド膜と、前記の第１および第２の金属シリサイ
ド膜との間に形成された薄い酸化膜を有する第１のゲー
トと、前記の第２の金属シリサイド膜下の一部に形成さ
れた高濃度の第２の導電型の第５の半導体層と、前記の
第４の半導体層上に形成され、かつ第１の金属シリサイ
ド膜と同様の第３の金属シリサイド膜とを備え、前記の
第１、第２、第３の金属シリサイド膜を夫々第１、第２
、第３の電極とすることを特徴とする複合型半導体装置
。 - （２）第２の導電型の第２の半導体層の底面部に、第２
の導電型の高濃度半導体層を埋め込んだことを特徴とす
る特許請求の範囲第１項記載の複合型半導体装置。 - （３）第１の導電型の半導体基板を形成する第１の半導
体層と、前記の第１の半導体層の主表面の一部領域に設
けられ、かつ第２の導電型のウェル領域を形成する第２
の半導体層と、前記の第２の半導体層の一部に形成され
、第２の半導体層の深さよりも充分浅い第１の導電型の
第３の半導体層と、前記の第３の半導体層内の一部に形
成された高濃度の第２の導電型の第４の半導体層と、前
記の第３の半導体層の領域より前記の第２の半導体層領
域に延在し、かつ第１導電型に対してはショットキ接合
を有し、第２導電型に対してはオーミック接合を形成す
る第１の金属シリサイド膜と、前記の第１の金属シリサ
イド膜と所定の間隔を離して前記の第２の半導体層領域
に形成された、第１の金属シリサイド膜と同じ第２の金
属シリサイド膜と、前記の第１および第２の金属シリサ
イド膜との間に形成された薄い酸化膜を有する第１のゲ
ートと、前記の第２の金属シリサイド膜下の一部に形成
された高濃度の第２の導電型の第５の半導体層と、前記
の第４の半導体層上に形成され、かつ第１の金属シリサ
イド膜と同様の第３の金属シリサイド膜とを備え、前記
の第１、第２、第３の金属シリサイド膜を夫々第１、第
２、第３の電極とした半導体装置と、前記の第１の半導
体層の主表面の一部領域に形成された第１の導電型の第
６の半導体層と、前記の第６の半導体層領域に所定の間
隔を離して形成された第２の導電型の第７及び第８の半
導体層と、前記の第７、第８の半導体層の上に、夫々第
１の導電型に対してはショットキ接合を有し、第２の導
電型に対してはオーミック接合を形成する第４及び第５
の金属シリサイド膜と、前記の第４及び第５の金属シリ
サイド膜の間に薄い酸化膜を有するゲートとを有する半
導体装置を具備することを特徴とする複合型半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25745284A JPH0666425B2 (ja) | 1984-12-07 | 1984-12-07 | 複合型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25745284A JPH0666425B2 (ja) | 1984-12-07 | 1984-12-07 | 複合型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61136255A true JPS61136255A (ja) | 1986-06-24 |
| JPH0666425B2 JPH0666425B2 (ja) | 1994-08-24 |
Family
ID=17306535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25745284A Expired - Lifetime JPH0666425B2 (ja) | 1984-12-07 | 1984-12-07 | 複合型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666425B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328060A (ja) * | 1986-07-04 | 1988-02-05 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
| JPS63179564A (ja) * | 1987-01-21 | 1988-07-23 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| EP0436297A2 (en) * | 1989-12-04 | 1991-07-10 | Raytheon Company | Small BiCMOS transistor |
| US5128741A (en) * | 1988-06-16 | 1992-07-07 | Telefonaktiebolaget L M Ericsson | Methods producing on a semi-conductor substructure a bipolar transistor, or a bipolar and a field effect transistor or a bipolar and a field effect transistor with a complementary field effect transistor and devices resulting from the methods |
| JPH05145023A (ja) * | 1991-11-22 | 1993-06-11 | Mitsubishi Electric Corp | 半導体装置 |
| EP0638935A1 (en) * | 1993-08-13 | 1995-02-15 | Texas Instruments Incorporated | Method of making a BicMOS device |
| WO2000065656A1 (de) * | 1999-04-27 | 2000-11-02 | Infineon Technologies Ag | Substratkontakt für eine leitende wanne in einer halbleiterspeicheranordnung |
-
1984
- 1984-12-07 JP JP25745284A patent/JPH0666425B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328060A (ja) * | 1986-07-04 | 1988-02-05 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
| JPS63179564A (ja) * | 1987-01-21 | 1988-07-23 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| US5128741A (en) * | 1988-06-16 | 1992-07-07 | Telefonaktiebolaget L M Ericsson | Methods producing on a semi-conductor substructure a bipolar transistor, or a bipolar and a field effect transistor or a bipolar and a field effect transistor with a complementary field effect transistor and devices resulting from the methods |
| EP0436297A2 (en) * | 1989-12-04 | 1991-07-10 | Raytheon Company | Small BiCMOS transistor |
| EP0436297A3 (en) * | 1989-12-04 | 1992-06-17 | Raytheon Company | Small bicmos transistor |
| JPH05145023A (ja) * | 1991-11-22 | 1993-06-11 | Mitsubishi Electric Corp | 半導体装置 |
| EP0638935A1 (en) * | 1993-08-13 | 1995-02-15 | Texas Instruments Incorporated | Method of making a BicMOS device |
| US5541134A (en) * | 1993-08-13 | 1996-07-30 | Texas Instruments Incorporated | Bicmos process that supports merged devices |
| WO2000065656A1 (de) * | 1999-04-27 | 2000-11-02 | Infineon Technologies Ag | Substratkontakt für eine leitende wanne in einer halbleiterspeicheranordnung |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666425B2 (ja) | 1994-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |