JP2648808B2 - ＢｉＣＭＯＳ用バイポーラトランジスタ製造法 - Google Patents
ＢｉＣＭＯＳ用バイポーラトランジスタ製造法Info
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Description
【０００１】
【産業上の利用分野】本発明はトランジスタの製造法に
関し、特にＢｉＣＭＯＳ（ＢｉｓｍｕｔｈＣｏｍｐｌｉ
ｍｅｎｔａｒｙ Ｍｅｔａｌｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）に使用される高性能バイポーラトラン
ジスタの製造法に関する。
関し、特にＢｉＣＭＯＳ（ＢｉｓｍｕｔｈＣｏｍｐｌｉ
ｍｅｎｔａｒｙ Ｍｅｔａｌｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）に使用される高性能バイポーラトラン
ジスタの製造法に関する。
【０００２】
【従来の技術】因に、ＢｉＣＭＯＳにおいて多種のバイ
ポーラトランジスタ（ＢＪＴ）が使用されているが、一
般にもっともよく使われているものは二種類あって、第
１の種類のＢＪＴはベース酸化領域（Ｂａｓｅ ｏｘｉ
ｄｅ）によりエミッタ領域を決定するものであり、この
種ＢｉＣＭＯＳによく使われているバイポーラトランジ
スタの構造は第１３図に示す如く、該ＢＪＴ１のベース
酸化領域１１はベース領域１２及びベースコンタクト領
域１３を連接するベース連結ほう素イオンを注入して成
長させたもので、該ベース領域１２及びベースコンタク
ト領域１３がベース連結ほう素イオンを注入して成長し
たベース連接領域１４により間接的に連結していること
から、ベースの電気抵抗が比較的大きく、かつ該ベース
酸化領域１１が成長している際に、ほう素イオンの拡散
が進行するので、一方ではベース連接面がかなり深くな
ってベースとコレクタ接続面の破壊電圧ＢＶｃｂｏが低
下し、他方ではベース連接領域１４もまた拡散してベー
ス領域１２に得入し、ＢＪＴの電流利得が低下して性能
に悪影響を与える。
ポーラトランジスタ（ＢＪＴ）が使用されているが、一
般にもっともよく使われているものは二種類あって、第
１の種類のＢＪＴはベース酸化領域（Ｂａｓｅ ｏｘｉ
ｄｅ）によりエミッタ領域を決定するものであり、この
種ＢｉＣＭＯＳによく使われているバイポーラトランジ
スタの構造は第１３図に示す如く、該ＢＪＴ１のベース
酸化領域１１はベース領域１２及びベースコンタクト領
域１３を連接するベース連結ほう素イオンを注入して成
長させたもので、該ベース領域１２及びベースコンタク
ト領域１３がベース連結ほう素イオンを注入して成長し
たベース連接領域１４により間接的に連結していること
から、ベースの電気抵抗が比較的大きく、かつ該ベース
酸化領域１１が成長している際に、ほう素イオンの拡散
が進行するので、一方ではベース連接面がかなり深くな
ってベースとコレクタ接続面の破壊電圧ＢＶｃｂｏが低
下し、他方ではベース連接領域１４もまた拡散してベー
ス領域１２に得入し、ＢＪＴの電流利得が低下して性能
に悪影響を与える。
【０００３】第２の種類のＢＪＴの構造は、従来のＢｉ
ＣＭＯＳに使用されるバイポーラトランジスタ構造の表
示図である第１４図に示すように、該ＢＪＴ２は側壁ス
ペーサ（Ｓｉｄｅ Ｗａｌｌ Ｓｐａｃｅｒ）２１によ
ってベース領域２２とベースコンタクト領域２３を隔離
するものであり、この方式によりベース領域２２とべー
スコンタクト領域２３の距離を短縮して、大いにベース
の電気抵抗を低減しＢＪＴの性能を向上させ得るもの
の、ベースコンタクト領域２３上の高濃度ほう素イオン
の注入がかなりＢＪＴのエミッターベース接続面に接近
するので、エミッタと基板との間に高電界が生じてエミ
ッターベース接続面の破壊雷圧ＢＶｅｂｏが低下して、
容易にその界面で漏電や信頼庶に問題が生じ、勿論、側
壁スペーサ２１の厚さを増してこの影響を軽くすること
も考えられるが、そうすると今度はＭＯＳの特性に大き
な影響をもたらすことになる。
ＣＭＯＳに使用されるバイポーラトランジスタ構造の表
示図である第１４図に示すように、該ＢＪＴ２は側壁ス
ペーサ（Ｓｉｄｅ Ｗａｌｌ Ｓｐａｃｅｒ）２１によ
ってベース領域２２とベースコンタクト領域２３を隔離
するものであり、この方式によりベース領域２２とべー
スコンタクト領域２３の距離を短縮して、大いにベース
の電気抵抗を低減しＢＪＴの性能を向上させ得るもの
の、ベースコンタクト領域２３上の高濃度ほう素イオン
の注入がかなりＢＪＴのエミッターベース接続面に接近
するので、エミッタと基板との間に高電界が生じてエミ
ッターベース接続面の破壊雷圧ＢＶｅｂｏが低下して、
容易にその界面で漏電や信頼庶に問題が生じ、勿論、側
壁スペーサ２１の厚さを増してこの影響を軽くすること
も考えられるが、そうすると今度はＭＯＳの特性に大き
な影響をもたらすことになる。
【０００４】
【発明が解決しようとする課題】上記従来のＢｉＣＭＯ
Ｓ用バイポーラトランジスタ製造法における問題点に鑑
み、本発明は、バイポーラトランジスタのベース電気抵
抗を低減し、その電流利得を向上し得るＢｉＣＭＯＳ用
バイポーラトランジスタ製造法を提供することを目的と
する。
Ｓ用バイポーラトランジスタ製造法における問題点に鑑
み、本発明は、バイポーラトランジスタのベース電気抵
抗を低減し、その電流利得を向上し得るＢｉＣＭＯＳ用
バイポーラトランジスタ製造法を提供することを目的と
する。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＢｉＣＭＯＳ装置の製造方法は、バイポー
ラトランジスタとＮＭＯＳ及びＰＭＯＳトランジスタと
を有するＢｉＣＭＯＳ装置の製造方法において、（ａ）
隣接した第１、第２及び第３の埋込領域を形成するため
に、基板に第１及び第２の導電型の不純物を注入する過
程と、（ｂ）上記第１、第２及び第３の埋込領域を形成
した後、基板全体にエピタキシャル層（３７）を堆積す
る過程と、（ｃ）ＮＭＯＳ及びＰＭＯＳトランジスタウ
ェルのうちの一方がバイポーラトランジスタウェルと上
記ＮＭＯＳ及びＰＭＯＳトランジスタウェルのうちの他
方との間に配置されるように、バイポーラトランジスタ
ウェル、ＮＭＯＳトランジスタウェル及びＰＭＯＳトラ
ンジスタウェルを形成するために、上記第１、第２及び
第３の埋込領域がある領域で上記エピタキシャル層に第
１及び第２の導電型の不純物を注入する過程と、（ｄ）
上記バイポーラ、ＮＭＯＳ及びＰＭＯＳトランジスタウ
ェルの表面上に二酸化シリコン層（４３）を成長させる
過程と、（ｅ）上記二酸化シリコン層（４３）上にシリ
コン窒化層（４５）を堆積する過程と、（ｆ）上記バイ
ポーラ、ＮＭＯＳ及びＰＭＯＳトランジスタウェルの各
接合部の上にある複数の第１の分離領域、及び上記第１
の分離領域のうちの一つに隣接するバイポーラトランジ
スタウェル表面の第２の分離領域を露出するために上記
シリコン窒化層（４５）をエッチングする過程と、
（ｇ）上記第１及び第２の分離領域にフィールド酸化層
（５１）を成長させる過程と、（ｈ）上記バイポーラト
ランジスタウェル表面の互いに隣接するベース酸化領域
を露出するために上記シリコン窒化層（４５）をエッチ
ングする過程と、（ｉ）上記バイポーラトランジスタの
エミッタの範囲を画定するために上記ベース酸化領域上
にベース酸化層（５３）を成長させる過程と、（ｊ）上
記シリコン窒化層（４５）と上記二酸化シリコン層（４
３）を除く過程と、（ｋ）上記バイポーラ、ＮＭＯＳ及
びＰＭＯＳトランジスタウェル上に犠牲酸化層（５５）
を形成する過程と、（ｌ）上記第２の分離領域（５１）
と上記複数の第１の分離領域（５１）のうちの隣接する
一つとの間のバイポーラトランジスタウェルにバイポー
ラトランジスタのディープコレクタコンタクト（５９）
を形成する過程と、（ｍ）上記犠牲酸化層（５５）を取
り除く過程と、（ｎ）上記バイポーラ、ＮＭＯＳ及びＰ
ＭＯＳトランジスタウェルの表面にゲート酸化層（６
１）を成長させる過程と、（ｏ）バイポーラトランジス
タウェル上の上記ベース酸化層（５３）間の真性ベース
領域（６３）を露出し、向かい合っているベース酸化層
（５３）の対向する部分の厚さを減少するためにエッチ
ングする過程と、（ｐ）上記ベース酸化層（５３）間の
ベース部分（６５）と、上記ベース酸化層の対向する部
分の下側に配置されて上記ベースの一部に接続されるベ
ースリンク部分（６６）とを有するバイポーラトランジ
スタの真性ベースを形成するために、上記真性ベース領
域にイオン注入する過程と、（ｑ）上記ゲート酸化層
（６１）上、及び上記真性ベース領域（６３）上にポリ
シリコン層（６７）を堆積する過程と、（ｒ）上記ポリ
シリコン層（６７）に不純物を注入し、上記真性ベース
（６３）の一部であるベース表面にエミッタ領域（６
９）を形成するために上記ポリシリコン層（６７）から
不純物を拡散させることを可能にする高温熱処理によっ
て上記ポリシリコン層（６７）中の不純物をドライブイ
ンする過程と、を有する。
め、本発明のＢｉＣＭＯＳ装置の製造方法は、バイポー
ラトランジスタとＮＭＯＳ及びＰＭＯＳトランジスタと
を有するＢｉＣＭＯＳ装置の製造方法において、（ａ）
隣接した第１、第２及び第３の埋込領域を形成するため
に、基板に第１及び第２の導電型の不純物を注入する過
程と、（ｂ）上記第１、第２及び第３の埋込領域を形成
した後、基板全体にエピタキシャル層（３７）を堆積す
る過程と、（ｃ）ＮＭＯＳ及びＰＭＯＳトランジスタウ
ェルのうちの一方がバイポーラトランジスタウェルと上
記ＮＭＯＳ及びＰＭＯＳトランジスタウェルのうちの他
方との間に配置されるように、バイポーラトランジスタ
ウェル、ＮＭＯＳトランジスタウェル及びＰＭＯＳトラ
ンジスタウェルを形成するために、上記第１、第２及び
第３の埋込領域がある領域で上記エピタキシャル層に第
１及び第２の導電型の不純物を注入する過程と、（ｄ）
上記バイポーラ、ＮＭＯＳ及びＰＭＯＳトランジスタウ
ェルの表面上に二酸化シリコン層（４３）を成長させる
過程と、（ｅ）上記二酸化シリコン層（４３）上にシリ
コン窒化層（４５）を堆積する過程と、（ｆ）上記バイ
ポーラ、ＮＭＯＳ及びＰＭＯＳトランジスタウェルの各
接合部の上にある複数の第１の分離領域、及び上記第１
の分離領域のうちの一つに隣接するバイポーラトランジ
スタウェル表面の第２の分離領域を露出するために上記
シリコン窒化層（４５）をエッチングする過程と、
（ｇ）上記第１及び第２の分離領域にフィールド酸化層
（５１）を成長させる過程と、（ｈ）上記バイポーラト
ランジスタウェル表面の互いに隣接するベース酸化領域
を露出するために上記シリコン窒化層（４５）をエッチ
ングする過程と、（ｉ）上記バイポーラトランジスタの
エミッタの範囲を画定するために上記ベース酸化領域上
にベース酸化層（５３）を成長させる過程と、（ｊ）上
記シリコン窒化層（４５）と上記二酸化シリコン層（４
３）を除く過程と、（ｋ）上記バイポーラ、ＮＭＯＳ及
びＰＭＯＳトランジスタウェル上に犠牲酸化層（５５）
を形成する過程と、（ｌ）上記第２の分離領域（５１）
と上記複数の第１の分離領域（５１）のうちの隣接する
一つとの間のバイポーラトランジスタウェルにバイポー
ラトランジスタのディープコレクタコンタクト（５９）
を形成する過程と、（ｍ）上記犠牲酸化層（５５）を取
り除く過程と、（ｎ）上記バイポーラ、ＮＭＯＳ及びＰ
ＭＯＳトランジスタウェルの表面にゲート酸化層（６
１）を成長させる過程と、（ｏ）バイポーラトランジス
タウェル上の上記ベース酸化層（５３）間の真性ベース
領域（６３）を露出し、向かい合っているベース酸化層
（５３）の対向する部分の厚さを減少するためにエッチ
ングする過程と、（ｐ）上記ベース酸化層（５３）間の
ベース部分（６５）と、上記ベース酸化層の対向する部
分の下側に配置されて上記ベースの一部に接続されるベ
ースリンク部分（６６）とを有するバイポーラトランジ
スタの真性ベースを形成するために、上記真性ベース領
域にイオン注入する過程と、（ｑ）上記ゲート酸化層
（６１）上、及び上記真性ベース領域（６３）上にポリ
シリコン層（６７）を堆積する過程と、（ｒ）上記ポリ
シリコン層（６７）に不純物を注入し、上記真性ベース
（６３）の一部であるベース表面にエミッタ領域（６
９）を形成するために上記ポリシリコン層（６７）から
不純物を拡散させることを可能にする高温熱処理によっ
て上記ポリシリコン層（６７）中の不純物をドライブイ
ンする過程と、を有する。
【０００６】また、過程（ｒ）の後に、更に、（ｓ）Ｎ
ＭＯＳ及びＰＭＯＳトランジスタのゲート電極とバイポ
ーラトランジスタのポリシリコンエミッタ（６９）とを
形成するために上記ポリシリコン層（６７）をエッチン
グする過程と、（ｔ）ＮＭＯＳトランジスタウェルにＮ
型のＬＤＤイオン注入を行い、ＰＭＯＳトランジスタウ
ェルにＰ型のＬＤＤイオン注入を行い、バイポーラトラ
ンジスタウェルに上記Ｎ型のＬＤＤ及びＰ型のＬＤＤイ
オン注入のうちのいずれかを同時に行う過程と、（ｕ）
上記Ｎ型のＬＤＤ及びＰ型のＬＤＤイオン注入の後、上
記バイポーラ、ＮＭＯＳ及びＰＭＯＳトランジスタウェ
ル上に酸化層（７１）を堆積する過程と、（ｖ）ゲート
電極とポリシリコンエミッタの各側壁にＬＤＤ側壁スペ
ーサ（７３）を形成するために上記酸化層（７１）を異
方性エッチングする過程と、（ｗ）上記ＮＭＯＳトラン
ジスタのソース及びドレイン（７５）、上記ＰＭＯＳト
ランジスタのソース及びドレイン（７７）、及び上記真
性ベースのベースリンク部分の回りにバイポーラトラン
ジスタのベース領域（７９）を形成するために、上記バ
イポーラ、ＮＭＯＳ及びＰＭＯＳトランジスタウェルに
第１及び第２の導電型の不純物を注入する過程と、を含
むＢｉＣＭＯＳ装置の製造方法に関する。
ＭＯＳ及びＰＭＯＳトランジスタのゲート電極とバイポ
ーラトランジスタのポリシリコンエミッタ（６９）とを
形成するために上記ポリシリコン層（６７）をエッチン
グする過程と、（ｔ）ＮＭＯＳトランジスタウェルにＮ
型のＬＤＤイオン注入を行い、ＰＭＯＳトランジスタウ
ェルにＰ型のＬＤＤイオン注入を行い、バイポーラトラ
ンジスタウェルに上記Ｎ型のＬＤＤ及びＰ型のＬＤＤイ
オン注入のうちのいずれかを同時に行う過程と、（ｕ）
上記Ｎ型のＬＤＤ及びＰ型のＬＤＤイオン注入の後、上
記バイポーラ、ＮＭＯＳ及びＰＭＯＳトランジスタウェ
ル上に酸化層（７１）を堆積する過程と、（ｖ）ゲート
電極とポリシリコンエミッタの各側壁にＬＤＤ側壁スペ
ーサ（７３）を形成するために上記酸化層（７１）を異
方性エッチングする過程と、（ｗ）上記ＮＭＯＳトラン
ジスタのソース及びドレイン（７５）、上記ＰＭＯＳト
ランジスタのソース及びドレイン（７７）、及び上記真
性ベースのベースリンク部分の回りにバイポーラトラン
ジスタのベース領域（７９）を形成するために、上記バ
イポーラ、ＮＭＯＳ及びＰＭＯＳトランジスタウェルに
第１及び第２の導電型の不純物を注入する過程と、を含
むＢｉＣＭＯＳ装置の製造方法に関する。
【０００７】
【作用】本発明は、上記のように、ベース連接領域にイ
オンを注入する前に、まず一層の薄いベース酸化層を成
長させていることから、ベースイオン注入時に一部のイ
オンが該ベース酸化層を通過して、その下方に細長いベ
ース連接領域を形成してＢＪＴベースとベースコンタク
ト領域とを接続させることができ、また、そのベースコ
ンタクト領域は製造ステップの末期にイオン注入される
ので、製造ステップ前期における高温を伴うステップに
おいて、ベースコンタクト領域の高濃度ドープがベース
領域までに拡散侵入するということが生じなくなる。
オンを注入する前に、まず一層の薄いベース酸化層を成
長させていることから、ベースイオン注入時に一部のイ
オンが該ベース酸化層を通過して、その下方に細長いベ
ース連接領域を形成してＢＪＴベースとベースコンタク
ト領域とを接続させることができ、また、そのベースコ
ンタクト領域は製造ステップの末期にイオン注入される
ので、製造ステップ前期における高温を伴うステップに
おいて、ベースコンタクト領域の高濃度ドープがベース
領域までに拡散侵入するということが生じなくなる。
【０００８】そして、上記第４のステップを、「そし
て、その上面にシリカ層を成長させた後、窒化シリコン
を気相堆積させ、次にフォトマスクを利用してフィール
ド領域部分における窒化シリコンをエッチング除去し、
並びにもう一度フォトマスクを利用してＮ型ウェルのフ
ィールド領域にほう素のフィールドイオン注入を行なっ
て、一層のフィールド酸化層を成長させる」ようにする
と、ＮＰＮ型のＢＪＴばかりでなく、ＰＮＰ型のＢＪＴ
製造ステップにもなる。
て、その上面にシリカ層を成長させた後、窒化シリコン
を気相堆積させ、次にフォトマスクを利用してフィール
ド領域部分における窒化シリコンをエッチング除去し、
並びにもう一度フォトマスクを利用してＮ型ウェルのフ
ィールド領域にほう素のフィールドイオン注入を行なっ
て、一層のフィールド酸化層を成長させる」ようにする
と、ＮＰＮ型のＢＪＴばかりでなく、ＰＮＰ型のＢＪＴ
製造ステップにもなる。
【０００９】この発明の上記またはその他の目的、特徴
および利点は、図面を参照しての以下の実施例の詳細な
説明から一層明らかとなろう。
および利点は、図面を参照しての以下の実施例の詳細な
説明から一層明らかとなろう。
【００１０】
【実施例】まず、本発明のＢｉＣＭＯＳ用バイポーラト
ランジスタ製造法について説明すると、本発明は上記
「従来の技術」の項で述べた第１の種類のＢＪＴ製造法
が余りに複雑に過ぎ、かつベース連接領域の電気抵抗が
増加し、並びに製造過程において、ベース連結ほう素イ
オンがベース領域まで拡散して電流利得が低下するこ
と、及び第２の種類のＢＪＴ製造法では、エミッタとベ
ースの接続面で高電界が生じその接続面に漏電や信頼度
の問題があることなどから、本発明の高性能バイポーラ
トランジスタの製造法を研究開発したのであり、直接基
板イオンを注入して基板連接に利用し、ベース領域とベ
ースコンタクト領域との間に連接領域を形成して、同時
に製造過程において、該ベースコンタクト領域とエミッ
ターベース接続面の間隔を制御することにより、その接
続面の漏電を防止し電流利得を向上させるのである。
ランジスタ製造法について説明すると、本発明は上記
「従来の技術」の項で述べた第１の種類のＢＪＴ製造法
が余りに複雑に過ぎ、かつベース連接領域の電気抵抗が
増加し、並びに製造過程において、ベース連結ほう素イ
オンがベース領域まで拡散して電流利得が低下するこ
と、及び第２の種類のＢＪＴ製造法では、エミッタとベ
ースの接続面で高電界が生じその接続面に漏電や信頼度
の問題があることなどから、本発明の高性能バイポーラ
トランジスタの製造法を研究開発したのであり、直接基
板イオンを注入して基板連接に利用し、ベース領域とベ
ースコンタクト領域との間に連接領域を形成して、同時
に製造過程において、該ベースコンタクト領域とエミッ
ターベース接続面の間隔を制御することにより、その接
続面の漏電を防止し電流利得を向上させるのである。
【００１１】図１に示すのは、本発明のＢｉＣＭＯＳ用
バイポーラトランジスタ製造のステップを表示する図
で、この各製造ステップを図示を参照しながら順に説明
する； （１） 図１に示すように、まずＰ型基板３１の上にイ
オン注入法により、Ｎ＋埋込層（Ｂｕｒｉｅｄ Ｌａｙ
ｅｒ）３３若しくはＮ＋及びＰ埋込層の両埋込層を形成
する。
バイポーラトランジスタ製造のステップを表示する図
で、この各製造ステップを図示を参照しながら順に説明
する； （１） 図１に示すように、まずＰ型基板３１の上にイ
オン注入法により、Ｎ＋埋込層（Ｂｕｒｉｅｄ Ｌａｙ
ｅｒ）３３若しくはＮ＋及びＰ埋込層の両埋込層を形成
する。
【００１２】（２〕 次に、図２に示す如く、その上面
にＮ−−エピタキシ層３７或いはＰ−−エピタキシ層
（Ｅｐｉｔａｘｙ Ｌａｙｅｒ）を成長させる。
にＮ−−エピタキシ層３７或いはＰ−−エピタキシ層
（Ｅｐｉｔａｘｙ Ｌａｙｅｒ）を成長させる。
【００１３】（３） さらに、図３に示すように、従来
の方法に基づいてＮ型ウェル（Ｗｅｌｌ）３９及びＰ型
ウェル４１を造る。
の方法に基づいてＮ型ウェル（Ｗｅｌｌ）３９及びＰ型
ウェル４１を造る。
【００１４】（４） そして、図４に示すように、その
上面に酸化膜（ＳｉＯ２）４３を成長させた後、窒化シ
リコン（Ｓｉ３Ｎ４）４５を気相堆積（ＣＶＤ）し、次
にフォトマスクを利用してフィールド領域（Ｆｉｅ１ｄ
Ｒｅｇｉｏｎ）４７部分における窒化シリコン４５を
エッチング除去し、並びにもう一度フォトマスクを利用
してＰ型ウェル４１のフィールド領域にほう素のフィー
ルドイオン注入（Ｆｉｅｌｄ Ｉｍｐｌａｎｔ）４９を
行なって、一層のフィールド酸化層（ＦｉｅｌｄＯｘｉ
ｄｅ）５１を成長させる。これは一般のＬＯＣＯＳ（Ｌ
ｏｃａｌ ｏｘｉｄａｔｉｏｎ Ｏｎ ｓｉｌｉｃｏ
ｎ）絶縁技術の作業法と同じである。フィールド酸化層
５１は各ウェルの境界領域の他、図６に示すように、バ
イポーラトランジスタウェルの領域内にディープコレク
タ５９の領域分離のために形成することができる。
上面に酸化膜（ＳｉＯ２）４３を成長させた後、窒化シ
リコン（Ｓｉ３Ｎ４）４５を気相堆積（ＣＶＤ）し、次
にフォトマスクを利用してフィールド領域（Ｆｉｅ１ｄ
Ｒｅｇｉｏｎ）４７部分における窒化シリコン４５を
エッチング除去し、並びにもう一度フォトマスクを利用
してＰ型ウェル４１のフィールド領域にほう素のフィー
ルドイオン注入（Ｆｉｅｌｄ Ｉｍｐｌａｎｔ）４９を
行なって、一層のフィールド酸化層（ＦｉｅｌｄＯｘｉ
ｄｅ）５１を成長させる。これは一般のＬＯＣＯＳ（Ｌ
ｏｃａｌ ｏｘｉｄａｔｉｏｎ Ｏｎ ｓｉｌｉｃｏ
ｎ）絶縁技術の作業法と同じである。フィールド酸化層
５１は各ウェルの境界領域の他、図６に示すように、バ
イポーラトランジスタウェルの領域内にディープコレク
タ５９の領域分離のために形成することができる。
【００１５】（５） 続いて、図５に示すように、もう
一度フォトマスクを利用して部分的に窒化シリコンをエ
ッチング除去し、然る後、エッチング除去した部分にベ
ース酸化層（Ｂａｓｅ ｏｘｉｄｅ）５３を成長させて
ＢＪＴのエミッタ領域を限定する。このベース酸化層５
３の成長は酸化膜４３よりも厚くなされてフィールド酸
化層５１と類似し、異なる所はフィールドイオン注入を
行なわないことだけである。
一度フォトマスクを利用して部分的に窒化シリコンをエ
ッチング除去し、然る後、エッチング除去した部分にベ
ース酸化層（Ｂａｓｅ ｏｘｉｄｅ）５３を成長させて
ＢＪＴのエミッタ領域を限定する。このベース酸化層５
３の成長は酸化膜４３よりも厚くなされてフィールド酸
化層５１と類似し、異なる所はフィールドイオン注入を
行なわないことだけである。
【００１６】（６） このステップは、図６に示すよう
に、残留したすべての窒化シリコン及びその下方の酸化
膜層４３をエッチング除去して、一層の犠牲酸化層（Ｓ
ａｃｒｉｆｉａｌ ｏｘｉｄｅ）５５を成長させ、然る
後、ＭＯＳＦＥＴ（Ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒ
ａｎｓｉｓｔｏｒ）臨界電圧のイオン層５７の形成を行
ない、並びにＢＪＴディープコレクタ（Ｄｅｅｐ ｃｏ
ｌｌｅｃｔｏｒ）を形成するためにイオン注入してコレ
クタ領域５９を形成して、ＢＪＴコレクタの直列電気抵
抗を低減する。
に、残留したすべての窒化シリコン及びその下方の酸化
膜層４３をエッチング除去して、一層の犠牲酸化層（Ｓ
ａｃｒｉｆｉａｌ ｏｘｉｄｅ）５５を成長させ、然る
後、ＭＯＳＦＥＴ（Ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒ
ａｎｓｉｓｔｏｒ）臨界電圧のイオン層５７の形成を行
ない、並びにＢＪＴディープコレクタ（Ｄｅｅｐ ｃｏ
ｌｌｅｃｔｏｒ）を形成するためにイオン注入してコレ
クタ領域５９を形成して、ＢＪＴコレクタの直列電気抵
抗を低減する。
【００１７】（７） 次に、図７に示すように、上記犠
牲酸化層５５をエッチング除去し、かつ一層の酸化層６
１を成長させてＭＯＳＦＥＴゲートの酸化層とし、次に
フォトマスクによりＢＪＴベース領域６３にしようとす
る領域のその上面の酸化層をエッチング除去する。この
際、比較的厚膜に形成された真性ベース領域を画定する
２つのベース酸化膜５３の、互いに向かい合う側の一部
も削られる。図７に示すように、ベース酸化層５３の真
性ベース領域側の一部の厚さが減少する。さらにほう素
イオンをＢＪＴベースイオンとして注入して、ベース酸
化層５３の相互間にＰ型のベース６５を、及び一部エッ
チングされたベース酸化層５３の下側にベース連接領域
６６を形成する。
牲酸化層５５をエッチング除去し、かつ一層の酸化層６
１を成長させてＭＯＳＦＥＴゲートの酸化層とし、次に
フォトマスクによりＢＪＴベース領域６３にしようとす
る領域のその上面の酸化層をエッチング除去する。この
際、比較的厚膜に形成された真性ベース領域を画定する
２つのベース酸化膜５３の、互いに向かい合う側の一部
も削られる。図７に示すように、ベース酸化層５３の真
性ベース領域側の一部の厚さが減少する。さらにほう素
イオンをＢＪＴベースイオンとして注入して、ベース酸
化層５３の相互間にＰ型のベース６５を、及び一部エッ
チングされたベース酸化層５３の下側にベース連接領域
６６を形成する。
【００１８】（８） そして、図８に示す如く、一層の
ポリシリコン（Ｐｏｌｙ Ｓｉ）６７を気相堆積してＭ
ＯＳＦＥＴのゲート及びＢＪＴのエミッターとし、続い
て燐（Ｐ）或いは砒素（Ａｓ）の不純物イオンを注入し
て、ポリシリコンのドープ（Ｄｏｐｅ）をＮ＋にする。
さらに高温ドライブイン（Ｄｒｉｖｅ ｉｎ）して、ポ
リシリコンから不純物をシリコン表面開口のベース領域
６５の上部に拡散してＮ＋のエミッタ領域６９を形成す
る。開口部分となるベース酸化膜５３の膜厚が比較的に
厚いので、エミッタ領域６９が略ベース酸化膜５３間に
形成される。
ポリシリコン（Ｐｏｌｙ Ｓｉ）６７を気相堆積してＭ
ＯＳＦＥＴのゲート及びＢＪＴのエミッターとし、続い
て燐（Ｐ）或いは砒素（Ａｓ）の不純物イオンを注入し
て、ポリシリコンのドープ（Ｄｏｐｅ）をＮ＋にする。
さらに高温ドライブイン（Ｄｒｉｖｅ ｉｎ）して、ポ
リシリコンから不純物をシリコン表面開口のベース領域
６５の上部に拡散してＮ＋のエミッタ領域６９を形成す
る。開口部分となるベース酸化膜５３の膜厚が比較的に
厚いので、エミッタ領域６９が略ベース酸化膜５３間に
形成される。
【００１９】（９） 図９に示すように、フォトマスク
により上記ポリシリコン６７をエッチング除去し、残余
のポリシリコン領域でＭＯＳＦＥＴゲート及びＢＪＴの
エミッタ６９を形成した後、一般のＭＯＳＦＥＴ製造工
程に基づいてＮ−ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）及びＰ−ＬＤＤのイオン注入を行ない、その
うちのＮＭＯＳはＮ−ＬＤＤのイオン注入を行ない、Ｐ
ＭＯＳ及びＢＪＴ部分はＰ−ＬＤＤのイオン注入を行な
うのであるが、完全にＮ−ＬＤＤのイオン注入をしても
よく、（図中ではＮＭＯＳ部分の製造工程は従来技術に
属すので、ＢＪＴ部分だけを表示している）、続いて、
その上方に一層の酸化層７１を被覆する。
により上記ポリシリコン６７をエッチング除去し、残余
のポリシリコン領域でＭＯＳＦＥＴゲート及びＢＪＴの
エミッタ６９を形成した後、一般のＭＯＳＦＥＴ製造工
程に基づいてＮ−ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）及びＰ−ＬＤＤのイオン注入を行ない、その
うちのＮＭＯＳはＮ−ＬＤＤのイオン注入を行ない、Ｐ
ＭＯＳ及びＢＪＴ部分はＰ−ＬＤＤのイオン注入を行な
うのであるが、完全にＮ−ＬＤＤのイオン注入をしても
よく、（図中ではＮＭＯＳ部分の製造工程は従来技術に
属すので、ＢＪＴ部分だけを表示している）、続いて、
その上方に一層の酸化層７１を被覆する。
【００２０】（１０） 図１０に示すように、上記被覆
酸化層７１に対して異方性のエッチングを施してＬＤＤ
側壁スペーサ（Ｓｐａｃｅｒ）７３を形成し、この際、
ＭＯＳＦＥＴのポリシリコンゲート及びＢＪＴのポリシ
リコンエミッタの周縁にみなスペーサ領域があって、そ
のスペーサ領域のエッチングを完全に行なうため、必ず
オーバエッチング（Ｏｖｅｒ ｅｔｃｈｉｎｇ）を行っ
て、ポリシリコンエミッタ６９のスペーサ７３の外縁に
あるベース酸化層を完全にエッチング除去する。
酸化層７１に対して異方性のエッチングを施してＬＤＤ
側壁スペーサ（Ｓｐａｃｅｒ）７３を形成し、この際、
ＭＯＳＦＥＴのポリシリコンゲート及びＢＪＴのポリシ
リコンエミッタの周縁にみなスペーサ領域があって、そ
のスペーサ領域のエッチングを完全に行なうため、必ず
オーバエッチング（Ｏｖｅｒ ｅｔｃｈｉｎｇ）を行っ
て、ポリシリコンエミッタ６９のスペーサ７３の外縁に
あるベース酸化層を完全にエッチング除去する。
【００２１】（１１） 続くステップは、ＭＯＳ部分と
ＢＪＴ部分を含んで図示した図１１に示すように、この
ステップは一般のＭＯＳＦＥＴ製造過程と同じく、ま
ず、Ｎ＋フォトマスク（ｎ−ｓｅｌｅｃｔ ｍａｓｋ）
を使ってＮＭＯＳトランジスタのソース（Ｓｏｕｒｃ
ｅ）及びドレイン（Ｄｒａｉｎ）領域にＮ＋イオン注入
を行ない、ＭＯＳソース／ドレイン７５を形成する。然
る後、Ｐ＋フォトマスク（ｐ−ｓｅｌｅｃｔ ｍａｓ
ｋ）を使用してＰＭＯＳトランジスタのソース及びドレ
イン領域にＰ＋イオン注入を行ない、ＭＯＳソース／ド
レイン７７を形成する。この際、ポリシリコンエミッタ
スペーサ７３の外側にもＰ＋イオンが打たれ、Ｐ＋のベ
ースコンタクト領域７９が形成される。
ＢＪＴ部分を含んで図示した図１１に示すように、この
ステップは一般のＭＯＳＦＥＴ製造過程と同じく、ま
ず、Ｎ＋フォトマスク（ｎ−ｓｅｌｅｃｔ ｍａｓｋ）
を使ってＮＭＯＳトランジスタのソース（Ｓｏｕｒｃ
ｅ）及びドレイン（Ｄｒａｉｎ）領域にＮ＋イオン注入
を行ない、ＭＯＳソース／ドレイン７５を形成する。然
る後、Ｐ＋フォトマスク（ｐ−ｓｅｌｅｃｔ ｍａｓ
ｋ）を使用してＰＭＯＳトランジスタのソース及びドレ
イン領域にＰ＋イオン注入を行ない、ＭＯＳソース／ド
レイン７７を形成する。この際、ポリシリコンエミッタ
スペーサ７３の外側にもＰ＋イオンが打たれ、Ｐ＋のベ
ースコンタクト領域７９が形成される。
【００２２】（１２） 続いて、従来の方法により酸化
層及びＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｕｓ Ｓ
ｉｌｉｃｏｎ Ｇｌａｓｓ）層を被覆して絶縁及び平坦
化し、次に、コンタクト孔（Ｃｏｎｔａｃｔ）を穿って
金属を堆積してＢＪＴ及びＭＯＳＦＥＴ部品の端子を接
続形成した後、再び一層の保護膜（Ｐａｓｓｉｖａｔｉ
ｏｎ）を加えて金属線を保護し、最後に保護膜に幾つか
の窓を開口して、集積回路のパッケージ時の接続に役立
てる。そして、図１２に示すように、これら後段ステッ
プにおいて加熱処理を付加えられている時に、上記ＢＪ
Ｔエミッタ領域側面のベースコンタクト領域７９を横向
きに拡散させてベース連接領域６６と互いに接続するの
で、ベースの電気抵抗が大幅に低減してＢＪＴの性能を
向上する。上記はＮＰＮ型のＢＪＴ製造ステップである
が、もしもＰＮＰ型のＢＪＴの場合は、単に、上記Ｐ型
ウェルのフィールド領域におけるほう素のフィールドイ
オン注入をＮ型ウェルに替え、ベース連接領域を燐或い
は砒素イオンで注入し、及びポリシリコンドープをほう
素イオン注入に替えれば良く、製造ステップの中では極
めて簡単な技術に属するので、ここでは饒舌しないこと
にする。
層及びＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｕｓ Ｓ
ｉｌｉｃｏｎ Ｇｌａｓｓ）層を被覆して絶縁及び平坦
化し、次に、コンタクト孔（Ｃｏｎｔａｃｔ）を穿って
金属を堆積してＢＪＴ及びＭＯＳＦＥＴ部品の端子を接
続形成した後、再び一層の保護膜（Ｐａｓｓｉｖａｔｉ
ｏｎ）を加えて金属線を保護し、最後に保護膜に幾つか
の窓を開口して、集積回路のパッケージ時の接続に役立
てる。そして、図１２に示すように、これら後段ステッ
プにおいて加熱処理を付加えられている時に、上記ＢＪ
Ｔエミッタ領域側面のベースコンタクト領域７９を横向
きに拡散させてベース連接領域６６と互いに接続するの
で、ベースの電気抵抗が大幅に低減してＢＪＴの性能を
向上する。上記はＮＰＮ型のＢＪＴ製造ステップである
が、もしもＰＮＰ型のＢＪＴの場合は、単に、上記Ｐ型
ウェルのフィールド領域におけるほう素のフィールドイ
オン注入をＮ型ウェルに替え、ベース連接領域を燐或い
は砒素イオンで注入し、及びポリシリコンドープをほう
素イオン注入に替えれば良く、製造ステップの中では極
めて簡単な技術に属するので、ここでは饒舌しないこと
にする。
【００２３】
【発明の効果】上記のように構成された、本発明は、Ｂ
ｉＣＭＯＳ用バイポーラトランジスタを製造する過程や
その製品において、下記のような効果を有する； １． ことさらに他のベース連接領域を注入する必要が
なく、直接、ベース領域とベースコンタクト領域が連結
されるので、ベースの電気抵抗を低減することができ
る。
ｉＣＭＯＳ用バイポーラトランジスタを製造する過程や
その製品において、下記のような効果を有する； １． ことさらに他のベース連接領域を注入する必要が
なく、直接、ベース領域とベースコンタクト領域が連結
されるので、ベースの電気抵抗を低減することができ
る。
【００２４】２． ベースコンタクト領域及びベース領
域の接続面深度が浅いので、極めて容易に垂直方向の規
格サイズを縮小することができる。
域の接続面深度が浅いので、極めて容易に垂直方向の規
格サイズを縮小することができる。
【００２５】３． エミッタ・ベースの接合面がベース
酸化膜相互間に形成されるので、ベースコンタクト領域
とエミッタ・ベース接合面との距離が比較的長く保た
れ、容易に漏電せず信頼度が高くなる。
酸化膜相互間に形成されるので、ベースコンタクト領域
とエミッタ・ベース接合面との距離が比較的長く保た
れ、容易に漏電せず信頼度が高くなる。
【００２６】４． ベースコンタクト領域がベース領域
に拡散侵入しないので、電流利得の低下が生じなくな
る。
に拡散侵入しないので、電流利得の低下が生じなくな
る。
【００２７】５． 従って、製造したＢＪＴの電流利得
を向上し、ＢｉＣＭＯＳに使われるバイポーラトランジ
スタの性能を向上させる。
を向上し、ＢｉＣＭＯＳに使われるバイポーラトランジ
スタの性能を向上させる。
【図１】本発明のＢｉＣＭＯＳ用バイポーラトランジス
タ製造ステップを表示する図である。
タ製造ステップを表示する図である。
【図２】本発明のＢｉＣＭＯＳ用バイポーラトランジス
タ製造ステップを表示する図である。
タ製造ステップを表示する図である。
【図３】本発明のＢｉＣＭＯＳ用バイポーラトランジス
タ製造ステップを表示する図である。
タ製造ステップを表示する図である。
【図４】本発明のＢｉＣＭＯＳ用バイポーラトランジス
タ製造ステップを表示する図である。
タ製造ステップを表示する図である。
【図５】本発明のＢｉＣＭＯＳ用バイポーラトランジス
タ製造ステップを表示する図である。
タ製造ステップを表示する図である。
【図６】本発明のＢｉＣＭＯＳ用バイポーラトランジス
タ製造ステップを表示する図である。
タ製造ステップを表示する図である。
【図７】本発明のＢｉＣＭＯＳ用バイポーラトランジス
タ製造ステップを表示する図である。
タ製造ステップを表示する図である。
【図８】本発明のＢｉＣＭＯＳ用バイポーラトランジス
タ製造ステップを表示する図である。
タ製造ステップを表示する図である。
【図９】本発明のＢｉＣＭＯＳ用バイポーラトランジス
タ製造ステップを表示する図である。
タ製造ステップを表示する図である。
【図１０】本発明のＢｉＣＭＯＳ用バイポーラトランジ
スタ製造ステップを表示する図である。
スタ製造ステップを表示する図である。
【図１１】本発明のＢｉＣＭＯＳ用バイポーラトランジ
スタ製造ステップを表示する図である。
スタ製造ステップを表示する図である。
【図１２】本発明のＢｉＣＭＯＳ用バイポーラトランジ
スタ製造ステップを表示する図である。
スタ製造ステップを表示する図である。
【図１３】従来のＢｉＣＭＯＳ用バイポーラトランジス
タの構造例を表示する図である。
タの構造例を表示する図である。
【図１４】従来のＢｉＣＭＯＳ用バイポーラトランジス
タの他の構造例を表示する図である。
タの他の構造例を表示する図である。
３１ ベース ３３ 単埋込層 ３５ 双埋込層 ３７ エピタキシ層 ３９ Ｎ型ウェル ４１ Ｐ型ウェル ４３ 二酸化シリコン ４５ 窒化シリコン ４７ フィールド領域 ４９ フィールド酸化層 ５１ フィールド酸化層 ５３ ベース酸化層 ５５ 犠牲酸化層 ５７ イオン層 ６１ 酸化層 ６３ ＢＪＴベース領域 ６５ ベース連接領域 ６７ ポリシリコン ６９ エミッタ領域 ７１ 酸化層 ７３ ポリシリコンエミッタスペーサ ７５ ドレイン ７９ Ｐ＋のベースコンタクト領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柯 文 川 台湾新竹市科学園区研発六路２号 (56)参考文献 特開 昭63−284854（ＪＰ，Ａ) 特開 平２−246148（ＪＰ，Ａ) 特開 平３−49256（ＪＰ，Ａ) 特開 昭58−157157（ＪＰ，Ａ)
Claims (4)
- 【請求項１】バイポーラトランジスタとＮＭＯＳ及びＰ
ＭＯＳトランジスタとを有するＢｉＣＭＯＳ装置の製造
方法であって、 （ａ） 隣接した第１、第２及び第３の埋込領域を形成
するために、基板に第１及び第２の導電型の不純物を注
入する過程と、 （ｂ） 前記第１、第２及び第３の埋込領域を形成した
後、基板全体にエピタキシャル層（３７）を堆積する過
程と、 （ｃ） ＮＭＯＳ及びＰＭＯＳトランジスタウェルのう
ちの一方がバイポーラトランジスタウェルと前記ＮＭＯ
Ｓ及びＰＭＯＳトランジスタウェルのうちの他方との間
に配置されるように、バイポーラトランジスタウェル、
ＮＭＯＳトランジスタウェル及びＰＭＯＳトランジスタ
ウェルを形成するために、前記第１、第２及び第３の埋
込領域がある領域で前記エピタキシャル層に第１及び第
２の導電型の不純物を注入する過程と、 （ｄ） 前記バイポーラ、ＮＭＯＳ及びＰＭＯＳトラン
ジスタウェルの表面上に二酸化シリコン層（４３）を成
長させる過程と、 （ｅ） 前記二酸化シリコン層（４３）上にシリコン窒
化層（４５）を堆積する過程と、 （ｆ） 前記バイポーラ、ＮＭＯＳ及びＰＭＯＳトラン
ジスタウェルの各接合部の上にある複数の第１の分離領
域、及び前記第１の分離領域のうちの一つに隣接するバ
イポーラトランジスタウェル表面の第２の分離領域を露
出するために前記シリコン窒化層（４５）をエッチング
する過程と、 （ｇ） 前記第１及び第２の分離領域にフィールド酸化
層（５１）を成長させる過程と、 （ｈ） 前記バイポーラトランジスタウェル表面の互い
に隣接するベース酸化領域を露出するために前記シリコ
ン窒化層（４５）をエッチングする過程と、 （ｉ） 前記バイポーラトランジスタのエミッタの範囲
を画定するために前記ベース酸化領域上にベース酸化層
（５３）を成長させる過程と、 （ｊ） 前記シリコン窒化層（４５）と前記二酸化シリ
コン層（４３）を除く過程と、 （ｋ） 前記バイポーラ、ＮＭＯＳ及びＰＭＯＳトラン
ジスタウェル上に犠牲酸化層（５５）を形成する過程
と、 （ｌ） 前記第２の分離領域（５１）と前記複数の第１
の分離領域（５１）のうちの隣接する一つとの間のバイ
ポーラトランジスタウェルにバイポーラトランジスタの
ディープコレクタコンタクト（５９）を形成する過程
と、 （ｍ） 前記犠牲酸化層（５５）を取り除く過程と、 （ｎ） 前記バイポーラ、ＮＭＯＳ及びＰＭＯＳトラン
ジスタウェルの表面にゲート酸化層（６１）を成長させ
る過程と、 （ｏ） バイポーラトランジスタウェル上の前記ベース
酸化層（５３）間の真性ベース領域（６３）を露出し、
向かい合っているベース酸化層（５３）の対向する部分
の厚さを減少するためにエッチングする過程と、 （ｐ） 前記ベース酸化層（５３）間のベース部分（６
５）と、前記ベース酸化層の対向する部分の下側に配置
されて前記ベースの一部に接続されるベースリンク部分
（６６）とを有するバイポーラトランジスタの真性ベー
スを形成するために、前記真性ベース領域にイオン注入
する過程と、 （ｑ） 前記ゲート酸化層（６１）上、及び前記真性ベ
ース領域（６３）上にポリシリコン層（６７）を堆積す
る過程と、 （ｒ） 前記ポリシリコン層（６７）に不純物を注入
し、前記真性ベース（６３）の一部であるベース表面に
エミッタ領域（６９）を形成するために前記ポリシリコ
ン層（６７）から不純物を拡散させることを可能にする
高温熱処理によって前記ポリシリコン層（６７）中の不
純物をドライブインする過程と、 を有するＢｉＣＭＯＳ装置の製造方法。 - 【請求項２】請求項１記載のＢｉＣＭＯＳ装置の製造方
法において、過程（ｒ）の後に、更に、 （ｓ） ＮＭＯＳ及びＰＭＯＳトランジスタのゲート電
極とバイポーラトランジスタのポリシリコンエミッタ
（６９）とを形成するために前記ポリシリコン層（６
７）をエッチングする過程と、 （ｔ） ＮＭＯＳトランジスタウェルにＮ型のＬＤＤイ
オン注入を行い、ＰＭＯＳトランジスタウェルにＰ型の
ＬＤＤイオン注入を行い、バイポーラトランジスタウェ
ルに前記Ｎ型のＬＤＤ及びＰ型のＬＤＤイオン注入のう
ちのいずれかを同時に行う過程と、 （ｕ） 前記Ｎ型のＬＤＤ及びＰ型のＬＤＤイオン注入
の後、前記バイポーラ、ＮＭＯＳ及びＰＭＯＳトランジ
スタウェル上に酸化層（７１）を堆積する過程と、 （ｖ） ゲート電極とポリシリコンエミッタの各側壁に
ＬＤＤ側壁スペーサ（７３）を形成するために前記酸化
層（７１）を異方性エッチングする過程と、 （ｗ） 前記ＮＭＯＳトランジスタのソース及びドレイ
ン（７５）、前記ＰＭＯＳトランジスタのソース及びド
レイン（７７）、及び前記真性ベースのベースリンク部
分の回りにバイポーラトランジスタのベース領域（７
９）を形成するために、前記バイポーラ、ＮＭＯＳ及び
ＰＭＯＳトランジスタウェルに第１及び第２の導電型の
不純物を注入する過程と、 を含むＢｉＣＭＯＳ装置の製造方法。 - 【請求項３】請求項１記載のＢｉＣＭＯＳ装置の製造方
法において、更に、過程（ｆ）と（ｇ）との間に、 （ｆ１）前記ＮＭＯＳ及びＰＭＯＳトランジスタウェル
のうちの一つの表面のフィールドイオン注入領域（４
７）を露出するために前記シリコン窒化層（４５）をエ
ッチングする過程と、 （ｆ２）前記フィールドイオン注入領域（４７）にボロ
ン注入領域（４９）を形成する過程と、 を含むＢｉＣＭＯＳ装置の製造方法。 - 【請求項４】請求項１記載のＢｉＣＭＯＳ装置の製造方
法において、更に、過程（ｋ）及び（ｌ）との間に、 形成されるべきＮＭＯＳ及びＰＭＯＳトランジスタの閾
値電圧を調整するために前記犠牲酸化層（５５）に不純
物（５７）を注入する過程、 を含むＢｉＣＭＯＳ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4339161A JP2648808B2 (ja) | 1992-12-18 | 1992-12-18 | ＢｉＣＭＯＳ用バイポーラトランジスタ製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4339161A JP2648808B2 (ja) | 1992-12-18 | 1992-12-18 | ＢｉＣＭＯＳ用バイポーラトランジスタ製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224375A JPH06224375A (ja) | 1994-08-12 |
| JP2648808B2 true JP2648808B2 (ja) | 1997-09-03 |
Family
ID=18324822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4339161A Expired - Fee Related JP2648808B2 (ja) | 1992-12-18 | 1992-12-18 | ＢｉＣＭＯＳ用バイポーラトランジスタ製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2648808B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294659A (ja) * | 2004-04-02 | 2005-10-20 | Isahaya Electronics Corp | 抵抗内蔵バイポーラトランジスタ |
| CN112071757B (zh) * | 2020-08-28 | 2023-10-03 | 重庆中科渝芯电子有限公司 | 一种基于BiCMOS工艺的硅锗异质结双极晶体管的制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284854A (ja) * | 1987-05-18 | 1988-11-22 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JP2866389B2 (ja) * | 1989-03-20 | 1999-03-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0349256A (ja) * | 1989-07-17 | 1991-03-04 | Sharp Corp | 半導体装置 |
-
1992
- 1992-12-18 JP JP4339161A patent/JP2648808B2/ja not_active Expired - Fee Related
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|---|---|
| JPH06224375A (ja) | 1994-08-12 |
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