JPS6058644A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6058644A JPS6058644A JP16785183A JP16785183A JPS6058644A JP S6058644 A JPS6058644 A JP S6058644A JP 16785183 A JP16785183 A JP 16785183A JP 16785183 A JP16785183 A JP 16785183A JP S6058644 A JPS6058644 A JP S6058644A
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- JP
- Japan
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- layer
- electrode
- film
- substrate
- polycrystalline
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、配線技術を改良した半導体装置に関する。
周知の如く、半導体装置例えばＭＯ８型トランジスタに
おいては、基板表面のソース、ドレイン領域と接続する
コンタクト電極や基板上に素子分離領域を介して設けら
れた内部配線電極等の材料として、Ａｔ等に代って下層
が不純物をドープした多結晶シリコンで、上層がＡｔ等
の金属又は金属硅化物からなる積層構造のものが用いら
れている。なお、下層に多結晶シリコンを用いる理由と
しては、Ａｔ等の金属が直接基板と接触すると熱処理時
に基板につきぬが生ずるからである。
おいては、基板表面のソース、ドレイン領域と接続する
コンタクト電極や基板上に素子分離領域を介して設けら
れた内部配線電極等の材料として、Ａｔ等に代って下層
が不純物をドープした多結晶シリコンで、上層がＡｔ等
の金属又は金属硅化物からなる積層構造のものが用いら
れている。なお、下層に多結晶シリコンを用いる理由と
しては、Ａｔ等の金属が直接基板と接触すると熱処理時
に基板につきぬが生ずるからである。
しかしながら、従来のＭＯＳ ｉ ）ランノスタによれ
ば、内部配線電極の下層の材料として不純物をドープし
た多結晶シリコンが用いられているため、素子分離領域
等を介して上記電極と基板の間の寄生容量が大きくなる
という欠点を有する。しかるに、寄生容量を低下させる
ことは、近年ＩＣの高集積化に伴って動作スピードを向
上させるために、配線電極の低抵抗化のみならず大きな
技術的な課題となっている。
ば、内部配線電極の下層の材料として不純物をドープし
た多結晶シリコンが用いられているため、素子分離領域
等を介して上記電極と基板の間の寄生容量が大きくなる
という欠点を有する。しかるに、寄生容量を低下させる
ことは、近年ＩＣの高集積化に伴って動作スピードを向
上させるために、配線電極の低抵抗化のみならず大きな
技術的な課題となっている。
このようなことから、寄生容量を低下させる手段として
層間の絶縁膜を厚くすることが考えられるが、かかる場
合、コンタクトホールの加工の場合にみられるようにそ
の加工精度に難点を有するため、絶縁膜を厚くすること
には限界がある。
層間の絶縁膜を厚くすることが考えられるが、かかる場
合、コンタクトホールの加工の場合にみられるようにそ
の加工精度に難点を有するため、絶縁膜を厚くすること
には限界がある。
本発明は上記事情に鑑みてなされたもので、コンタクト
電極やダート電極を低抵抗化して高速化を図ることは勿
論のこと、基板上に絶縁膜を介して設けられる内部配線
電極の寄生容量を低下し得る半導体装置を提供すること
を目的とするものである。
電極やダート電極を低抵抗化して高速化を図ることは勿
論のこと、基板上に絶縁膜を介して設けられる内部配線
電極の寄生容量を低下し得る半導体装置を提供すること
を目的とするものである。
本発明は、コンタクト電極及びゲート電極を下層が不純
物を含む多結晶シリコン層でかつ上層が金属膜又は金属
硅化物層からなる積層構造とし、内部配線電極を下層が
不純物を含まない多結晶シリコン層でかつ上層が金属層
又は金属硅化物層からなる積層構造とすることによって
、前述の目的を達成することを図ったことを骨子とする
ものである。
物を含む多結晶シリコン層でかつ上層が金属膜又は金属
硅化物層からなる積層構造とし、内部配線電極を下層が
不純物を含まない多結晶シリコン層でかつ上層が金属層
又は金属硅化物層からなる積層構造とすることによって
、前述の目的を達成することを図ったことを骨子とする
ものである。
以下、本発明の一実施例に係るＭＯ８型トランジスタを
、製造方法を併記しつつ第１図〜第３図を参照して説明
する。
、製造方法を併記しつつ第１図〜第３図を参照して説明
する。
まず、半導体基板としてのＰ型のＳｔ基板１の所定の表
面に、常法により素子分離領域としてのフィールド酸化
膜２、熱酸化膜（図示せず）を順次形成した。つづいて
、全面に膜厚２０００Ｘの多結晶シリコン層（図示せず
）を形成した後、全面に７オトンジスト膜を塗布、乾燥
し、写真蝕刻法によｐｃ−ト電極形成予定部に対応する
フォトレジスト膜を選択的に除去し、レジストパターン
（図示せず）を形成した。次いで、このレジストパター
ンをマスクとして前記多結晶シリコン層に砒素を加速電
圧４０ｋｅＶ、ドーズ 。
面に、常法により素子分離領域としてのフィールド酸化
膜２、熱酸化膜（図示せず）を順次形成した。つづいて
、全面に膜厚２０００Ｘの多結晶シリコン層（図示せず
）を形成した後、全面に７オトンジスト膜を塗布、乾燥
し、写真蝕刻法によｐｃ−ト電極形成予定部に対応する
フォトレジスト膜を選択的に除去し、レジストパターン
（図示せず）を形成した。次いで、このレジストパター
ンをマスクとして前記多結晶シリコン層に砒素を加速電
圧４０ｋｅＶ、ドーズ 。
量３Ｘ１０１５／１ｙｎ２の条件でイオン注入した。ひ
きつづき、レジストパターンを除去した後、全面に膜厚
３０００ＸのＴａＳｉ２層（図示せず）を形成した。更
に、このＴａＳｉ２層上に所定の形状のレジストパター
ンを形成し死後、このレジス） Ａターンをマスクとし
てＴａＳｉ２層、多結晶シリコン層を順次エツチング除
去し、Ｔａ５１２パターン３と砒素をドーグした多結晶
シリコンパターン４１からなるダート電極５、及びこの
ダート電極５に接続したＴａＳｉ２パターン３と砒素を
ドーグしない多結晶シリコンパターン４２からなる第１
の内部配線電極６を形成した。この後、ダート電極５を
マスクとして前記熱酸化膜を選択的に除去し、ダート絶
縁膜７を形成した。
きつづき、レジストパターンを除去した後、全面に膜厚
３０００ＸのＴａＳｉ２層（図示せず）を形成した。更
に、このＴａＳｉ２層上に所定の形状のレジストパター
ンを形成し死後、このレジス） Ａターンをマスクとし
てＴａＳｉ２層、多結晶シリコン層を順次エツチング除
去し、Ｔａ５１２パターン３と砒素をドーグした多結晶
シリコンパターン４１からなるダート電極５、及びこの
ダート電極５に接続したＴａＳｉ２パターン３と砒素を
ドーグしない多結晶シリコンパターン４２からなる第１
の内部配線電極６を形成した。この後、ダート電極５を
マスクとして前記熱酸化膜を選択的に除去し、ダート絶
縁膜７を形成した。
次に、前記ダート電極５等をマスクとして基板Ｉ Ｋ
ｎ型不純物をイオン注入し、Ｎ型のソース、ドレイン領
域８，９を形成した。つづいて、熱酸化処理を施して基
板１上に酸化膜（図示せず）を形成し、全面に厚さ５ｏ
ｏｏ１ｏｃｖｐｓｉｏ２膜１０を被着した後、ＰＥＰ法
によシソース、ドレイン領域８．９の一部に対応するＣ
ＶＤ Ｓ １０２ ｉｌｏを開孔し、コンタクトホール
１１．ｌｌｆ診成した。次いで、全面に厚さ１０００Ｘ
の多結晶シリコン層を堆積した後、前記と同様にしてソ
ース領域８と接続する多結晶シリコン層部分に砒素をイ
オン注入した。更に、全面に厚さ８０００ＸのＡｔ層を
被着後、このＡｔ層及び多結晶シリコン層を適宜ノ母タ
ーニングし、ソース領域８にコンタクトホール１ノを介
して接続するコンタクト電極ノ２、及びこのコンタクト
電極１２に接続した第２の内部配線電極１３を形成した
。
ｎ型不純物をイオン注入し、Ｎ型のソース、ドレイン領
域８，９を形成した。つづいて、熱酸化処理を施して基
板１上に酸化膜（図示せず）を形成し、全面に厚さ５ｏ
ｏｏ１ｏｃｖｐｓｉｏ２膜１０を被着した後、ＰＥＰ法
によシソース、ドレイン領域８．９の一部に対応するＣ
ＶＤ Ｓ １０２ ｉｌｏを開孔し、コンタクトホール
１１．ｌｌｆ診成した。次いで、全面に厚さ１０００Ｘ
の多結晶シリコン層を堆積した後、前記と同様にしてソ
ース領域８と接続する多結晶シリコン層部分に砒素をイ
オン注入した。更に、全面に厚さ８０００ＸのＡｔ層を
被着後、このＡｔ層及び多結晶シリコン層を適宜ノ母タ
ーニングし、ソース領域８にコンタクトホール１ノを介
して接続するコンタクト電極ノ２、及びこのコンタクト
電極１２に接続した第２の内部配線電極１３を形成した
。
ここで、コンタクト電極１２は砒素をドープし７’ｃ多
結ｓｌ＋シリコンパターン１４１ と１１パターン１５
とからなシ、内部配線電極１３は砒素をドープしない多
結晶シリコンパターン１４２ とＡｔノやターン１５と
からなってＭＯ８型トランジスタが製造された（第１図
〜３図図示）。
結ｓｌ＋シリコンパターン１４１ と１１パターン１５
とからなシ、内部配線電極１３は砒素をドープしない多
結晶シリコンパターン１４２ とＡｔノやターン１５と
からなってＭＯ８型トランジスタが製造された（第１図
〜３図図示）。
本発明に係るＭＯ８型トランジスタは、第１図〜３図に
示す如く、Ｐ型のＳｉ基板１表面にＮ＋型のソース、ド
レイン領域８．９を設け、基板１上にソース、ドレイン
領域８，９の一部に夫夫接続した下層が砒素をドーグし
た多結晶シリコンパターン１５．で上層カＡｔｚ＃ター
ン１５からなる２層構造のコンタクト電極１２を設け、
同基板１上にダート絶縁膜７を介して下層が砒素をドー
グしない多結晶シリコンノやターン５１で上層がＴａＳ
ｉ ２パターン３からなる２層構造のダート電極６を
設け、同基板１上にフィールド酸化膜２、ＣＶＤ５ｉ０
２膜ＩＱを介して下層が砒素をドープしない多結晶シリ
コンノやターン１４２で上層がＡｔパターン１５からな
る２層構造の内部配線電極６，１３を設けた構造となっ
ている。
示す如く、Ｐ型のＳｉ基板１表面にＮ＋型のソース、ド
レイン領域８．９を設け、基板１上にソース、ドレイン
領域８，９の一部に夫夫接続した下層が砒素をドーグし
た多結晶シリコンパターン１５．で上層カＡｔｚ＃ター
ン１５からなる２層構造のコンタクト電極１２を設け、
同基板１上にダート絶縁膜７を介して下層が砒素をドー
グしない多結晶シリコンノやターン５１で上層がＴａＳ
ｉ ２パターン３からなる２層構造のダート電極６を
設け、同基板１上にフィールド酸化膜２、ＣＶＤ５ｉ０
２膜ＩＱを介して下層が砒素をドープしない多結晶シリ
コンノやターン１４２で上層がＡｔパターン１５からな
る２層構造の内部配線電極６，１３を設けた構造となっ
ている。
しかして、本発明によれば、ダート電極５及びコンタク
ト電極１２の下層に夫々砒素をドープした多結晶シリコ
ンパターン’１＊１４１ を設けることで前記電極５．
１２の低抵抗化を図シ、もって素子の高動速化を達成で
きる。また、第１、第２内部配線電極６，１３０下層に
夫々砒素をドープしない多結晶シリコンパターン４２．
１４２を設けることによシ、該パターン４２．１４．を
そのまま誘電体もしくは絶縁体として用いることができ
るため、その比抵抗を従来技術によるそれと同様に保ち
ながら寄生容量を低下できる。
ト電極１２の下層に夫々砒素をドープした多結晶シリコ
ンパターン’１＊１４１ を設けることで前記電極５．
１２の低抵抗化を図シ、もって素子の高動速化を達成で
きる。また、第１、第２内部配線電極６，１３０下層に
夫々砒素をドープしない多結晶シリコンパターン４２．
１４２を設けることによシ、該パターン４２．１４．を
そのまま誘電体もしくは絶縁体として用いることができ
るため、その比抵抗を従来技術によるそれと同様に保ち
ながら寄生容量を低下できる。
なお、上記実施例では、コンタクト電極及びダート電極
の上層の材暫がＴａｓ ｉ ９である場合について述べ
たが、（−の金属硅化 物でもよいし、Ａｔ等の金属を用いてもよい。
の上層の材暫がＴａｓ ｉ ９である場合について述べ
たが、（−の金属硅化 物でもよいし、Ａｔ等の金属を用いてもよい。
以上詳述した如く本発明によれば、コンタクト電極やダ
ート電極を低抵抗化して高速動作化を図るとともに、内
部配線電極の寄生容量を低下し得る半導体装置を提供で
きるものである。
ート電極を低抵抗化して高速動作化を図るとともに、内
部配線電極の寄生容量を低下し得る半導体装置を提供で
きるものである。
第１図は本発明の一実施例に係るＭＯ８型トランジスタ
の平面図、第２図は第１図のＸ−Ｘ線に沿う断面図、第
３図は第１図のＹ−Ｙ線に沿う断面図である。 １・・・Ｐ型のＳｔ基板（半導体基板）、２・・・フィ
ールド酸化膜（素子分離領域）、３・・・ＴａＳｉ２
／’ターン、４１＋１４１ ・・・砒素をドーグした多
結晶クリコンパターン、４２ｒ１４２・・・砒素をドー
グしない多結晶シリコンパターン、５・・・ダート電極
、６．１３・・・内部配線電極、７・・・ダート＋十 絶縁膜、８・・・Ｎ型のソース領域、９・・・Ｎ型のド
レイン領域、１０・・・ＣＶＤ５Ｉ０２１［，１１・”
コンタクトホール、１２・・・コンタクト電極、１５・
・・Ａｔノリーン。
の平面図、第２図は第１図のＸ−Ｘ線に沿う断面図、第
３図は第１図のＹ−Ｙ線に沿う断面図である。 １・・・Ｐ型のＳｔ基板（半導体基板）、２・・・フィ
ールド酸化膜（素子分離領域）、３・・・ＴａＳｉ２
／’ターン、４１＋１４１ ・・・砒素をドーグした多
結晶クリコンパターン、４２ｒ１４２・・・砒素をドー
グしない多結晶シリコンパターン、５・・・ダート電極
、６．１３・・・内部配線電極、７・・・ダート＋十 絶縁膜、８・・・Ｎ型のソース領域、９・・・Ｎ型のド
レイン領域、１０・・・ＣＶＤ５Ｉ０２１［，１１・”
コンタクトホール、１２・・・コンタクト電極、１５・
・・Ａｔノリーン。
Claims (1)
- 表面に拡散層を有する半導体基板と、この基板上に前記
拡散層と接続するように設けられたコンタクト電極と、
同基板上にダート絶縁膜、素子分離領域を夫々介して設
けられたダート電極及び内部配線電極とを具備する半導
体装置において、コンタクト電極及びダート電極を下層
が不純物を含む多結晶シリコン層でかつ上層が金属層又
は金属硅化物層からなる積層構造とし、内部配線電極を
下層が不純物を含まない多結晶７リコン層でかつ上層が
金属層又は金属硅化物層からなる積層構造とすることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16785183A JPS6058644A (ja) | 1983-09-12 | 1983-09-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16785183A JPS6058644A (ja) | 1983-09-12 | 1983-09-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6058644A true JPS6058644A (ja) | 1985-04-04 |
Family
ID=15857261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16785183A Pending JPS6058644A (ja) | 1983-09-12 | 1983-09-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058644A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317544A (ja) * | 1986-07-10 | 1988-01-25 | Seiko Instr & Electronics Ltd | 不揮発性メモリおよびその製造方法 |
| JPS6328060A (ja) * | 1986-07-04 | 1988-02-05 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
| JPH01230320A (ja) * | 1988-11-04 | 1989-09-13 | Sanyo Electric Co Ltd | 調理器 |
-
1983
- 1983-09-12 JP JP16785183A patent/JPS6058644A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328060A (ja) * | 1986-07-04 | 1988-02-05 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
| JPS6317544A (ja) * | 1986-07-10 | 1988-01-25 | Seiko Instr & Electronics Ltd | 不揮発性メモリおよびその製造方法 |
| JPH01230320A (ja) * | 1988-11-04 | 1989-09-13 | Sanyo Electric Co Ltd | 調理器 |
| JPH0380487B2 (ja) * | 1988-11-04 | 1991-12-25 | Sanyo Electric Co |
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