KR950006984B1 - 공통기판에 쌍극성 트랜지스터와 상보형 mos 트랜지스터를 포함하는 집적회로 및 그 제조방법 - Google Patents
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Abstract
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Description
제1－12도는 본 발명의 제1의 실시예를 제조하는 연속적인 단계를 설명하는 구조와 관련한 반도체 기판 부분의 개략적인 측단면도.
제13,14도는 본 발명의 제2의 실시예를 제조하는 두 단계를 설명하는 제1－12도의 실시예와 유사한 도면.
제15－17도는 공지된 방법 독일 특허출원번호 제P 35 32 817.7호에 기술되어 있는 방법, 그리고 본 발명에 따른 방법에 의해 제조된 npn 트랜지스터의 베이스－에미터 복합체의 상대적 크기를 비교하는집적회로 부분의 유사한 개략적인 측단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : SiO2층
3 : 매몰된 콜렉터 영역 4 : 포토레지스트 마스크
5 : 이온주입 7 : 에피택셜층
9 : 질화실리콘층 14 : n－트로프 영역
17 : p도핑 영역 24 : 필드산화물층
25 : 게이트 산화물층 31 : 베이스 영역
32 : 폴리실리콘층 33 : 탄탄 실리사이드층
35,36 : 게이트전극 37 : 베이스단자
38 : 에미터 단자 39 : 측벽절연층
40 : 소오스 및 드레인영역(n채널) 41 : 소오스 및 드레인영역(p채널)
47 : 스페이서
본 발명은 쌍극성 트랜지스터의 에미터와 베이스단자 및 MOS 트랜지스터의 게이트전극이 적어도 부분적으로 고 용해점을 가지는 도핑된 금속 실리사이드로 이루어져 있는, 하나의 공통기판에 쌍극성 트랜지스터와 상보형 MOS 트랜지스터를 포함하는 집적회로에 관한 것이다. 또한, 본 발명은 이러한 회로를 제조하는 방법에 관한 것이다.
상기 종류의 집적회로는 이미 독일특허출원번호 제P 35 32 817.7호에 기술되어 있다. 이러한 실리사이드를 사용함으로서 종래의 방법에 비해 이온주입 마스크의 사용을 줄일 수 있을 뿐만 아니라 금속공정 패턴에 의존하지 않고 베이스, 에미터 및 콜렉터 영역의 접촉화가 성취된다. 참조된 집적 회로에서는 n－토로프가 트랜지스터의 콜렉터를 형성하고 깊게 도달한 콜렉터 단자에 의해 쌍극성 트랜지스터 영역에 연결되어 있는 n
－도핑된 영역을 덮는다. 결과적으로 실리사이드 또는 폴리사이드(폴리실리콘과 금속규화물의 이중층을 의미함)를 사용하는 이점은 콜렉터벌크(bulk) 저항의 감소와 래치－업(latch－up) 저항의 증가와 같은 깊게 도달한 콜렉터 단자의 이점과 결합된다.
본 발명의 목적은 공통기판에 쌍극성 트랜지스터와 상보형 MOS 트랜지스터를 포함하는 집적회로를 제공하는것으로서, 확산소오스 및 에미터 단자에 실리사이드 또는 폴리사이드 층을 사용하여 좀 더 작은 에미터 폭을 얻어내서 집적 밀도를 증가시키고자 한 것이다.
본 발명의 다른 목적은 가장 간단하고 가능한 공정단계를 사용하고 마스크의 필요성을 감소한 그러한 집적회로를 제조하는 방법을 제공하는 것으로서, n채널 및 p채널 MOS 트랜지스터는 각각 n
또는 p
－도핑된 폴리실리콘 게이트로 제조되어 짧은 채널(short channel) 특성이 여러 다른 도핑상태로 인해 개량된다. 게이트전극이 폴리실리콘 및 금속실리사이드의 도핑된 이중층으로 만들어져 있는 p 및 n채널 MOS 트랜지스터를 위한 이와 같은 종류의 방법은 이미 독일 출허특허번호 제P 35 71 940.7호에 기술되어 있다.
본 발명에 따라서 공통기판에 쌍극성 트랜지스터 및 상보형 MOS 트랜지스터를 포함하는 집적회로가 제공되는데, 쌍극성 트랜지스터의 에미터단자 및 베이스단자와 MOS 트랜지스터의 게이트전극은 적어도 부분적으로 고 용해점을 갖는 도핑된 금속실리사이드로 이루어지고, 상기 베이스 및 에미터단자와 상기 게이트전극은 하나의 회로면에 배열되고, 베이스 및 에미터단자와 게이트전극에의 p
및 n
도핑은 MOS 트랜지스터의 소오스 및 드레인을 형성함과 동시에 이온주입 및 확산에 의해 실행된다. 에미터 및 베이스단자와 게이트전극은 폴리실리콘 및 탄탈 실리사이드의 이중층으로 이루어지고 측벽산화층(소위 스페이서 산화물층)이 제공될 수 있다.
또한 본 발명은 다음의 공정 :
(a) 사전에 기타의 구역을 마스킹 한 후 매몰된 p도핑 반도체 기판에 n도핑 이온의 주입으로 매몰된 n
도핑 영역을 형성하고,
(b) 전표면위에 p도핑된 에피텍셜층을 가하고,
(c) 전표면위에 산화실리콘 및 질화실리콘의 절연 이중층을 형성하고,
(d) 포토리토그래픽(포토마스킹)에 의해 질화실리콘을 구조화한 후 n도핑 이온을 사용한 깊은 이온주입으로 깊게 도달하는 콜렉터 단자에 필요한 영역을 형성하고,
(e) n－트로프구역 위에 있는 질화실리콘 구조를 제거한 후 n도핑 이온의 주입으로 기판에 n－트로프를 형성하고,
(f) 기판에 주입된 n도핑 이온이 확산됨과 동시에 n트로프 구역에서 표면이 산화하고,
(g) 질화실리콘 구조의 제거후 단계(f)에서 형성된 산화물을 마스크를 사용하여 표면으로부터 떨어진 n트랜지스터의 채널 영역의 구역을 형성하기 위해 붕소 이온을 깊게 주입하고,
(h) 산화실리콘과 질화실리콘으로 이루어진 이중층을 가하고, 차후의 국부산화(LOCOS) 단계를 위한 마스크로서 작용하도록 질화실리콘층을 적당히 구조화하고,
(i) 포토레지스터로 다른 지역을 사전에 마스킹한 후 n 채널 트랜지스터의 필드산화물 구역을 도핑하기 위해 붕소 이온을 주입하고,
(j) 산화마스크로서 구조화된 질화실리콘층을 사용하여서 포토레지스트 마스크의 제거후 국부산화에 의해 기판에서 활성 트랜지스터 영역을 분리하는데 필요한 필드 산화물 영역을 형성하고,
(k) 질화실리콘 구조를 제거한 후 게이트 산화물층을 형성하기 위해 전표면을 산화하고,
(ㅣ) n채널 및 p채널 MOS 트랜지스터의 채널영역을 도핑하기 위해 전표면위에 봉수 이온을 얕게 주입하고,
(m) 포토레지스트로 기타의 구역을 사전에 마스킹한 후 붕소 이온을 주입하여 쌍극성 트랜지스터 구역에 베이스 영역을 형성하고,
(n) 베이스 영역의 구역에 있는 게이트 산화물 층을 제거하고,
(o) 전표면위에 고 용해점 금속 실리사이드 층이나 폴리실리콘과 고 용해점 금속 실리사이드(폴리사이드)의 이중층을 증착하고,
(p) MOS 트랜지스터의 게이트전극과 쌍극성 트랜지스터의 베이스 및 에미터전극을 제조하기 위해 금속실리사이드층 또는 폴리사이드 이중층을 구조화하고,
(q) 전표면위에 가스상태로부터 산화물을 증착한 후 필요하지 않은 부분을 제거함으로서 측벽절연층(스페이서 산화물층)을 형성하고,
(r) n채널 트랜지스터의 소오스 및 드레인 영역, 그리고 n－에미터 및 콜렉터 단자 영역을 제외한 쌍극성 트랜지스터구역과 p채널 트랜지스터 구역을 포토레지스트로 사전에 마스킹한 후 인 이온을 주입하여 쌍극성 트랜지스터의 콜렉터 및 에미터단자와 n채널 트랜지스터의 게이트 전극의 n도핑을 동시에 형성하고,
(s) p채널 트랜지스터의 소오스 및 드레인 영역, 그리고 p베이스 영역을 제외한 쌍극성 트랜지스터 구역과 n채널 트랜지스터 구역을 포토레지스트로 사전에 마스킹한 후 붕소이온을 주입하여 쌍극성 트랜지스터의 베이스 접촉과 p채널 트랜지스터의 게이트전극의 p도핑을 동시에 형성하고,
(t) 확산에 의해 베이스 및 에미터단자를 만들기 위해 고온으로 처리하고
(u) 전표면위에 가스상태로부터 중간산화물층으로 이용되는 산화 실리콘층을 증착하고,
(v) 접촉 홀 영역의 형성, 단자전극을 형성하는 금속공정, 그리고 보호막이 공지된 방법으로 실행되는 것으로 이루어지는 이러한 집적회로를 제조하는 방법에 관한 것이다.
본 발명의 변형으로서, 게이트 및 단자의 구조화가 금속실리사이드 층을 증착하기전에 게이트 및 단자를 제외한 구역에 있는 산화물을 제거한 후 폴리실리콘층의 국부산화에 의해 실행된다. 그 결과 산화막 스페이서가 게이트 및 단자의 측벽에 형성되어서 쌍극성 트랜지스터 구역에서 베이스 및 에미터단자를 분리하기 위한 폴리실리콘으로부터 실리콘으로의 중요한 에칭공정이 필요치 않게 된다.
독일특허출원번호 제P 35 21 817.7호에 기술된 공정과 비교해 볼 때 본 발명의 방법은 베이스 및 에미터단자가 같은 평면상에 배열된다는 특별한 이점을 가지므로 에미터단자와 베이스단자간의 간격이 감소되어 벌크(bulk) 저항이 감소된다는 결과를 얻는다.
이하 본발명을 첨부도면을 참조로 더 자세히 설명한다.
제1도 : p도핑된(100)－결정면인 실리콘기판(1)이 20Ω·cm의 비저항을 가지고 SiO2－층(2) 표면이 제공된 단결정위에, 잔여구역을 마스크 하기 위한 포토레지스터마스크(4)를 사용하여 3×1015cm-2의 도즈 및 80kev의 에너지로 안티몬 및 비소 이온(5)을 주입함으로서 메몰된 콜렉터영역(3)이 맨 먼저 만들어진다.
제2도 : SiO2층(2)과 마스크(4)를 제거한 후 제1도에서 설명된 배열위에 깊은 콜렉터 단자(6)을 위해 필요한 영역이 증착에 의해 제조된다. 이 영역은 20Ω·cm의 비저항을 가지는 3㎛ 두께인 p
－도핑인 에피텍셜층(7)이고, 이 층(7)은 50nm 두께의 SiO2층(8)과 140nm 두께의 CVD－질화실리콘층(9)으로 이루어지는 절연이중층으로 덮혀진다. 질화물층(9)은 포토레지스트층(10)을 사용하여 구조화되고, 깊은 이온주입(11)은 영역(6)을 형성하기 위해 3×1015cm-2의 도즈와 80kev의 에너지로 인 이온을 사용하여 실행된다.
제3도는 포토레지스트 단계(도시않됨)후 2×1012cm-2의 도즈 및 180kev의 에너지로 인 이온주입(12)함으로서 n－트로프영역(제4도의 14)을 형성하고 n－트로프영역(14)위의 질화물 구조를 제거하는 것을 나타낸다. 질화물구조(9a)가 남고 주입된 영역(13)이 형성된다.
제4도 : n-트로프(14)를 마스킹하기 위해 요구되는 산화는 인 이온의 확산, 즉 n-트로프(14) 및 콜렉터단자(6)을 형성하도록 도핑된 영역(13) 및 (6)의 드라이브인과 함께 열처리에 의해 실행된다. SiO2층(15)은 표면에 형성되며, 질화물층(9a)의 잔여부분은 마스킹을 제공한다. 1150℃로 열처리를 하는 동안, 콜렉터단자(6)는 약3㎛만큼 기판(11) 속으로 이동되어 매몰된 콜랙터 영역(3)에 안전하게 도달된다.
제5도 : n채널 트랜지스터의 이중 채널주입의 첫번째 깊은 이온주입단계는 잔여 실리콘 질화물구조(9a)의 제거후 8×1011cm-2의 도즈 및 60kev의 에너지로 붕소 이온을 사용하여 전표면 위에 깊은 이온주입(16)에 의해 실행되고, SiO2층(15)은 마스크로서 작용한다. p도핑된 영역(17)은 채널 밑에 형성된다.
제6도 : 50nm 두께인 열 SiO2층과 140nm 두께인 증착된 질화실리콘층으로 이루어지는 이중층(18),(19)이 형성되고, 질화실리콘층(19)은 포토레지스트 마스크(20)을 사용하여 구조화되고, 구조화된층(19)는 차후의 국부산화(LOCOS)단계를 위해 마스크로서 작용할 수 있다.
제7도 : n채널 영역에 필드도핑을 만들기 위해 포토레지스트 마스크(21)를 형성한 후 붕소 이온주입(22)이 1.2×1013cm-2의 도즈와 25kev의 에너지로 실행된다. p도핑된 영역(23)이 형성된다.
제8도 : 기판(1)에서 활성트랜지스터 영역을 분리하는데 필요한 필드산화물층(24)은 포토레지스트 마스크(21)의 제거후 마스크로 질화실리콘층(19)을 사용하여 국부산화에 의해 850nm의 두께로 SiO2층(18)위에 형성된다. 여기 이후부터는 2개의 산화물층이(24)에서 함께 표시될 것이다.
제9도 : 질화실리콘구조(19)의 제거후 게이트산화가 실행되는데, 이 게이트산화물층(25)의 두께는 25nm가 된다. 만약 폴리사이드가 계속해서 에미터단자 및 게이트 물질로 사용된다면, 요구되는 증가된 채널 도핑 때문에 붕소 이온을 사용한 깊거나 얕은 체널주입(도시않됨)을 실행하는것이 적당한데, 이 얕은 이온주입은 2×1011cm-2의도즈와 25kev의에너지로 전표면위에 일어나고 깊은 주입은 8×1011cm-2의 도즈와 60kev의 에너지로 단지 MOS 트랜지스터의 n채널 영역에서만 포토레지스트 기술을 사용하여 실행된다. 따라서, 채널 영역(26)과 (27) 그리고 쌍극성 트랜지스터 베이스 영역에서 p도핑된 구역(28)이 형성된다. 이들은 제10도에 표시되어 있다.
제10도 : 쌍극성 트랜지스터의 베이스를 형성하는 이온 주입단계(29)는 레지스트 마스크(30)를 제조한 후 9×1013cm-2의 도즈와 80kev의 에너지로 붕소 이온을 사용하여 실행된다. 따라서 p도핑된 베이스 영역(31)이 형성된다. 게이트산화물층(25)은 제11도에 표시된 바와 같이 베이스영역(28),(31) 구역에서 제거된다. 지금까지의 공정 단계들은 독일특허출원번호 제P 35 71 940.7호의 제1－10도에서 기술된 것과 대체로 동일하다.
제11도 : MOS 트랜지스터B,C(35,36)의 게이트전극과 쌍극성 트랜지스터 A의 베이스단자(37) 및 에미터단자(38)는 포토레지스트 구조(30)의 제거후 전표면위에 폴리실리콘층(32)와 탄탈 실리사이드층(33)으로 이루어진 이중층을 증착함으로서 제조되고, 게이트전극(35,36)과 베이스 및 에미터단자(37,38)은 포토레지스트 기술을 사용하여 구조화된다.(도면에 도시않됨). 이중층(32,33) 대신에 단일의 탄탈실리사이드층(33)을 사용하는 것이 가능하다.
제12도 : 전표면위에 산화물의 증착, 예를 들어 테트라에틸오르토 실리케이트의 열분해 작용과 차후의 에칭단계에 의해 측벽 절연층(39)(소위 스페이서)은 게이트구조(35),(36)와 에미터 및 베이스 단자 구조(37)(38)위에 형성된다. n채널 트랜지스터 B의 소오스 및 드레인영역(40)은 기타의 영역(즉, p채널 트랜지스터와 에미터단자 구역(38)을 제외한 쌍극성 트랜지스터 구역)의 앞선 포토레지스트 마스킹 후 각각 8×1015cm-2의 도즈와 80kev의 에너지로 인 이온 주입에 의해 쌍극성 트랜지스터 A의 에미터단자(38)와 게이트전극(35)의 n－도핑과 동시에 형성된다. 이 공정은 자세하게 표시되어 있지 않다.
유사한 방법으로, p채널 트랜지스터의 소오스 및 드레인 영역(41)은 각각 4×1015cm-2의 도즈와 40kev의 에너지로 붕소 이온 주입에 의해 쌍극선 트랜지스터 A의 베이스단자(37)와 게이트전극(36)의 p－도핑과 동시에 형성된다. 이 경우에 n채널 트랜지스터 구역 B과 쌍극성 트랜지스터 A의 에미터단자(38)는 포토레지스트마스크로 덮혀진다. 트랜지스터 A의 에미터단자(37)와 베이스단자(38) 사이에 공간은 스페이서 산화물층(39)에 의해 한정된다.
각각 영역(42)와 (43)을 형성하도록 에미터단자(37)와 베이스단자(38)로부터의 확산후에 회로배열은 공지된 방법으로 접촉 홀기술, 금속공정(단일 층 금속공정이나 이중층 금속공정) 그리고 보호막을 사용함으로서 완성된다.
제12도에 표시되어 있는 문자(A, B, C)는 쌍극성 트랜지스터 A의 구역과 n채널 트랜지스터 B 및 p채널 트랜지스터 C를 표시한다.
기술된 본 공정의 변형으로서 0.02Ω·cm의 비저항을 가지는 p도핑된 기판(1)으로부터 시작하는것이 가능하고, 매몰된 콜렉터 영역을 형성하기 위해 제1도에 표시된 주입단계를 생략하는 것이 가능하다. 또한 처음 재료가 20Ω·cm의 비저항을 가질 경우에는 제1도에 나타난 주입단계와 제2도에 나타난 에피텍셜층의 적용을 생략하는것이 가능하다. 매몰된 콜레터 영역을 생략하는 것은 공정을 간소하게 해준다.
제1－12도를 참조로 기술된 바와 같이 본 발명의 공정의 또 다른 변형은 제11 및 12도에서 설명된 단계들에서 특히 벗어난다. 이 변형에서는 에미터/베이스단자(37,38)와 게이트전극(35,36)을 형성하기 위해 제11도를 참조로 설명된 이중층(32,33)을 구조화하는 대신에 폴리실리콘층이 가해지고, 국부적으로 산화되고 그리고 이방성 산화물 에칭이 스페이서 산화물층을 형성하도록 실행된다. 스페이서 산화물은 게이트에 형성되고, 그리고 쌍극성 트랜지스터 영역에서 베이스단자와 에미터단자를 분리하기 위한 폴리실리콘으로부터 단결정 실리콘으로의 필수적인 에칭이 요구되지 않는다. 이 절차의 자세한 점이 제13,14도에서 설명된다.
제13도 : 우선 첫번째 실시예에서 제1－10도를 참조로 이미 기술된 모든 공정단계가 실행된다. 폴리실리콘층(32) 그리고 SiO2층(44)과 질화실리콘층으로 이루어진 이중층이 전표면위에 가해지고, 게이트전극(35,36)과 에미터 및 베이스단자(37,38)을 형성하는 첫단계로서 포토레지스트 기술을 사용하여 질화물층을 에칭하고 단지 에미터 및 베이스단자와 게이트전극의 위치에만 덮개(covering)가 남도록 3중층(32,44,45)이 구조화된다. 산화물층(36)은 덮이지 않은 폴리실리콘을 산화함으로서 형성된다.
제14도 : 이렇게 형성된 SiO2층(46)의 이방성 산화물 에칭이 제12도에 표시된 스페이서(39)와는 다른 형태를 가지는 스페이서(47)를 형성하도록 실행된다. 이때 질화실리콘마스크(45)가 제거되고 게이트(35), (36) 그리고 에미터전극(38) 및 베이스 전극(37)위에서 선택적인 탄탈 실리사이드 증착(33)이 실행된다. 모든 또 다른 공정단계가 제12도를 참조로 설명된 바와 같이 실행되고 동일한 참조가 적용된다.
제15－17도에서는 자체 정렬되지 않은 종래의 npn－트랜지스터(제15도), 자체 정렬된 그러나 2평면에 배열된 단자를 갖는 독일특허출원번호 제P 35 32 817.7호에 기술된 공정에 의해 형성된 쌍극성 트랜지스터(제16도) 그리고 본 발명의 공정에 의해 제조된 쌍극성 트랜지스터(제17도)의 베이스(B)－에미터(E) 복합체의 상대적 크기가 비교된다. 최소의 베이스폭이 문자 “b”로 표시되어 있고 도핑 형태 또한 도시되어 있다. 절연산화물층은 “SiO2”로 표시되고 문자 “B”와 “E”는 각각 베이스 및 에미터를 나타낸다.
본 발명의 회로는 높은 스위칭속도를 갖는 VLSI 회로에 유용하게 사용된다.
Claims (11)
- 쌍극성 트랜지스터의 에미터 단자 및 베이스단자와 MOS 트랜지스터의 게이트전극이 부분적으로 고 용해점을 갖는 도핑된 금속실리사이드로 이루어지고, 상기 베이스 및 에미터 단자와 상기 게이트전극은 하나의 회로면에 배열되고, 베이스 및 에미터단자와 게이트전극에의 p및 n
도핑은 MOS 트랜지스터의 소오스 및 드레인을 형성함과 동시에 이온주입 및 확산에 의해 실행되는, 공통기판에 쌍극성 트랜지스터와 상보형 MOS 트랜지스터를 포함하는 집적회로.
- 제1항에 있어서, 상기 베이스 및 에미터단자와 상기 게이트전극이 폴리실리콘과 탄탈 실리사이드의 이중층으로 이루어지는것을 특징으로 하는 공통기판에 쌍극성 트랜지스터와 상보형 MOS 트랜지스터를 포함하는 집적회로.
- 제1항 또는 제2항에 있어서, 상기 베이스 및 에미터 단자와 상기 게이트전극은 각기 측벽 절연층을 구비하고 있는 것을 특징으로 하는 공통기판에 쌍극성 트랜지스터와 상보형 MOS 트랜지스터를 포함하는 집적회로.
- 제1항 내지 3항에 기재된 바의 반도체 집적회로를 제조하는 방법에 있어서,(a) 사전에 기타의 구역을 마스킹 한 후 매몰된 p도핑 반도체 기판에 n도핑 이온의 주입으로 매몰된 n도핑 영역을 형성하고,
(b) 전표면위에 p도핑된 에피텍셜층을 가하고,(c) 전표면위에 산화실리콘 및 질화실리콘의 절연 이중층을 형성하고,(d) 포토리토그래픽(포토 마스킹)에 의해 질화실리콘을 구조화 한 후 n도핑 이온을 사용한 깊은 이온주입으로 깊게 도달하는 콜렉터단자에 필요한 영역을 형성하고,(e) n－트로프구역 위에 있는 질화실리콘 구조를 제거한 후 n도핑 이온의 주입으로 기판에 n－트로프를 형성하고,(f) 기판에 주입된 n도핑 이온이 확산됨과 동시에 n트로프 구역에서 표면이 산화하고,(g) 질화실리콘 구조의 제거후 단계(f)에서 형성된 산화물을 마스크를 사용하여 표면으로부터 떨어진 n트랜지스터의 채널 영역의 구역을 형성하기 위해 붕소 이온을 깊게 주입하고,(h) 산화실리콘과 질화실리콘으로 이루어진 이중층을 가하고, 차후의 국부산화(LOCOS) 단계를 위한 마스크로서 작용하도록 질화실리콘층을 적당히 구조화하고,(i) 포토레지스터로 다른 지역을 사전에 마스킹한 후 n 채널 트랜지스터의 필드산화물 구역을 도핑하기 위해 붕소 이온을 주입하고,(j) 산화마스크로서 구조화된 질화실리콘층을 사용하여서 포토레지스트 마스크의 제거후 국부산화에 의해 기판에서 활성 트랜지스터 영역을 분리하는데 필요한 필드 산화물 영역을 형성하고,(k) 질화실리콘 구조를 제거한 후 게이트 산화물층을 형성하기 위해 전표면을 산화하고,(ㅣ) n채널 및 p채널 MOS 트랜지스터의 채널영역을 도핑하기 위해 전표면위에 봉수 이온을 얕게 주입하고,(m) 포토레지스트로 기타의 구역을 사전에 마스킹한 후 붕소 이온을 주입하여 쌍극성 트랜지스터 구역에 베이스 영역을 형성하고,(n) 베이스 영역의 구역에 있는 게이트 산화물 층을 제거하고,(o) 전표면위에 고 용해점 금속 실리사이드 층이나 폴리실리콘과 고 용해점 금속 실리사이드(폴리사이드)의 이중층을 증착하고,(p) MOS 트랜지스터의 게이트전극과 쌍극성 트랜지스터의 베이스 및 에미터전극을 제조하기 위해 금속실리사이드층 또는 폴리사이드 이중층을 구조화하고,(q) 전표면위에 가스상태로부터 산화물을 증착한 후 필요하지 않은 부분을 제거함으로서 측벽절연층(스페이서 산화물층)을 형성하고,(r) n채널 트랜지스터의 소오스 및 드레인 영역, 그리고 n－에미터 및 콜렉터 단자 영역을 제외한 쌍극성 트랜지스터구역과 p채널 트랜지스터 구역을 포토레지스트로 사전에 마스킹한 후 인 이온을 주입하여 쌍극성 트랜지스터의 콜렉터 및 에미터단자와 n채널 트랜지스터의 게이트 전극의 n도핑을 동시에 형성하고,(s) p채널 트랜지스터의 소오스 및 드레인 영역, 그리고 p베이스 영역을 제외한 쌍극성 트랜지스터 구역과 n채널 트랜지스터 구역을 포토레지스트로 사전에 마스킹한 후 붕소 이온을 주입하여 쌍극성 트랜지스터의 베이스 접촉과 p채널 트랜지스터의 게이트전극의 p도핑을 동시에 형성하고,(t) 확산에 의해 베이스 및 에미터단자를 만들기 위해 고온으로 처리하고(u) 전표면위에 가스상태로부터 중간산화물층으로 이용되는 산화 실리콘층을 증착하고,(v) 접촉 홀 영역의 형성, 단자전극을 형성하는 금속공정, 그리고 보호막이 공지된 방법으로 실행되는 것으로 이루어지는 이러한 집적회로를 제조하는 방법에 관한 것이다. - 제4항에 있어서, 상기 공정단계 o), p), q) 대신에 다음에 공정단계 :o1) 폴리실리콘층, SiO2층, 및 질화실리콘 층을 차례대로 증착하고,p1) 게이트전극, 그리고 마스킹으로 사용되는 질화물 구조에 의해 덮여지지 않은 폴리 실리콘층을 산화하여 제조한 베이스 및 에미터단자의 구역을 마스크하기 위해 질화실리콘층을 구조화하고,q1) 스페이서 산화물층을 형성하기 위해 산화물을 이방성 에칭으로 제거하고 게이트전극과 베이스 및 에미터단자를 형성하기 위해 금속실리사이드층을 선택적으로 증착하는 단계가 수행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
- 제4항에 있어서, 사전에 포토레지스트 마스킹을 수행한 후 공정단계(k)와 (l) 사이에서 붕소 이온 주입이 n채널 MOS 트랜지스터의 구역에서 실행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
- 제4항에 있어서, p도핑되고 20Ω·cm의 비저항을 가지며(100)-결정면으로된 실리콘기판(1)이 기판몸체로서 이용되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
- 제4항에 있어서, p도핑되고 0.02Ω·cm의 비저항을 가지며(100)-결정면으로된 실리콘기판이 기판몸체로서 이용되고, 공정단계(a)가 생략되는 것은 특징으로 하는 반도체 집적회로의 제조방법.
- 제4항에 있어서, 공정단계(a) 및 (b)가 생략되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
- 제4항에 있어서, 공정단계(b)에서 제조된 p도핑된 에피텍셜층의 비저항이 20Ω·cm이고, 그것의 두께가 3㎛인것을 특징으로 하는 반도체 집적회로의 제조방법.
- 제4항에 있어서, 공정단계(q)에서 측벽절연층의 형성은 테트라에틸 오르토실리케이트의 열 분해작용에 의해 실행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
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