JPS6080267A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPS6080267A
JPS6080267A JP58187930A JP18793083A JPS6080267A JP S6080267 A JPS6080267 A JP S6080267A JP 58187930 A JP58187930 A JP 58187930A JP 18793083 A JP18793083 A JP 18793083A JP S6080267 A JPS6080267 A JP S6080267A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、高速なＭＯＳトランジスタと、高いしゃ断
周波数特性を有踵低消費電力なノくイポーラ型トランジ
スタとを共存させた半導体集積回路装置およびその製造
方法に関する０〔発明の技術的背景とその問題点〕 バイポーラ型トランジスタは、集積回路装置においては
基板と反対導電型のエピタキシャル成長層が上記基板上
に形成された２層構造のシリコンウェハー、あるいは２
層構造間にエピタキシャル層と同導電型の高濃度埋込み
層をもったシリコンウェハーを用いてバイポーラ型トラ
ンジスタを集積してゆく。一方、相補型ＭＯＳトランジ
スタは、−導電型シリコンウエノ１−そのものを使用し
、例えばｌ　Ｘ　１０　”　ｃｍ＝濃度のｎ型のウェハ
ーを用いた場合、ｐ−ｗｅｌｌ　領域を表面鍛度例えば
１ｘｌＯ＋α−３程度で形成し、ｐ−ｗｅｌｌｆＡ城上
にＮチャネルＭＯ８，ｎ型基板上にｐチャネルＭＯＳト
ランジスタを集積してゆく。
上記バイポーラ型トランジスタを集積する際の最大の熱
工程は、集積回路装置を電気的に分離する通称アイソＩ
／−ジョンの拡散形成工程である。通常、５μｍ程就０
アイソ１／−ジョン拡散の熱工程は、１２００″Ｑの高
温で１〜１．５時間を要し、その表面抵抗は、５〜５０
Ω／口程度である。一方、相補型ＩｖＩＯＳトランジス
タの最大の熱拡散工程は、ｗｅｌｌ　領域の形成であシ
、通常５〜６μｍ程度の拡散で温度１１９０℃、１２時
間を要する。
この両者のトランジヌタを同一基板上に集積する場合、
両者の最大熱拡散工程をかねて行なえば、装置の製造時
間を短縮できる。例えば、第１図に示すようにバイポー
ラ型トランジスタを集積するときのウェハーと同様、ｐ
抛基板１１上に高濃度のｎ埋込み層１２を拡散形成し、
その基板全面にｎ型のエピタキシャル層１３を設けたウ
ェハーを使用し、次いで各集積回路装置を電気的に分離
するアイソレーション領域１４およびｐ−ｗｅｌｌ領域
１５を設ける０この時、ｐ−ｗｅｌｌ　領域Ｊ５の熱工
程がアイソレーション領域１４の熱工程よシ長いため、
まず最初にｐ−ｗｅｌｌ　領域１５の熱拡散を一部施こ
し、次いで、ｐ−ｗｅｌｌ　領域１５とアイソレーショ
ン領域Ｊ４の熱拡散を同時に施こす。例えば、上記のウ
ェハー上に熱酸化膜を約１００ＯＡ形成し、ｐ−ｗｅｌ
ｌ領域１５にボロンのイオンインプランテーションを１
０”ｃｍ　程度の低ドーズ量で施こして一部熱拡散をし
、次にアイソレーション領域Ｊ４に１０１３〜１０１４
の　程度のドーズ量でボロンをイオンインプランテーシ
ョンした後、ｐ　−ｗｅｌｌ　領域１５、アイソレーシ
ョン領域１４を同時に熱拡散する。この時の熱拡散温度
は１１９０℃を用いる。これで相補型ＭＯＳトランジス
タとバイポーラ型トランジスタを設ける素子構造部がウ
ェハー内に形成されたことになる。
次に、上記のような工程で形成した素子構造部に、バイ
ポーラ型トランジスタと相補型ＭＯＳトランジスタとを
構成してゆく。すなわち、ＭＯＳ）ランジスタのゲート
ａ化膜１６１゜ノロ！を形成した後、このトランジスタ
のゲート電極２７１．２７．をポリシリコンによって形
成する。そして、ｐチャネルｆｆ１Ｍ０８ｌ−ランジス
タ’Ｉ’　ｒ　１のソース、ドレイン領域１８゜１８１
およびバイポーラ型トランジスタＴｒＢのベース領域Ｊ
９にｐ型の不純物を同時に拡散し、ｎチャネル型ＭＯ８
）ランジスタＴｒｙのソース、ドレイン領域２０．２０
’およびバイポーラ型トランジスタＴｒ３のエミッタ、
コレクタ領域２１．２２にｎ型の不純物を拡散する。
しかし、従来の形成方法では、ｗｅｌｌ拡散およびアイ
ソレーション拡散の熱工程において、埋込み珈Ｊ２から
の上方向への拡散しみ出しが大巻く、実質的にｐ−ｗｅ
ｌｌ拡散時間では埋め込み層１２上のｎ型エピタキシャ
ル層１３のエビ葭度は、埋め込み層Ｊ２からのしみ出し
によシ一定に保っておくことは困鈴であろ０これに対し
、バイポーラ型トランジスタにとってこのエピ成度は、
トランジスタの静特性や耐圧に直接関係するため一定に
保つ必要があり、またＭＯＳトランジスタにとってはエ
ビ濃度が変化するとこのトランジスタのしきい値電圧ｖ
　ｔｈが笈化するため濃度を一定に保つことが重要であ
る。さらに、バイポーラ型トランジスタのベース・エミ
ッタ拡散ｅＭｏ　５ｆｆｌ　Ｉ−ランジスタのソース、
ドレイン拡散と同一工程で形成すると、Ｍｏｓ型トラン
ジスタの特性とバイポーラ型トランジスタの特性との両
方を最適にコントロールすることが困難であシ、高速性
能のＭＯ８型トランジスタと高いしゃ断層波数で且つ低
消費電力なバイポーラ型トランジスタとを共存させるこ
とは離しい。
ところで、上記のような構成において、パーティカルバ
イポーラ屋トランジスタのコレクタ抵抗を小さくしてオ
ン抵抗を下げたい場合、このトランジスタのコレクタ領
域に高濃度で拡散深さの深いＮ　拡散層を設けるのが一
般的であるが、このような半導体集積回路装置を形成す
るのは工程が複雑化する欠点があった。
〔発明の目的〕
この発明は、上記のような事情に鑑みてなされたもので
、その目的とするところは、高速なＭＯＳ）ランジスタ
と、高いしゃ断層波数を有し、且つオン抵抗が低く低消
費電力なバイポーラ型トランジスタとを比較釣部ｊｌｌ
な工程で共存できる半導体集積回路装置およびその製造
方法を提供することである。
〔発明の概要〕
すなわち、この発明においては、第１導電型の半導体基
板と、この半導体基板上に選択的に形成される第２導電
型で高濃度の第１半導体領域と、上記半導体基板上に形
成される第１導電型の第２半導体領域と、この第２半導
体領域内に形成され、上記第１半導体領域と電気的に結
合された第２導電型の第３半尋体領域と、上記第２ある
いは第３半尋体頼域内に形成される電界効果型トランジ
スタと、上記第３半導体領域内に形成されるバイポーラ
型トランジスタとを備えた半導体集積回路装置炉おいて
、上記電界効果型トランジスタのゲート電極と、パイボ
ーラバＬトランジスタの上記第１半導体領域取出し用電
極とが、高濃度に不純物が拡散された同一の導電型ゲー
ト電極から成夛、上記バイポーラ型トランジスタを形成
した前記第３半尋体領域には上記導電型ゲート電極を拡
散源として形成された高濃度の第４半専体頼域を設けた
ものである。
〔発明の実施例〕
以下、この発明の一実施例につい１図面を参照して説明
する第２図（ａ）〜（ｈ）はその製造工程を示す図で、
まず、（ａ）図に示すように基板濃度１０１４〜１０１
？ｃｒＩＬ−３程度０ｐｆｆｉシＩＪ　コン％板２３上
に拡散マスク用絶縁膜例えば熱酸化膜を施し、必要個所
をバターニングした後、アンチモンｓｂあるいは砒素Ａ
ｓにて高濃度（１０”〜１０　”ｃｍ＝”　）なｎ＋拡
散Ｍ（第１牛導体飴域）”４１９２４２を形成する。さ
らに、上記絶縁膜全全面除去した後、ウェハー全面にＰ
型のエピタキシャル層（第２半導体領域）２５を堆積形
成する。Ｐ型のエピタキシャル層としては、厚さが１〜
５μｎＬ　、比抵抗が０．５〜１０Ω・確程度とする。
ただし、この条件は一定の目安であシ、素子の条件によ
シ≧然変化させるべき値である。次いで、ｐチャネル壓
のＭＯＳトランジスタ形成領域およびバイポーラ型トラ
ンジスタを集積形成する領域として、ｎ−ｗｅｌｌ　領
域（第３半導体領域）２６．．２６．を形成する。
まず最初に上記ウェハーの表面に熱酸化膜２７を約１０
００Ｘ熱形成し、リンのイオンインプランテーションを
月１いて拡散源を形成する。例えば、ドーズ量２　Ｘ　
Ｉ　Ｑ　１２ＣｒｆＬ−２テアＪＯ速電圧１５０ＫｅＶ
を用い、次の熱工程で３μ７７Ｌ８度の深さに拡散すれ
ば、ｎ−ｗｅｌｌ　表面濃度として８〜１０ＸＩＯの　
が得られる。熱拡散は１０００″Ｃ以上の高温熱工程を
用いれば良い。この時、埋込み層２４．，２４．から上
方向への拡散も起こり、ｎ−ｗｅｌｌ　拡散層の拡散長
が短かくなるため、熱拡散時間も短かくなり、ｎ−ｗｅ
ｌｌ　領域の形成が容易になる。
次に、（ｂ）図に示すように、上記ウェハー全面に熱酸
化膜２８を３００〜２０００Ａ程度の厚さに形成し、耐
酸化性の絶縁膜２９（例えば５ｉＮ）を約１　’０００
　Ａ堆積させ、フィールド領域のパターニングを行なう
。この後必要ならばボロンあるいはリンのイオンイング
ラン゛テ〜ジョンによってチャネルカット３θ、、？Ｊ
’ｉ形成する。
次に、（Ｃ）図に示すように、絶縁層２９をマスクにし
てフィールドの選択酸化（フィールド酸化膜３２）を約
０．７〜１．２　Ｉｔ　ＩＩＬ　’４’ｊ４４’１し、
絶縁層２９．熱酸化膜２８を除去した後、再びＭＯＳト
ランジスタのゲート酸化膜として約２００〜ｘｏｏｏＸ
の熱酸化膜３３を形成する０さらに、（ｄ）図に示すよ
うに、バイポーラ型トランジスタ部にレジストとフィー
ルド酸化膜３２をマスクにしてボロンのイオンインプラ
ンテーションを施し、アニールあるいは必要に応じて１
０００〜１１００℃程度の温度で拡散スラツピングを施
し、シート抵抗ρ　＝５００〜１００゜Ω／口程度の活
性ベース領域３４（ドラフトベース構造の内部ベース領
域）を形成する。また、必要に応じてＰチャネルあるい
はｎチャネル型ＭＯ８）ランジスタのデートス１／ツシ
ヨールド電圧規定用のチャネルインプランテーション、
９’５　、　’、Ｖ　６を種々施こす。
次に、（ｅ）図に示すように、熱酸化膜３３にバイポー
ラ型トランジスタのエミッタ拡散用の開口３７１．およ
びコレクタ拡散用の開口３２２？　バターニング形成し
た梼・、アンドープポリシリコンを２０００〜４０００
Ａ堆槓してアンドープポリシリコンＮｒ　１０２を形成
し、このアンドープポリシリコン層１０２上に約５００
ＯＡ程度のＣＶＤＪ曽１０１を堆積形成する。次に、上
記ＣＶＤＩＷｉ１０１におけるバイポーラ型トランジス
タのコレクタ領域上４１１とＭＯ８Ｉ−ランジスタ形成
領域上４１２とを選択的に除去する。そして、ＰＯＣｌ
３等の拡散源から高濃度のリンをポリシリコンＷＩ　Ｊ
　ｏ　ｚ中に拡散し１シート抵抗ρ　を「ρ　−２０Ω
／口」程度に低下Ｓ　Ｓ させる。この際、ポリシリコン中の拡散係数は太きいた
め、コレクタ領域上４１．を介して拡散された高濃度の
リンはポリシリコン層１０２をつき抜け、半導体基板２
３上に形成したウェル領域２６２まで達して、この領域
２６．中に高濃度の拡散深さの深いＮ　領域（第４半導
体領域）１００を形成する。この時、上記Ｎ＋領領域０
０が高濃度のＮ　Ｊｌ１１！、込み層２４２に充分達す
るように、ｐｏｃｉ、の＃度の設定および熱工程を施す
。次に、残っているＣＶＤ層１０ノを完全に除去した後
、バイポーラ型トランジスタ部分のみ、あるいは全面の
ポリシリコン層に砒素を例えばドーズｇ５〜１５Ｘ１０
”ｃ１π２、加速電圧１５０　ＫｅＶにてイオンインプ
ランテーションを行ない、アニールを施こしてボリシリ
コン層内の砒素濃度を均一化する。
この工程の別の方法としては、砒素をドープしたポリシ
リコンを堆積させ、前記と同機にバイポーラ型トランジ
スタのコレクタ領域およびＭＯＳトランジスタ部分にの
みリンを品ａ度に拡散させてシート抵抗を低減ざぜても
良い。すなわち、バイポーラ型トランジスタのエミッタ
拡散には砒素を拡散した洩い接合を形成し、ＭＯ８Ｉ−
ランジスタのゲートのシート抵抗を極力下ける方法を取
る。この際、ＭＯＳトランジスタの高濃就ポリシリコン
層を拡散源としてコレクタ領域の拡散領域を形成する。
次に、上記のようにして形成したポリシリコン層をパタ
ーニングし、（ｆ）図に示すようにＭＯＳトランジスタ
のゲート領域ｓｓ、ｓ９およびバイポーラ型トランジス
タのエミッタ領域４０、コレクタ領域４０之を形成し、
エミッタ拡散を施こした後、バイポーラ型トランジスタ
のエミッタ中ベース接合を形成し、高い電流増幅率を確
保する。その後、ポリシリコン表面に熱酸化膜４７を形
成する。
また、ポリシリコン抵抗を同一半導体装置内に形成する
場合は、第３図に示すように、前記アンドープポリシリ
コン上にボロンのイオンインプランテーションおよびア
ニールを施こした一後に、ＭＯＳトランジスタの低損わ
１．ゲート領域およびバイポーラトランジスタのコレク
タ領域にリンを拡散するとともに、ノくイボーラ型トラ
ンジスタのエミッタ領域には砒素を拡散して形成する０
このような方法によれば、比較的容易にポリシリコン抵
抗２０１を形成できる０このポリシリコン抵抗は、抵抗
値のばらつきが少なく温度特性も良いうえ、ボロンのイ
オンインプランテーションのドーズ量の変化によｐ高抵
抗の実現が可能である０ 次に、（ｇ）図に示すように、ｎチャネル型ＭＯＳトラ
ンジスタのソース、ドレイン領域４２゜４２’をｐチャ
ネルｚＪＭｏｓトランジスタのソース、ドレイン領域４
４．４４’と同［ｔｌ＋−に）ずイｓｉ　−ラ型トラン
ジスタの外部ベース領域４５をそれぞれフィールド酸化
膜あるいはポリシリコンによるセルファラインド方式に
よって、砒素とボロンのイオンイングランチージョンを
行なって形成する。ポリシリコン抵抗のコンタクト部に
は、必要によって前記ｐチャネル型ＭＯ８）ランジスタ
のソース、ドレイン用Ｐ　拡散を施こしておく。その後
、ポリシリコン表面に熱酸化膜４７を形成する。
そして、（ｈ）図に示すようにパッシベーション膜４８
．４９のつみ増しを種々性ない、各素子のコンタクト部
を開口してメタル５０を蒸着してバターニングを行なっ
て、バイポーラ型トランジスタと相補ＷＭＯ８ＩＭＯＳ
トランジスタする。
上述したように、比較的簡単な工程で高速性能の相補型
ＭＯ８Ｉ−ランジスタと高いしゃ断周波？ｂ　（ｆ　Ｔ
　＝　３〜４　ＧＨｚ　）且つ低消＊電力、低雑音のバ
イポーラトランジスタの共存が可能である。バイポーラ
型トランジスタにはポリシリコン九ちの１計宏の拡散な
用いているため、浅い接合で高い電流増幅率が確保でき
る。また、高濃度リンを含むポリシリコン層４０２から
拡散形成された高濃度コレクタ拡散ｇｌ！Ｍ１ｏｏによ
って、バイポーラ型トランジスタのコレクタ抵抗を低減
で外、そのオン抵抗を下げること−ｂ二できるので、こ
れによってバイポーラ型トランジスタの飽和電圧を低ぐ
抑えることができるＯさらに、上記コレクタ拡散領域と
同か・な引き出し部をｐチャネル型ＭＯＳトランジスタ
を形成するｎ−ｗｅｌｌ　Ｑ域２６．に設けることによ
り、Ｈ−ｗｅｌｌ　引き出し抵抗を下げて相補型ＭＯＳ
トランジスタの最大の大府の一つである、寄生バイポー
ラトランジスタによって発生するラッチアップ現象を抑
制できる。
なお、パーティカルバイポーラ型トランジスタのエミッ
タ拡散にポリシリコン層からの拡散を用いないで、Ｎチ
ャナル型ＭＯＳトランうスタのソース、ドレイン拡散時
に、’　Ａ　ｓイオンインプランテーションを用いて同
時に形成しても良い。
また、上記実施例ではバイポーラ型トランジスタがパー
ティカル型のｎ　ｐ　ｎ　Ｉ−ランジスタの場合につい
て説明したが、通常ｎｐｎパーティカルトランジスタが
製造可能なプロセスは、ラテラルｐｎｐ　ｌ−ランジス
タや拡散抵抗等も同様に形成が可能であシ、こちらも含
めたバイポーラ型トランジスタによるアナログ回路等の
バイポーラ集積回路全相補型ＭＯ８）ランジスタによる
ロジック回路等と共存することもできる。
また、パーティカルｎｐｎ　トランジスタで構成した高
速のバイポーラロジック、秒１１えはエミッタ結合形論
理回路（ＥＣＬ）等も共存できるものはもちろんである
。
〔発明の効果〕
以上説明したようにこの発明によれば、ＭＯＳトランジ
スタとバイポーラ型トランジスタとを共存する半導体集
積回路装置において、ＭＯＳトランジスタのゲートに使
用する高一度リンを含むポリシリコン層と同一工程で形
成したポリシリコン層をバイポーラ型トランジスタのコ
レクタ電極および高濃度拡散源として用いるので、高速
なＭＯＳトランジスタと、高いしゃ断固波数を有し且つ
オン抵抗が低く低消費電力のバイポーラ型トランジスタ
とを比較的簡単な工程で共存できる半導体集積回路装置
およびその製造方法が得られる。
【図面の簡単な説明】
第１図は従来の半導体集積回路装置の製造方法を説明す
るための図、第２図（ａ）〜（ｈ）はそれぞれこの発明
の一実施例に係る半導体集積回路装置の製造方法を説明
するための図、第３図はこの発明の他の実施例を説明す
るための図である。 ２３・・・半導体基板、２４．．２４ｔ・・・第１半導
体領域、２５・・・第２半導体領域、２６宜。 ２６、−・・第３半導体領域（ｗｅｌｌ　領域）、３２
・・・フィールド酸化膜、３３・・・薄い酸化膜、３４
・・・活性ベース領域１．９７．３Ｂ、、９９．４１・
・・ポリシリコン層、１００・・・Ｎ＋領領域（第４半
導体飴域、）。 出願人代理人　弁理士　鈴　江　武　彦手続補正書 昭和５８□、１１月１５日 持許ｒｉ’Ｊこ官　若杉和夫　殿 Ｌ　ｊｒ円−の表示 ４ｈｉｎＩｉ５８−ｉ８７９３０　ｑ ２、発明の名称 斗専体集積回路装置およびその製造方法３、加重をする
渚 事件との関係　特Ｈ’Ｆ　’出訊人 （３Ｑ力東京芝浦電気株式会社 、１３代理人 ５）、０元補正 （ｉ、油止の対象 叫８ＩＩｌ書全文

Claims (9)

    【特許請求の範囲】
  1. （１）を界効果型トランジスタとバイポーラ型トランジ
    スタとが共存する半導体集積回路装置において、上記電
    界効果某トランジスタのゲート電極と上記バイポーラ型
    トランジスタのコレクタ取出し電極とを高濃度に不純物
    を拡散した同一の導電型ゲート電極によって形成し、上
    記バイポーラ型トランジスタのコレクタ領域にこのコレ
    クタ領域と同一導電型で上記者電型ゲー２１極を拡散源
    とする高濃度の不純物領域を形成したことを特徴とする
    半導体集積回路装置。
  2. （２）前記バイポーラ型トランジスタは、埋込層上に形
    成したウェル領域に形成し、前記高濃度の不純物領域は
    上記ウェル領域内に埋込層に達する深さまで形成したこ
    とを特徴とする特許請求の範囲第（１）項記載の半導体
    集積回路装置。
  3. （３）前記電界効果型トランジスタｉｊ、ＭＯＳトラン
    ジスタであることを特徴とする特許請求の範囲第（１）
    項記載の牛導体莱オ責回路装置。
  4. （４）前記電界動床型トランジスタは、相補型ＭＯＳト
    ランジスタから成ることを特徴とする特許請求の範囲第
    （１）項記載の半導体集積回路装置。
  5. （５）　前記導電型ゲート電極は、高濃度ポリシリコン
    層から成ることを特徴とする特許請求の範囲第（１）項
    ないし第（４）項いずれかに記載の半導体集積回路装置
    。
  6. （６）第１導電型の半導体基板上に第２導電型で高濃度
    の第１半導体領域を選択的に形成する工程と、上記半導
    体基板上に第１導電型の第２半導体領域を形成する工程
    と、この第２半導体領域内に上記半導体領域と電気的に
    結合された第２導電型の第３半導体領域を形成する工程
    と、上記第２あるいは第３半導体領域内に電界効果型ト
    ランジスタを形成する工程と、上記第３半導体領域内に
    バイポーラ型１ランジスタを形成する工程と、上記バイ
    ポーラ型トランジスタを形成した第３半導体領域に、電
    界効果型トランジスタのゲート電極と同一工程で形成し
    た導電型ゲート電極を拡散源として、第２導電型で拡散
    深さが深く高濃度の不純物が拡散された第４牛導体領域
    を形成する工程とを具備したことを特徴とする半導体集
    積回路装置の製造方法。
  7. （７）前記電界効果型トランジスタのゲート電極および
    導電型ゲート電極は、不純物を高濃度に拡散したポリシ
    リコン層から成ることを特徴とする特許ｄ請求の範囲第
    （６）項記載の半導体集積回路装置の製造方法。
  8. （８）前記第４半導体領域は、前記第１半導体領域に達
    する深さまで形成することを特徴とする特許請求の範囲
    第（６）項あるいは第（７）項いずれかに記載の半導体
    集積回路装置の製造方法。
  9. （９）前記バイポーラ型トランジスタのエミッタ領域を
    、前記第４半導体領域を形成する導電型ゲート電極とは
    異なるポリシリコン層を拡散源として形成することを特
    徴とする特許請求の範囲第（６）項ないし第（８）項い
    ずれかに記載の半導体集積回路装置の製造方法。
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