JPS59117150A - 半導体集積回路装置とその製造法 - Google Patents
半導体集積回路装置とその製造法Info
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- JPS59117150A JPS59117150A JP22615282A JP22615282A JPS59117150A JP S59117150 A JPS59117150 A JP S59117150A JP 22615282 A JP22615282 A JP 22615282A JP 22615282 A JP22615282 A JP 22615282A JP S59117150 A JPS59117150 A JP S59117150A
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- Japan
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- semiconductor
- polycrystalline silicon
- circuit device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は一つの半導体基体内にバイポーラ型トランジ
スタとＭＩＳｆ’″ＥＴ（絶縁ゲート型電界効果トラン
ジヌタ）、あるいはこれらに〃ｏえて１２Ｌ（注入集積
論理）素子が形成されているＢｉ−ＭＯＳ−ＩＯ（半導
体集積回路装置）に関する。
スタとＭＩＳｆ’″ＥＴ（絶縁ゲート型電界効果トラン
ジヌタ）、あるいはこれらに〃ｏえて１２Ｌ（注入集積
論理）素子が形成されているＢｉ−ＭＯＳ−ＩＯ（半導
体集積回路装置）に関する。
Ｂｉ−Ｍ（ＪＳ・ＩＣを製造する場合にバイポーラ素子
とＭ ＯＳ ｉ！” Ｅ’Ｉ’素子とではそれぞれが異
なっ１こプロセスを必要とするためにプロセス全体が複
雑になり、製造コスト高ＶＣ７’ｘることか問題である
。
とＭ ＯＳ ｉ！” Ｅ’Ｉ’素子とではそれぞれが異
なっ１こプロセスを必要とするためにプロセス全体が複
雑になり、製造コスト高ＶＣ７’ｘることか問題である
。
本願出願人にあっ℃は、かかるＢｉ−ＭＯＳ・ＩＣプロ
セスにおいて、Ｍ ＯＳ Ｆ Ｅ Ｔのゲートにポリ（
多結晶ンシリコンを採用することにより、ソース・ドレ
イン拡散を自己整合的に形成する技術を以前に開発して
いる。例えば本願出願人が先に提案したポリＳｌケート
電極を用いたＢ ｉ −ＯＭＯＳ（バイポーラトランジ
スターコンプリメンタリＭＯＳ Ｆ Ｅ Ｔ共存）ＬＣ
プｏセスによれは、ｆａｌｐ型シリコン基板（第１図の
１）上にエピタキシャル成長させたｎ型シリコン層（２
）をアイソレーション部（３）によって互いに電気的に
離隔され１こ複数の島領域とするとともに一部の島領域
にｐ型ウェル（４）を形成し、（ｂ）一つの島領域にバ
イポーラ素子のベース拡散によるｐ型領域（５）を形成
し、（ｃ）Ｍ ＯＳ素子のゲート絶縁膜（６）形成のた
め熱酸化を行ない、（ｄ）ポリシリコンゲート（７）を
形成し、（ｅ） ｐチャネルＭＯ８素子のポリシリコン
ゲートをマスクとしてソース・ドレイン（８）のための
ｐ型拡散を行ない、（ｆ）ｐ型つェル中に形成されるｎ
チャネルＭＯＳ素子のソース・トンイン（９）のための
ｎ型拡散をバイポーラ素子のエミッタ００）拡散と同時
に行ない、つづい又アルミニウム（１１’ ）による電
極形成を行なうものである。
セスにおいて、Ｍ ＯＳ Ｆ Ｅ Ｔのゲートにポリ（
多結晶ンシリコンを採用することにより、ソース・ドレ
イン拡散を自己整合的に形成する技術を以前に開発して
いる。例えば本願出願人が先に提案したポリＳｌケート
電極を用いたＢ ｉ −ＯＭＯＳ（バイポーラトランジ
スターコンプリメンタリＭＯＳ Ｆ Ｅ Ｔ共存）ＬＣ
プｏセスによれは、ｆａｌｐ型シリコン基板（第１図の
１）上にエピタキシャル成長させたｎ型シリコン層（２
）をアイソレーション部（３）によって互いに電気的に
離隔され１こ複数の島領域とするとともに一部の島領域
にｐ型ウェル（４）を形成し、（ｂ）一つの島領域にバ
イポーラ素子のベース拡散によるｐ型領域（５）を形成
し、（ｃ）Ｍ ＯＳ素子のゲート絶縁膜（６）形成のた
め熱酸化を行ない、（ｄ）ポリシリコンゲート（７）を
形成し、（ｅ） ｐチャネルＭＯ８素子のポリシリコン
ゲートをマスクとしてソース・ドレイン（８）のための
ｐ型拡散を行ない、（ｆ）ｐ型つェル中に形成されるｎ
チャネルＭＯＳ素子のソース・トンイン（９）のための
ｎ型拡散をバイポーラ素子のエミッタ００）拡散と同時
に行ない、つづい又アルミニウム（１１’ ）による電
極形成を行なうものである。
しかし上述したプロセスで、（１）、工程（Ｃ１の熱酸
化によってベースが基体内に拡散されるため第１図を参
照しバイポーラ素子のベース深さくｄＢ）が大ぎくなっ
てしまうこと、（２）、工程のけ）でｎチャネルＭＯＳ
素子のゲート長りを保つためには拡散時間を長くするこ
とができずバイポーラ素子のエミッタ深さｄＥが規制さ
れ、このためバイポーラ−ｉ子のベース幅（ＷＢ）が大
きくなる結果高いｈＦＥ（エミッタ接地電流ｊ４ｓ幅率
）化は期待できないこと等の欠点が生じた。しかし、こ
のようなりｉ −ＣＭＯＳプロセスでバイポーラ素子の
高ｈＦＦ、ヲ図ろうとすれば、例えばｎチャネルＭ（Ｊ
Ｓのソース・ドレイン拡散とエミッタ拡散を別工程で行
なわなけれはならず、そうすれば工程数が増えプロセス
が複雑化することになる。
化によってベースが基体内に拡散されるため第１図を参
照しバイポーラ素子のベース深さくｄＢ）が大ぎくなっ
てしまうこと、（２）、工程のけ）でｎチャネルＭＯＳ
素子のゲート長りを保つためには拡散時間を長くするこ
とができずバイポーラ素子のエミッタ深さｄＥが規制さ
れ、このためバイポーラ−ｉ子のベース幅（ＷＢ）が大
きくなる結果高いｈＦＥ（エミッタ接地電流ｊ４ｓ幅率
）化は期待できないこと等の欠点が生じた。しかし、こ
のようなりｉ −ＣＭＯＳプロセスでバイポーラ素子の
高ｈＦＦ、ヲ図ろうとすれば、例えばｎチャネルＭ（Ｊ
Ｓのソース・ドレイン拡散とエミッタ拡散を別工程で行
なわなけれはならず、そうすれば工程数が増えプロセス
が複雑化することになる。
本願発明者は上述したことにかんがみ、バイポーラ素子
とＭＯＳ素子とが共存するＩＣでプロでスを複雑にする
ことなく高ｈ□バイポーラトランジスタを得る方法につ
き検討し１こ結果、ＭＯＳ素子のゲートとして使われる
ポリシリコンを積極的に利用し、バイポーラ素子のベー
スをグラフトベース構造とすることにより、キャリア注
入効率及び輸送効率を高める方法を見出した。
とＭＯＳ素子とが共存するＩＣでプロでスを複雑にする
ことなく高ｈ□バイポーラトランジスタを得る方法につ
き検討し１こ結果、ＭＯＳ素子のゲートとして使われる
ポリシリコンを積極的に利用し、バイポーラ素子のベー
スをグラフトベース構造とすることにより、キャリア注
入効率及び輸送効率を高める方法を見出した。
したがって本発明の一つの目的は高いｈＦＥを有スルバ
イポーラトランジスタをＭＯＳＦＥＴと共存させ１こ１
０構造及びその製造法を提供することにある。
イポーラトランジスタをＭＯＳＦＥＴと共存させ１こ１
０構造及びその製造法を提供することにある。
本発明の他の目的はＭＯＳＦＥＴと■２Ｌとを一つの半
導体基体に共存させる場合に工２Ｌを高βｉ（逆方向エ
ミッタ接地電流増幅率）化できるＩＣの構造及びその製
造法を提供することにある。
導体基体に共存させる場合に工２Ｌを高βｉ（逆方向エ
ミッタ接地電流増幅率）化できるＩＣの構造及びその製
造法を提供することにある。
上記目的を達成する１こめの手段とし１本発明では、バ
イポーラ・トランジスタにおい℃、半導体基体表面に部
分的に形成し１こポリシリコン層を通して不純物を半導
体内に導入することにより、部分的に濃度又は及び深さ
の異なるいわゆるグラフトベースを作り、さらにこのポ
リシリコン層ヲ通してエミッタのための不純物を半導体
内に導入するもので、このような構成とすることにより
、エミッタの拡散深さを深くしないで高ｈＦＥのバイポ
ーラトランジスタを実現できろ。又、この技術をＩ２Ｌ
におけるインバース（逆方向）トランジスタに応用すれ
ば高βｉの１２Ｌを実現でき高速動作に適合した論理回
路を提供できる。
イポーラ・トランジスタにおい℃、半導体基体表面に部
分的に形成し１こポリシリコン層を通して不純物を半導
体内に導入することにより、部分的に濃度又は及び深さ
の異なるいわゆるグラフトベースを作り、さらにこのポ
リシリコン層ヲ通してエミッタのための不純物を半導体
内に導入するもので、このような構成とすることにより
、エミッタの拡散深さを深くしないで高ｈＦＥのバイポ
ーラトランジスタを実現できろ。又、この技術をＩ２Ｌ
におけるインバース（逆方向）トランジスタに応用すれ
ば高βｉの１２Ｌを実現でき高速動作に適合した論理回
路を提供できる。
以下本発明を若干の実施例に従って詳述する。
第２図〜第７図は本発明の基本となるプロセスをバイホ
ーラｎｐｎトランジスタの部分に限定して工程順に示す
ものである。
ーラｎｐｎトランジスタの部分に限定して工程順に示す
ものである。
ｍ 第２図において、１１はｎ−型シリコン基体であ
って通常は基板半導体の士にエピタキシャル成長させた
ｎ−型シリコン層を用いる。このシリコン基体１１の上
にはアイソレーションのための厚いＳｉ ０２（シリコ
ン酸化物〕膜１２と、ベース部分にゲート酸化によって
形成した薄い８１０２膜１３とが形成さハ、ている。
って通常は基板半導体の士にエピタキシャル成長させた
ｎ−型シリコン層を用いる。このシリコン基体１１の上
にはアイソレーションのための厚いＳｉ ０２（シリコ
ン酸化物〕膜１２と、ベース部分にゲート酸化によって
形成した薄い８１０２膜１３とが形成さハ、ている。
（２）薄い５ｉ（Ｊ、、Ｊｌｉ１３を部分的にエッチ除
去し又第３図に示すようにシリコン基体１１の一部を露
出する。
去し又第３図に示すようにシリコン基体１１の一部を露
出する。
（３）ｌＦ４図に示すようにシリコン基体の露出部分を
覆うようにポリシリコン層１４を部分的に形成する。こ
の工程は後述するように共存させるＭＯＳＦＥＴのポリ
シリコンゲート形成と同時に行なわれる。
覆うようにポリシリコン層１４を部分的に形成する。こ
の工程は後述するように共存させるＭＯＳＦＥＴのポリ
シリコンゲート形成と同時に行なわれる。
（４）第５図に示すようにポリシリコン層１４をマスク
とし℃薄いｈ ｉ ０２膜１３をエッチ除去する。
とし℃薄いｈ ｉ ０２膜１３をエッチ除去する。
（５）厚い５ｉｎ２膜１２をマスクとし又不純物ホウ素
礎）をイオン打込みによるシリコン基体１１表面に導入
し、拡散することにより第６図に示すよう’ＩｆＣヘ−
／（（Ｄ タメのｐ型領域１５を形成する。このとき、
不純物の一部はポリシリコン層１４を通して導入される
ため、ポリシリコン層直下では低不純物濃度（すなわち
比抵抗が他部に比べ太）でかつ浅い活性ベース領域（ｐ
−型領域）１６か形成される。
礎）をイオン打込みによるシリコン基体１１表面に導入
し、拡散することにより第６図に示すよう’ＩｆＣヘ−
／（（Ｄ タメのｐ型領域１５を形成する。このとき、
不純物の一部はポリシリコン層１４を通して導入される
ため、ポリシリコン層直下では低不純物濃度（すなわち
比抵抗が他部に比べ太）でかつ浅い活性ベース領域（ｐ
−型領域）１６か形成される。
（６）第７図に示すようにポリシリコン層１４の一部を
露出し他をマスク材１７で覆い、不純物ヒ素（Ａｓ）又
はリン（Ｐ）をイオン打込みによりポリシリコン層１４
を通してシリコン基体内に導入し、拡散することによっ
てエミッタのためのｎ＋型領域工８を形成する。この工
程は共存させるｎチャ坏ルＭＯ８ＦＥＴのソース・ドレ
イン形成と同じ工程で行なわれる。
露出し他をマスク材１７で覆い、不純物ヒ素（Ａｓ）又
はリン（Ｐ）をイオン打込みによりポリシリコン層１４
を通してシリコン基体内に導入し、拡散することによっ
てエミッタのためのｎ＋型領域工８を形成する。この工
程は共存させるｎチャ坏ルＭＯ８ＦＥＴのソース・ドレ
イン形成と同じ工程で行なわれる。
第２４図は第７図におけるＡ −Ａ’断面にそった不純
物濃度プロファイルを示すものである。
物濃度プロファイルを示すものである。
以上のようなプロセスで得られるグラフトベース構造を
有スるトランジスタに訃いては下記の理由で前記発明の
目的の一つである高いｈＦＥが得られる。
有スるトランジスタに訃いては下記の理由で前記発明の
目的の一つである高いｈＦＥが得られる。
トランジスタに２ける少数キャリア注入効率γは
であられされる。ここでρ２．ρ３はエミッタ・ベース
の抵抗率、町はベース幅、Ｌ６はエミッタ中のキャリア
拡散長である。なお、ρ２．ρ８はであられされ、この
うちμＥ、μｈは電子、正孔の移動度、ｅは電子の電荷
、ｎ、ｐはそれぞれドナー濃度、アクセプタ濃度を示す
。
の抵抗率、町はベース幅、Ｌ６はエミッタ中のキャリア
拡散長である。なお、ρ２．ρ８はであられされ、この
うちμＥ、μｈは電子、正孔の移動度、ｅは電子の電荷
、ｎ、ｐはそれぞれドナー濃度、アクセプタ濃度を示す
。
次に輸送効率βは
であられされる。ここでＬＢはベース中のキャリア拡散
長である。
長である。
前掲第７図によれはグラフトベース構造ではベース幅Ｗ
Ｂを小さくとることができるとともに活性ベースの不純
物濃度を下げることができるから、式（１）のρＥ／ρ
、の値を小さくでき、注入効率γが大きくなる。またベ
ース幅が小さくなれば（４）式かられかるように輸送効
率も同上する。−万、ペース広がり抵抗ｒｂｂ′ハベー
スコンタクト領域は高濃度となっているので増大するこ
とがない。
Ｂを小さくとることができるとともに活性ベースの不純
物濃度を下げることができるから、式（１）のρＥ／ρ
、の値を小さくでき、注入効率γが大きくなる。またベ
ース幅が小さくなれば（４）式かられかるように輸送効
率も同上する。−万、ペース広がり抵抗ｒｂｂ′ハベー
スコンタクト領域は高濃度となっているので増大するこ
とがない。
また、活性ベースの不純物濃度を小さくすることば熱処
理による拡散進行深さも浅くなりベース幅ＷＢを小さく
する効果がある。このように注入効率、輸送効率が上る
ことはバイポーラトランジスタにおいて高ｈＦＥ化を可
能ならしめる。
理による拡散進行深さも浅くなりベース幅ＷＢを小さく
する効果がある。このように注入効率、輸送効率が上る
ことはバイポーラトランジスタにおいて高ｈＦＥ化を可
能ならしめる。
このようなグラフトベースをＩ２Ｌにおける逆方向トラ
ンジスタに応用すれば、活性ベースの不純物濃度が小さ
くなるためエミッタ（基板）との不純物＃度比が太ぎく
なり、注入効率が改善され、前記発明の他の一つの目的
であるＩ２Ｌの高Ｈｉ化が実現できる。
ンジスタに応用すれば、活性ベースの不純物濃度が小さ
くなるためエミッタ（基板）との不純物＃度比が太ぎく
なり、注入効率が改善され、前記発明の他の一つの目的
であるＩ２Ｌの高Ｈｉ化が実現できる。
第８図〜第１９図は一つの基板上にバイポーラｎｐｎト
ランジスタとコンプリメンタリＭＯ８ＦＥＴとを共存さ
せる場合に本発明を適用した場合の製造プロセスにおけ
る各工程の形態を断面図により示すものであり、以下の
工程（１）〜Ｑ２）にそって説明する。
ランジスタとコンプリメンタリＭＯ８ＦＥＴとを共存さ
せる場合に本発明を適用した場合の製造プロセスにおけ
る各工程の形態を断面図により示すものであり、以下の
工程（１）〜Ｑ２）にそって説明する。
（１１第８図に２いて、２０は高比抵抗のｐ−型シリコ
ン基板（サブストレース）であり、表面酸化により、Ｓ
ｉＯ２マスク（図示されない）を形成し、アンチモン（
Ｓｂ）等を高濃度にデポジット・拡散することにより、
各素子領域に対応するｎ＋型埋込層２２を形成する。続
いて同図に示される新たなＳ １０２マスク２１を形成
し、ホウ素（Ｂ）をイオン打込みすることによりｐ型溝
入部（２３，２４）を形成する。このうち２３はアイソ
レーション部のためのｐ型拡散層となり、２４はｐ型ウ
ェルのためのｐ型拡散層となる。同図に示すように、基
板上の一万側（左側）はバイポーラ素子領域、他方側（
右側）は０−ＭＯ８領域をそれぞれ形成するために使用
される。
ン基板（サブストレース）であり、表面酸化により、Ｓ
ｉＯ２マスク（図示されない）を形成し、アンチモン（
Ｓｂ）等を高濃度にデポジット・拡散することにより、
各素子領域に対応するｎ＋型埋込層２２を形成する。続
いて同図に示される新たなＳ １０２マスク２１を形成
し、ホウ素（Ｂ）をイオン打込みすることによりｐ型溝
入部（２３，２４）を形成する。このうち２３はアイソ
レーション部のためのｐ型拡散層となり、２４はｐ型ウ
ェルのためのｐ型拡散層となる。同図に示すように、基
板上の一万側（左側）はバイポーラ素子領域、他方側（
右側）は０−ＭＯ８領域をそれぞれ形成するために使用
される。
（２）全面にシリコンをエピタキシャル成長させ又第９
図に示すように低濃度ｎ−型のシリコン層２６を３〜４
μｍ８度の厚さに形成する。次いで表面酸化して薄い５
ｉｎ２膜２７を生成し、この上にナイトライド（８１ｓ
Ｎ４）膜２８をデポジットする。この後、Ｓ！０２膜
２７をエッチして露出させたｎ−型シリコン屑２６表面
にチャネルストッパのためのリン（ＰＪをイオン打込み
する。
図に示すように低濃度ｎ−型のシリコン層２６を３〜４
μｍ８度の厚さに形成する。次いで表面酸化して薄い５
ｉｎ２膜２７を生成し、この上にナイトライド（８１ｓ
Ｎ４）膜２８をデポジットする。この後、Ｓ！０２膜
２７をエッチして露出させたｎ−型シリコン屑２６表面
にチャネルストッパのためのリン（ＰＪをイオン打込み
する。
（３）表面酸化を行ない第１０図に示すよ５にＳｉ、Ｎ
４膜の形成されない部分に比較的厚い８１０２膜２９を
形成した後、Ｓ ｉ 、 Ｎ４膜を除去する。
４膜の形成されない部分に比較的厚い８１０２膜２９を
形成した後、Ｓ ｉ 、 Ｎ４膜を除去する。
（４）第１１図に示すように５ｉ０２膜２９をマスクに
してホウ素（１３）をイオン打込み、拡散することによ
り、上下からのｐ型拡散によってｐ型アイソレーション
部３１及びｐ型ウェル３０を同時に形成する。このよう
に上下両方よりの拡散を採用する理由はｐ型ウェル３０
形成のための熱処理時間を短縮することにより、この熱
処理に伴なうｎ＋型埋込層２２よりのドナ不純物（Ｓｂ
）等の「湧き上り」拡散を押えＭ Ｏ８ＦＥ Ｔやバイ
ポーラトランジスタの耐圧を劣化させないようにするた
めである。
してホウ素（１３）をイオン打込み、拡散することによ
り、上下からのｐ型拡散によってｐ型アイソレーション
部３１及びｐ型ウェル３０を同時に形成する。このよう
に上下両方よりの拡散を採用する理由はｐ型ウェル３０
形成のための熱処理時間を短縮することにより、この熱
処理に伴なうｎ＋型埋込層２２よりのドナ不純物（Ｓｂ
）等の「湧き上り」拡散を押えＭ Ｏ８ＦＥ Ｔやバイ
ポーラトランジスタの耐圧を劣化させないようにするた
めである。
（５） 第１２図に示すように５Ｉ０２膜２９の上に
Ｓｉ、Ｎ、をデポジットして第２のナイトライド（ＳＩ
３Ｎ４）膜マスク３２を形成した後、チャネルストッパ
用のホウ素（Ｂ）イオン打込みを行なう。
Ｓｉ、Ｎ、をデポジットして第２のナイトライド（ＳＩ
３Ｎ４）膜マスク３２を形成した後、チャネルストッパ
用のホウ素（Ｂ）イオン打込みを行なう。
（６）つづいて高湿低温条件下で酸化を行ない表面アイ
ソレーション用の厚いフィールド酸化膜３３を形成する
。（第１３図） （７） Ｓｉ、Ｎ４膜３２及びその下の５ＩＯ２膜２
９をエッチ除去してｎ型シリコン基体を露出させ、ゲー
ト酸化を行なって第１４図に示すように各能動素子領域
表面に５すいゲート酸化膜（Ｓｉｎ２）３３ａを形成す
る。この後、バイポーラトランジスタとなるエミッタ形
成部の５ｉｎ２膜を除去する。
ソレーション用の厚いフィールド酸化膜３３を形成する
。（第１３図） （７） Ｓｉ、Ｎ４膜３２及びその下の５ＩＯ２膜２
９をエッチ除去してｎ型シリコン基体を露出させ、ゲー
ト酸化を行なって第１４図に示すように各能動素子領域
表面に５すいゲート酸化膜（Ｓｉｎ２）３３ａを形成す
る。この後、バイポーラトランジスタとなるエミッタ形
成部の５ｉｎ２膜を除去する。
（８） ポリシリコンをデポジットし、ホトフシスト
により不要部をエッチ除去して第１５図に示すように、
バイホーラトランジスタ領域エミッタ形成部上にポリシ
リコン層３４ａを、Ｍ（Ｊ Ｓ Ｆ Ｂ Ｔ領域のポリ
シリコンゲート３４ ｂ、 ３４ ｃを形成する。こ
の後、０ＶＤ（気相化学堆積法）にょるＳｉｎ、膜３５
ａを成長させ、一部をホトエツチングで除去する。
により不要部をエッチ除去して第１５図に示すように、
バイホーラトランジスタ領域エミッタ形成部上にポリシ
リコン層３４ａを、Ｍ（Ｊ Ｓ Ｆ Ｂ Ｔ領域のポリ
シリコンゲート３４ ｂ、 ３４ ｃを形成する。こ
の後、０ＶＤ（気相化学堆積法）にょるＳｉｎ、膜３５
ａを成長させ、一部をホトエツチングで除去する。
（９）上記マスク３５ａの形成されないバイポーラ領域
の一部にホウ素（Ｂ）をイオン打込みし、熱拡散して第
１６図に示すように部分的に濃度の異なるグラフトベー
ス（ｐ＋＋域３６．活性ｐ領域３６ａ）を形成する。
の一部にホウ素（Ｂ）をイオン打込みし、熱拡散して第
１６図に示すように部分的に濃度の異なるグラフトベー
ス（ｐ＋＋域３６．活性ｐ領域３６ａ）を形成する。
（１０）ＯＶＤ −Ｓｉｎ、−ｖｘり３５ａを除去し、
再びＯＶＤ −８ｉ０２をデポジットし、ホトエツチン
グすることにより、第１７図に示すように、ｐチャネル
ＭＯ８形成領域を露出するマスク３５ｂとし、高濃度に
ホウ素（１３１をイオン打込み、拡散しくボリシリコン
ゲー）３４ｂにより自己整合的にｐチャネルＭＯ８ＦＥ
Ｔのソース・ドレインｐ＋型領域３７を形成する。
再びＯＶＤ −８ｉ０２をデポジットし、ホトエツチン
グすることにより、第１７図に示すように、ｐチャネル
ＭＯ８形成領域を露出するマスク３５ｂとし、高濃度に
ホウ素（１３１をイオン打込み、拡散しくボリシリコン
ゲー）３４ｂにより自己整合的にｐチャネルＭＯ８ＦＥ
Ｔのソース・ドレインｐ＋型領域３７を形成する。
Ｑｌ） ＯＶＤ −８ｉ０２マスク３５ ｂを除去し
、新たに第１８図に示すようにＯＶ Ｄ −Ｓ’ｉ０２
マスク３５ｃを形成する。この０ＶＬ）−８ｉ０２マス
ク３５ｃで露出するバイポーラ領域の一部とｎチャネル
ＭＯ８形成領域に対してヒ素（Ａｓ）をイオン打込み拡
散し、バイポーラトランジスタのエミッタのためのｎ＋
型領領域３９コレクタ電極引出し用ｎ＋型領領域０を形
成すると同時にｎチャネルＭＵＳＦＥＴのソース・ドレ
インｎ＋型領域４１・４２を形成する。なお、この場合
、Ｍ（ＪＳＦＥＴ側はポリシリコンゲート下に酸化膜が
存在するためにチャネル部にヒ素が導入されることはな
い。
、新たに第１８図に示すようにＯＶ Ｄ −Ｓ’ｉ０２
マスク３５ｃを形成する。この０ＶＬ）−８ｉ０２マス
ク３５ｃで露出するバイポーラ領域の一部とｎチャネル
ＭＯ８形成領域に対してヒ素（Ａｓ）をイオン打込み拡
散し、バイポーラトランジスタのエミッタのためのｎ＋
型領領域３９コレクタ電極引出し用ｎ＋型領領域０を形
成すると同時にｎチャネルＭＵＳＦＥＴのソース・ドレ
インｎ＋型領域４１・４２を形成する。なお、この場合
、Ｍ（ＪＳＦＥＴ側はポリシリコンゲート下に酸化膜が
存在するためにチャネル部にヒ素が導入されることはな
い。
Ｑ２） ０ＶＤ−８ｉＯ，マスク３５ｃを除去した後
、）’５Ｇ（ＩＪンシリケートガラス）膜４３をデポジ
ットし、コンタクトホトエッチして各領域に窓あけし、
アルミニウムのメタライズ、ホトエッチにより電極４４
を形成する。これνこより第１９図に示すようにバイポ
ーラｎｐｎ ）ランシスタとｐチャネルＭ ＯＳ Ｐ’
Ｅ Ｔ 、 ｎチャネ／Ｌ／ＭＯδＦＥＴの共存す
るＢ１−０ＭＯ８・■０を完成する。
、）’５Ｇ（ＩＪンシリケートガラス）膜４３をデポジ
ットし、コンタクトホトエッチして各領域に窓あけし、
アルミニウムのメタライズ、ホトエッチにより電極４４
を形成する。これνこより第１９図に示すようにバイポ
ーラｎｐｎ ）ランシスタとｐチャネルＭ ＯＳ Ｐ’
Ｅ Ｔ 、 ｎチャネ／Ｌ／ＭＯδＦＥＴの共存す
るＢ１−０ＭＯ８・■０を完成する。
第２０図〜第２２図は一つの基板上にバイポーラ・トラ
ンジスタ、ｎナヤ不ル〜ｌ０８ＦＥＴ（コンプリメンタ
リ・Ｍ ＯＳ Ｐ’ Ｅ Ｔの一部としても可）及びＩ
２孔を共存させる場合に本発明を適用した場合の製造プ
ロセスにおける主要工程を断面図により示すものであり
、以下の工程（１）〜（４）にそって説明する。
ンジスタ、ｎナヤ不ル〜ｌ０８ＦＥＴ（コンプリメンタ
リ・Ｍ ＯＳ Ｐ’ Ｅ Ｔの一部としても可）及びＩ
２孔を共存させる場合に本発明を適用した場合の製造プ
ロセスにおける主要工程を断面図により示すものであり
、以下の工程（１）〜（４）にそって説明する。
（１） 前掲の実施例プロセスのうち工程（８）で第
１５図により説明したポリシリコンデポジットの際に第
２０図に示すようにＩ２孔の逆方向ｎｐｎトランジスタ
のコレクタ電極部分にもポリシリコン層３４ｄを形成す
る。この後は工程（８）と同じ（ＯＶＤ−８ｉ０２マス
ク３５ｅをつくり、ポリシリコン層３４ｄを通してホウ
素ＣＢ）をイオン打込み拡散し一部が濃度の異なるクラ
フトベースｐ型領域４６を得る。このときのｐ型拡散で
は１２Ｌのインジェクタｐ型領域４５およびバイポーラ
領域においてはグラフトベース３６を同時に形成する。
１５図により説明したポリシリコンデポジットの際に第
２０図に示すようにＩ２孔の逆方向ｎｐｎトランジスタ
のコレクタ電極部分にもポリシリコン層３４ｄを形成す
る。この後は工程（８）と同じ（ＯＶＤ−８ｉ０２マス
ク３５ｅをつくり、ポリシリコン層３４ｄを通してホウ
素ＣＢ）をイオン打込み拡散し一部が濃度の異なるクラ
フトベースｐ型領域４６を得る。このときのｐ型拡散で
は１２Ｌのインジェクタｐ型領域４５およびバイポーラ
領域においてはグラフトベース３６を同時に形成する。
なお、同図以下第１５図等と共通する構成部分に対して
は同一の指示番号を使用しである。
は同一の指示番号を使用しである。
（２） ＯＶＤ −５ｉｎ２マスク３５ ｆ ヲ用イ
テヒ素（Ａｓ）をイオン打込み、拡散し、第２１図に示
すようにバイポーラトランジスタのエミッタｎ”２Ｊ領
域３９．ｎチャネルＭＯ８ＦＥＴのソース・ドレインｎ
＋型領域４１，４２とともに１２Ｌにおける逆方向ｎｐ
ｎトランジスタのコレクタｎ＋型領域４７を形成する。
テヒ素（Ａｓ）をイオン打込み、拡散し、第２１図に示
すようにバイポーラトランジスタのエミッタｎ”２Ｊ領
域３９．ｎチャネルＭＯ８ＦＥＴのソース・ドレインｎ
＋型領域４１，４２とともに１２Ｌにおける逆方向ｎｐ
ｎトランジスタのコレクタｎ＋型領域４７を形成する。
（３） 前掲実施例の工程（１２，第１９図の場合と
同様ＫＯＶＤ −Ｓｉｎ、 マスク除去、 Ｐ Ｓ Ｇ
膜テホ’） ソト、コンタクトホトエッチ、アルミニ
ウム・メタライズ及びホトエッチの諸工程を経て電極４
４を形成することにより第２２図に示すようにクラフト
ベースな有するバイポーラｎｐｎ）ランジスタ。
同様ＫＯＶＤ −Ｓｉｎ、 マスク除去、 Ｐ Ｓ Ｇ
膜テホ’） ソト、コンタクトホトエッチ、アルミニ
ウム・メタライズ及びホトエッチの諸工程を経て電極４
４を形成することにより第２２図に示すようにクラフト
ベースな有するバイポーラｎｐｎ）ランジスタ。
ｎチャネルＭＯ８１１″ＥＴ及び■２Ｌの共存するＢｉ
−ＭＯＳ −Ｉ２孔 ＩＣを完成する。
−ＭＯＳ −Ｉ２孔 ＩＣを完成する。
第２３図は一つの基板上にバイポーラｎｐｎトランジス
タ・コンプリメンタリＭ ＯＳ Ｆ Ｅ Ｔ及び１２Ｌ
の各素子を共存させたＩＣの完成時の断面図である。同
図において前掲の第１９図、第２２図と共通する構成部
分に対し又は、同一の指示番号を用いである。
タ・コンプリメンタリＭ ＯＳ Ｆ Ｅ Ｔ及び１２Ｌ
の各素子を共存させたＩＣの完成時の断面図である。同
図において前掲の第１９図、第２２図と共通する構成部
分に対し又は、同一の指示番号を用いである。
以上実施例で述べたごとき構成を有する本発明は、一つ
のｌ・Ｃプロセスにおいて、ＭＯＳＦＥＴのシリコンゲ
ート形成のためポリシリコンを用いて、同じ基板内のバ
イポーラトランジスタやＰＬにグラフトベースをつくり
こむものであり、従来のようにこれらを別工程で形成す
るのと違って工程を複雑化することなく、高ｈＦＥのバ
イポーラトランジスタや高ＢｉのＩ２孔をシリコンケー
トＭＵＳＦＥＴと共存させることが可能である。すなわ
ち、一つの基板上に高性能なアナログ・デジタル共存Ｉ
Ｃを実現できる。
のｌ・Ｃプロセスにおいて、ＭＯＳＦＥＴのシリコンゲ
ート形成のためポリシリコンを用いて、同じ基板内のバ
イポーラトランジスタやＰＬにグラフトベースをつくり
こむものであり、従来のようにこれらを別工程で形成す
るのと違って工程を複雑化することなく、高ｈＦＥのバ
イポーラトランジスタや高ＢｉのＩ２孔をシリコンケー
トＭＵＳＦＥＴと共存させることが可能である。すなわ
ち、一つの基板上に高性能なアナログ・デジタル共存Ｉ
Ｃを実現できる。
また、本発明を用いたＩＣプロセスでは、Ｍ（Ｊ８１”
ＥＴにおいて高温処理を伴なうゲートａ化がバイポーラ
トランジスタのベース形成前に行なわれるので熱処理に
よるベース深さの変動か起しな℃ゝＯ 本発明は前記した実施例に限定されることなく、これ以
外の異なる形態で実施できるものである。
ＥＴにおいて高温処理を伴なうゲートａ化がバイポーラ
トランジスタのベース形成前に行なわれるので熱処理に
よるベース深さの変動か起しな℃ゝＯ 本発明は前記した実施例に限定されることなく、これ以
外の異なる形態で実施できるものである。
例えばアイソレーション構造ではｐ型拡散接合のみを用
いる場合、酸化膜のみ用いる場合（ＬＯＯＯ８，アイソ
プレーナ方式）ＶＣおいても本発明を同様に適用できろ
。
いる場合、酸化膜のみ用いる場合（ＬＯＯＯ８，アイソ
プレーナ方式）ＶＣおいても本発明を同様に適用できろ
。
又、第１６図、第１７図で説明した実施例のプロセスで
はバイポーラ領域へのベース拡散と、ｐチャネルＭ（ｋ
ｌ領域へのソース・ドレイン拡散を別工程で行なったが
、これを同時の工程で行なえば工程を簡略化することが
できる。
はバイポーラ領域へのベース拡散と、ｐチャネルＭ（ｋ
ｌ領域へのソース・ドレイン拡散を別工程で行なったが
、これを同時の工程で行なえば工程を簡略化することが
できる。
第１図はこれまでのＢｉ−０ＭＯ８・ＩＣの構造を模型
的に示す断面図である。 第２図〜第７図は本発明によるＩＣプロセスを、バイポ
ーラ部に限定して説明するための工程断面図である。 第８〜第１９図は本発明によるＢ１−ＣＭＯＳ・ＩＣプ
ロセスの実施例を示す工程断面図である。 第２０−第２２図は、本発明によるＢｉ −ＭＯＳ・１
２Ｌ・ＩＣプロセスの実施例を示す一部工程断面・図で
ある。 第２３図は本発明によるＢｉ−０ＭＯ８・Ｉ２孔・ＩＣ
の完成時の形態を示す断面図である。 第２４図は第７図におけるＡ−Ａ’断面にそった不純物
濃度分布曲線図である。 １・・・基板、２・・エピタキシャル層、３・・・アイ
ソレーション、４・・・ｐ型ウェル、５・・・ｐ型ベー
ス、６・・ゲート絶縁膜、７・・・ポリシリコンゲート
、８・・・ｐ＋型ソース・ドレイン、９・・・ｎ＋型ソ
ース・ドレイン、１１・・・ｎ−型基体（エピタキシャ
ル屑入１２・・・アイソレーション酸化膜、１３・・・
ゲート酸化膜、１４・・・ポリシリコン層、１５・・・
ｐ摩ベース、１６・・・ｐＷグラフトベース、１７・・
・マスク材、２０・・・ｐ型Ｓ＋基板、２１・・・酸化
膜、２２・・・ｎ＋型埋込層、２３・・・ｐ＋型埋込層
、２４・・・ｐ型導入層、２５・・・ｐ型埋込層、２６
・・・エピタキシャル層、２７・・・酸化膜、２８・・
・ナイトライド膜、２９・・・酸化膜、３０・・・ｐ型
ウェル、３１・・・アイソレーション部、３２・・・ナ
イトライド膜、３３・・・フィールド酸化膜、３４・・
・ポリシリコン、３５・・・０ＶＩ）・５１０２Ｍマス
ク、３６・・・グラフトベース、；３７・・・ソース、
３８・・・ドレイン、３９・・・エミッタ、４０・・・
コレクタ、４１・・・ソース、４２・・・ドレイン、４
３・・・ＰＳＧＪｉ、４４・・・アルミニウム電極、４
５・・・インジェクタ、４６・・・逆方向トランジスタ
のグラフトベース、４７：・・コレクタ。 第 ２ 図 第 ３ 図 ／、苧 第 ４ 図 第 ５ 図 第 ６ 図 第 γ 図 第 ８ 図 ２．？ ２θ 第 ９ 図 第１０図 第１１図 表 ２２ ｚ♂ 第１２図 、ｊ／ ２θ第
１３図 第２４図 −２３５−
的に示す断面図である。 第２図〜第７図は本発明によるＩＣプロセスを、バイポ
ーラ部に限定して説明するための工程断面図である。 第８〜第１９図は本発明によるＢ１−ＣＭＯＳ・ＩＣプ
ロセスの実施例を示す工程断面図である。 第２０−第２２図は、本発明によるＢｉ −ＭＯＳ・１
２Ｌ・ＩＣプロセスの実施例を示す一部工程断面・図で
ある。 第２３図は本発明によるＢｉ−０ＭＯ８・Ｉ２孔・ＩＣ
の完成時の形態を示す断面図である。 第２４図は第７図におけるＡ−Ａ’断面にそった不純物
濃度分布曲線図である。 １・・・基板、２・・エピタキシャル層、３・・・アイ
ソレーション、４・・・ｐ型ウェル、５・・・ｐ型ベー
ス、６・・ゲート絶縁膜、７・・・ポリシリコンゲート
、８・・・ｐ＋型ソース・ドレイン、９・・・ｎ＋型ソ
ース・ドレイン、１１・・・ｎ−型基体（エピタキシャ
ル屑入１２・・・アイソレーション酸化膜、１３・・・
ゲート酸化膜、１４・・・ポリシリコン層、１５・・・
ｐ摩ベース、１６・・・ｐＷグラフトベース、１７・・
・マスク材、２０・・・ｐ型Ｓ＋基板、２１・・・酸化
膜、２２・・・ｎ＋型埋込層、２３・・・ｐ＋型埋込層
、２４・・・ｐ型導入層、２５・・・ｐ型埋込層、２６
・・・エピタキシャル層、２７・・・酸化膜、２８・・
・ナイトライド膜、２９・・・酸化膜、３０・・・ｐ型
ウェル、３１・・・アイソレーション部、３２・・・ナ
イトライド膜、３３・・・フィールド酸化膜、３４・・
・ポリシリコン、３５・・・０ＶＩ）・５１０２Ｍマス
ク、３６・・・グラフトベース、；３７・・・ソース、
３８・・・ドレイン、３９・・・エミッタ、４０・・・
コレクタ、４１・・・ソース、４２・・・ドレイン、４
３・・・ＰＳＧＪｉ、４４・・・アルミニウム電極、４
５・・・インジェクタ、４６・・・逆方向トランジスタ
のグラフトベース、４７：・・コレクタ。 第 ２ 図 第 ３ 図 ／、苧 第 ４ 図 第 ５ 図 第 ６ 図 第 γ 図 第 ８ 図 ２．？ ２θ 第 ９ 図 第１０図 第１１図 表 ２２ ｚ♂ 第１２図 、ｊ／ ２θ第
１３図 第２４図 −２３５−
Claims (1)
- 【特許請求の範囲】 １、半導体基体内で互いに電気的に離隔された複数の半
導体島領域のうち、一部の島領域には絶縁ゲート型電界
効果トランジスタが形成され、他部の島領域にはバイポ
ーラ型トランジスタが形成されている半導体集積回路゛
装置において、前記バイポーラ型トランジスタのベース
は部分的に比抵抗又は及び深さが異なる不純物導入層よ
りなつ℃いることを特徴とする半導体集積回路装置。 ２、前記絶縁ゲート型電界効果トランジスタのゲートは
多結晶シリコンからなるとともに前記バイポーラ型トラ
ンジスタの活性ベース領域は多結晶シリコン層の直下に
形成されている特許請求の範囲第１項に記載の半導体集
積回路装置。 ３、前記複数の半導体島領域の他の一部には注入集積論
理素子が形成され、その逆方向トランジスタのベースは
部分的に比抵抗又は及び深さが異なる不純物導入層より
なっている特許請求の範囲第２項に記載の半導体集積回
路装置。 ４、半導体基体内で互いに電気的に離隔され１こ複数の
半導体島領域のうち、一部の島領域には絶縁ゲート型電
界効果トランジスタが形成され、他部の島領域には、バ
イポーラ型トランジスタが形成されている半導体集積回
路装置に〉いて、前記バイポーラ型トランジスタのベー
スは活性ベース領域とベースコンタクト領域とから成り
、前記活性ベース領域は、前記ベースコンタクト領域よ
りも比抵抗が大きく、かつ浅く形成されていることを特
徴とする半導体集積回路装置。 ５、半導体基体内で互いに電気的に離隔され１こ複数の
半導体島領域のうち一部の島領域には絶縁ゲート型電界
効果トランジスタが形成され、他部の島領域にはバイポ
ーラ型トランジスタが形成され又いる半導体集積回路装
置において、前記絶縁ゲート型電界効果トランジスタの
ゲートと前記バイポーラ型トランジスタのエミッタ領域
に接触する電極は、多結晶シリコンより成ることを特徴
とする半導体集積回路装置。 ６、一つの半導体基体の一生面に多結晶シリコンをゲー
トとする絶縁ゲート型電界効果トランジスタと共存させ
てバイポーラ型トランジスタを形成するにあたって、絶
縁ゲート型電界効果トランジスタの多結晶シリコンゲー
トと同時に形成した多結晶シリコン層を一部に含む半導
体領域に、ベース形成のための不純物導入を行なうこと
により部分的に比抵抗又は及び深さが異なるベース領域
を形成することを特徴とする半導体集積回路装置の製造
法。 ７、一つの半導体基体の一生面に多結晶シリコンをゲー
トとする絶縁ゲート型電界効果トランジスタと共存させ
てバイポーラ型トランジスタを形成するにあたって、多
結晶シリコンゲートと同時に形成した多結晶シリコン層
を一部に含む半導体領域にベース形成のための不純物導
入を行ｔ、ｒ ５ことにより部分的に比抵抗又は及び深
さの異なるベース領域を形成した後、上記多結晶シリコ
ン層を通し又エミッタ形成のための不純物導入を行なっ
てベース領域表面の一部にエミッタ領域を形成すること
を特徴とする半導体集積回路装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22615282A JPS59117150A (ja) | 1982-12-24 | 1982-12-24 | 半導体集積回路装置とその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22615282A JPS59117150A (ja) | 1982-12-24 | 1982-12-24 | 半導体集積回路装置とその製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117150A true JPS59117150A (ja) | 1984-07-06 |
Family
ID=16840669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22615282A Pending JPS59117150A (ja) | 1982-12-24 | 1982-12-24 | 半導体集積回路装置とその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117150A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328060A (ja) * | 1986-07-04 | 1988-02-05 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
| JPS6351673A (ja) * | 1985-03-23 | 1988-03-04 | エステイ−シ− ピ−エルシ− | バイポ−ラトランジスタの製造方法 |
| JPS63278265A (ja) * | 1986-11-04 | 1988-11-15 | サムスン エレクトロニクス カンパニー リミテッド | 半導体ＢｉＣＭＯＳ装置の製造方法 |
-
1982
- 1982-12-24 JP JP22615282A patent/JPS59117150A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6351673A (ja) * | 1985-03-23 | 1988-03-04 | エステイ−シ− ピ−エルシ− | バイポ−ラトランジスタの製造方法 |
| US4845532A (en) * | 1985-03-23 | 1989-07-04 | Stc Plc | Semiconductor devices |
| JPS6328060A (ja) * | 1986-07-04 | 1988-02-05 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
| JPS63278265A (ja) * | 1986-11-04 | 1988-11-15 | サムスン エレクトロニクス カンパニー リミテッド | 半導体ＢｉＣＭＯＳ装置の製造方法 |
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