JPH01202856A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH01202856A JPH01202856A JP2659688A JP2659688A JPH01202856A JP H01202856 A JPH01202856 A JP H01202856A JP 2659688 A JP2659688 A JP 2659688A JP 2659688 A JP2659688 A JP 2659688A JP H01202856 A JPH01202856 A JP H01202856A
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- polycrystalline silicon
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高速動作に適したバイポーラ型トランジスタ
を有する半導体集積回路の製造方法に関するものである
。
を有する半導体集積回路の製造方法に関するものである
。
（従来の技術）
半導体集積回路はバイポーラ型集積回路とＭＩＳ型集型
口積回路大別され、それぞれ高速性および高集積性とい
う特徴を有しているが、近年これらの両者の特徴を両立
させたバイポーラ＝ＭＩＳ型半導体集積回路の開発がさ
かんに行われている。
口積回路大別され、それぞれ高速性および高集積性とい
う特徴を有しているが、近年これらの両者の特徴を両立
させたバイポーラ＝ＭＩＳ型半導体集積回路の開発がさ
かんに行われている。
このようなバイポーラ＝ＭＩＳ型半導体集積回路の製造
方法は、第２図に示すようなものであった６第２図（ａ
） 〜（ｃ）は従来のバイポーラ＝ＭＩＳ型集積回路の
製造方法の工程順断面図である。
方法は、第２図に示すようなものであった６第２図（ａ
） 〜（ｃ）は従来のバイポーラ＝ＭＩＳ型集積回路の
製造方法の工程順断面図である。
第２図（ａ）に示すように、Ｐ型半導体基板２１上にＮ
０型サブコレクタ領域２２、Ｎ型エピタキシャル層２３
、Ｐ型ウェル領域２４、フィールド絶縁膜２５、Ｐ型ベ
ース領域２６、ゲート絶縁膜２７およびゲート電極２８
を順次形成する。
０型サブコレクタ領域２２、Ｎ型エピタキシャル層２３
、Ｐ型ウェル領域２４、フィールド絶縁膜２５、Ｐ型ベ
ース領域２６、ゲート絶縁膜２７およびゲート電極２８
を順次形成する。
次に、第２図（ｂ）に示すように、フォトレジストｆｉ
２９およびゲート電極２８をマスクとして高濃度の砒素
をイオン注入して、Ｎ０型ドレイン領域３０゜Ｎ０型エ
ミッタ領域３１およびＮ０型コレクタ・コンタクト領域
３２を形成する。
２９およびゲート電極２８をマスクとして高濃度の砒素
をイオン注入して、Ｎ０型ドレイン領域３０゜Ｎ０型エ
ミッタ領域３１およびＮ０型コレクタ・コンタクト領域
３２を形成する。
次に、第２図（ｃ）に示すように、全面に層間絶縁膜３
３を形成したのち各領域への電気的接触をとるためのコ
ンタクト窓３４を形成する。
３を形成したのち各領域への電気的接触をとるためのコ
ンタクト窓３４を形成する。
こののち１通常の配線工程を経てバイポーラ＝ＭＩＳ型
半導体集積回路が完成する。
半導体集積回路が完成する。
（発明が解決しようとする課題）
上記、従来例のバイポーラ＝ＭＩＳ型半導体集積回路の
製造方法においては、コンタクト窓３４がＮ９型エミッ
タ領域３１の形成後開孔されるため、製造工程でのマス
ク合わせずれを考慮するエミッタ領域３１はコンタクト
窓３４より充分大きくなければならない、−例としてコ
ンタクト窓３４の最小加工寸法が１戸、マスク合わせず
れが最大１−とすると、最小のエミッタ幅は３１Ｍとな
る。すなわち非常に微細な最小加工寸法を達成してもバ
イポーラ型トランジスタのエミッタ幅はあまり微細化で
きず、結果として高速性がそれほど高くならない欠点が
あった。
製造方法においては、コンタクト窓３４がＮ９型エミッ
タ領域３１の形成後開孔されるため、製造工程でのマス
ク合わせずれを考慮するエミッタ領域３１はコンタクト
窓３４より充分大きくなければならない、−例としてコ
ンタクト窓３４の最小加工寸法が１戸、マスク合わせず
れが最大１−とすると、最小のエミッタ幅は３１Ｍとな
る。すなわち非常に微細な最小加工寸法を達成してもバ
イポーラ型トランジスタのエミッタ幅はあまり微細化で
きず、結果として高速性がそれほど高くならない欠点が
あった。
本発明の目的は、従来の欠点を解消し、エミッタ幅を１
回のフォトエツチング工程で決定され。
回のフォトエツチング工程で決定され。
エミッタ幅を微細にすることができる高速性に優れた半
導体集積回路の製造方法を提供することである。
導体集積回路の製造方法を提供することである。
（課題を解決するための手段）
本発明の半導体集積回路の製造方法は、半導体基板の表
面に沿って第１導電型のベース領域を形成する工程と、
半導体基板の表面上に薄い絶縁膜と多結晶シリコン膜と
を順次積層して形成する工程と、多結晶シリコン膜の一
部を選択的に除去してエミッタ窓を開孔する工程と、こ
のエミッタ窓を通してベース領域内に不純物を導入して
反対導電型のエミッタ領域を形成する工程と、多結晶シ
リコン膜と、エミッタ窓とを覆う居間絶縁膜を形成する
工程と、層間絶縁膜の一部を選択的に除去して、エミッ
タ窓より大きくかつエミッタ領域に達するコンタクト窓
を開孔する工程とを含むものであり、絶縁膜および多結
晶シリコン膜がそれぞれＭＩＳ型トランジスタのゲート
絶縁膜およびゲート電極を兼ねるものである。
面に沿って第１導電型のベース領域を形成する工程と、
半導体基板の表面上に薄い絶縁膜と多結晶シリコン膜と
を順次積層して形成する工程と、多結晶シリコン膜の一
部を選択的に除去してエミッタ窓を開孔する工程と、こ
のエミッタ窓を通してベース領域内に不純物を導入して
反対導電型のエミッタ領域を形成する工程と、多結晶シ
リコン膜と、エミッタ窓とを覆う居間絶縁膜を形成する
工程と、層間絶縁膜の一部を選択的に除去して、エミッ
タ窓より大きくかつエミッタ領域に達するコンタクト窓
を開孔する工程とを含むものであり、絶縁膜および多結
晶シリコン膜がそれぞれＭＩＳ型トランジスタのゲート
絶縁膜およびゲート電極を兼ねるものである。
（作 用）
本発明の半導体集積回路の製造方法によれば、高速性の
優れたバイポーラ型トランジスタを有するバイポーラ＝
ＭＩＳ型半導体集積回路を製造することができる。
優れたバイポーラ型トランジスタを有するバイポーラ＝
ＭＩＳ型半導体集積回路を製造することができる。
（実施例）
本発明の一実施例を第１図に基づいて説明する。
第１図（ａ）〜（ｄ）は本発°明の半導体集積回路の製
造方法の工程を示す断面図である。
造方法の工程を示す断面図である。
第１図（ａ）において、Ｐ型半導体基板１上にＮ０型サ
ブコレクタ領域２、Ｎ型エピタキシャル層３、Ｐ型ウェ
ル領域４、フィールド絶縁膜５、Ｐ型ベース領域６およ
びゲート絶縁膜７を順次形成し、全面に多結晶シリコン
膜８を被着する。
ブコレクタ領域２、Ｎ型エピタキシャル層３、Ｐ型ウェ
ル領域４、フィールド絶縁膜５、Ｐ型ベース領域６およ
びゲート絶縁膜７を順次形成し、全面に多結晶シリコン
膜８を被着する。
次に、第１図（ｂ）に示すように、多結晶シリコン膜８
の一部を選択的にエツチング除去し、エミッタ用マスク
９およびＭＩＳ型トランジスタのゲート電極１０を残留
させる。
の一部を選択的にエツチング除去し、エミッタ用マスク
９およびＭＩＳ型トランジスタのゲート電極１０を残留
させる。
次に、第１図（Ｃ）に示すように、フォトレジスト膜１
１、エミッタ用マスク９およびゲート電極１０をマスク
として高濃度の砒素をイオン注入し。
１、エミッタ用マスク９およびゲート電極１０をマスク
として高濃度の砒素をイオン注入し。
Ｎ９型エミッタ領域１２、Ｎ０型コレクタ・コンタクト
領域１３およびＮ０型ドレイン領域１４を形成する。
領域１３およびＮ０型ドレイン領域１４を形成する。
次に、第１図（ｄ）に示すように、全面に層間絶縁膜１
５を被着したのち、各領域へのコンタクト窓１６を形成
する。このとき、エミッタ領域１２上へのコンタクト窓
１６はエミッタ領域１２の幅より大きくし、エミッタ用
マスク９の上にかかるようにする。
５を被着したのち、各領域へのコンタクト窓１６を形成
する。このとき、エミッタ領域１２上へのコンタクト窓
１６はエミッタ領域１２の幅より大きくし、エミッタ用
マスク９の上にかかるようにする。
こののち、通常の配線工程を経てバイポーラ＝ＭＩＳ型
半導体集積回路が完成する。
半導体集積回路が完成する。
この半導体集積回路の製造方法では、エミッタ領域１２
の幅は多結晶シリコン膜８の加工精度により決定され、
コンタクト窓との合おせずれを考慮する必要がないため
、エミッタ幅をフォトエツチングの最小加工寸法程度に
小さくでき、結果として高速性に優れたバイポーラ型ト
ランジスタを得ることができる。
の幅は多結晶シリコン膜８の加工精度により決定され、
コンタクト窓との合おせずれを考慮する必要がないため
、エミッタ幅をフォトエツチングの最小加工寸法程度に
小さくでき、結果として高速性に優れたバイポーラ型ト
ランジスタを得ることができる。
なお、第１図に示した実施例では、砒素イオンの注入を
ゲート絶縁膜を介して行っているが、これはゲート絶縁
膜をエツチング除去したのち行ってもよい。
ゲート絶縁膜を介して行っているが、これはゲート絶縁
膜をエツチング除去したのち行ってもよい。
さらに１本実施例においては、説明の都合上バイポーラ
型トランジスタとしてＮＰＮ型を、またＭＩＳ型トラン
ジスタとしてＮチャネル型を用いたが、これはそれぞれ
ＰＮＰ型およびＰチャネル型としても同様の効果が得ら
れるし、またいわゆる相補型ＭＩＳ集積回路に適用する
こともできる。
型トランジスタとしてＮＰＮ型を、またＭＩＳ型トラン
ジスタとしてＮチャネル型を用いたが、これはそれぞれ
ＰＮＰ型およびＰチャネル型としても同様の効果が得ら
れるし、またいわゆる相補型ＭＩＳ集積回路に適用する
こともできる。
（発明の効果）
本発明によれば、バイポーラ型トランジスタのエミッタ
幅が１回のフォトエツチング工程により決定されるため
、エミッタ幅を微細にすることができ、高速性に優れた
半導体集積回路を製造することができ、その実用上の効
果は極めて大である。
幅が１回のフォトエツチング工程により決定されるため
、エミッタ幅を微細にすることができ、高速性に優れた
半導体集積回路を製造することができ、その実用上の効
果は極めて大である。
第１図は本発明の一実施例における半導体集積回路の製
造方法の工程断面図、第２図は従来の半導体集積回路の
製造方法の工程断面図である。 １ ・・・Ｐ型半導体基板、２ ・・・Ｎ０型サブコレ
クタ領域、３ ・・・Ｎ型エピタキシャル層、４ ・・
・Ｐ型ウェル領域、５ ・・・フィールド絶縁膜、６・
・・Ｐ型ベース領域、７ ・・・ゲート絶縁膜、８・・
・多結晶シリコン膜、９ ・・・エミッタ用マスク、１
０・・・ゲート電極、１１・・・ フォトレジスト膜、
１２・・・Ｎ４型エミッタ領域、１３・・・Ｎ＋型コレ
クタ・コンタクト領域、１４・・・Ｎ４型ドレイン領域
、１５・・・層間絶縁膜、１６・・・コンタクト窓。 特許出願人 松下電子工業株式会社 第１図 １、、Ｐｉ士導体基扱 ３．−０工ごタキ′７．ル肩
４．、、Ｆ４！”７エル領広４２−Ｎ”撃工三、、
タ領賊 １３−、コしフタ・コンタクト頑ニー＼。 １４−Ｎ＋翌ドレイン領域 第１図
造方法の工程断面図、第２図は従来の半導体集積回路の
製造方法の工程断面図である。 １ ・・・Ｐ型半導体基板、２ ・・・Ｎ０型サブコレ
クタ領域、３ ・・・Ｎ型エピタキシャル層、４ ・・
・Ｐ型ウェル領域、５ ・・・フィールド絶縁膜、６・
・・Ｐ型ベース領域、７ ・・・ゲート絶縁膜、８・・
・多結晶シリコン膜、９ ・・・エミッタ用マスク、１
０・・・ゲート電極、１１・・・ フォトレジスト膜、
１２・・・Ｎ４型エミッタ領域、１３・・・Ｎ＋型コレ
クタ・コンタクト領域、１４・・・Ｎ４型ドレイン領域
、１５・・・層間絶縁膜、１６・・・コンタクト窓。 特許出願人 松下電子工業株式会社 第１図 １、、Ｐｉ士導体基扱 ３．−０工ごタキ′７．ル肩
４．、、Ｆ４！”７エル領広４２−Ｎ”撃工三、、
タ領賊 １３−、コしフタ・コンタクト頑ニー＼。 １４−Ｎ＋翌ドレイン領域 第１図
Claims (2)
- （１）半導体基板の表面に沿って第１導電型のベース領
域を形成する工程と、前記半導体基板の表面上に薄い絶
縁膜と多結晶シリコン膜とを順次積層して形成する工程
と、前記多結晶シリコン膜の一部を選択的に除去してエ
ミッタ窓を開孔する工程と、前記エミッタ窓を通して、
前記ベース領域内に不純物を導入して反対導電型のエミ
ッタ領域を形成する工程と、前記多結晶シリコン膜と、
前記エミッタ窓とを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜の一部を選択的に除去して、前記エミッ
タ窓より大きくかつ、前記エミッタ領域に達するコンタ
クト窓を開孔する工程とを含むことを特徴とする半導体
集積回路の製造方法。 - （２）絶縁膜および多結晶シリコン膜がそれぞれＭＩＳ
型トランジスタのゲート絶縁膜およびゲート電極を兼ね
ることを特徴とする請求項（１）記載の半導体集積回路
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2659688A JPH01202856A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2659688A JPH01202856A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01202856A true JPH01202856A (ja) | 1989-08-15 |
Family
ID=12197912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2659688A Pending JPH01202856A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01202856A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197967A (ja) * | 1984-10-19 | 1986-05-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6328060A (ja) * | 1986-07-04 | 1988-02-05 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
-
1988
- 1988-02-09 JP JP2659688A patent/JPH01202856A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197967A (ja) * | 1984-10-19 | 1986-05-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6328060A (ja) * | 1986-07-04 | 1988-02-05 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
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