JPS59178038A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS59178038A JPS59178038A JP58051894A JP5189483A JPS59178038A JP S59178038 A JPS59178038 A JP S59178038A JP 58051894 A JP58051894 A JP 58051894A JP 5189483 A JP5189483 A JP 5189483A JP S59178038 A JPS59178038 A JP S59178038A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock
- data
- pulse
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分管
本発明は入力データに同期したクロ、りを出方する位相
同期回路の改良に関するものである。
同期回路の改良に関するものである。
従来技術及び問題点
従来の位相同期回路は入力データの変化点と、内部で作
成したクロ、りの変化点の位相を比較し、１８０°の位
相差を保持するようにクロックの位相を直ちに変化させ
る方式と１、カウンタをもうけ、一定のスレッン′ヨル
ドをこえたものにおいてクロ７りの位相を変化させる方
式かあったが前者は、データの外乱（雑音）によって、
直ちにクロ、りがみたれるという欠点があり、後者は、
回路規模が大きく彦るという欠点があった。
成したクロ、りの変化点の位相を比較し、１８０°の位
相差を保持するようにクロックの位相を直ちに変化させ
る方式と１、カウンタをもうけ、一定のスレッン′ヨル
ドをこえたものにおいてクロ７りの位相を変化させる方
式かあったが前者は、データの外乱（雑音）によって、
直ちにクロ、りがみたれるという欠点があり、後者は、
回路規模が大きく彦るという欠点があった。
発明の目的
本発り力の目的はデータの変化点全検出するだめのウィ
ンドウをもうけることによって、雑音に影響されず、デ
ータ自身のジッタにも強い位相同期回路を比較的ｍＪ止
な回路構成で提供することにある。
ンドウをもうけることによって、雑音に影響されず、デ
ータ自身のジッタにも強い位相同期回路を比較的ｍＪ止
な回路構成で提供することにある。
発明の構成
本発明は、上記目的の達成のために内部クロックを分周
したデータの周波数に近いクロ、りと、そのクロ、りに
同期したウィンドウパルスをもうけ、データの変化点が
そのウィンドウ中にある時には、クロックの位相を１．
１−１定し、データの変化点がウィンドウから外れると
、内部クロ、りの】クロック分又は数クロ、り分はどク
ロックの位相を変化させるようにしたものである。
したデータの周波数に近いクロ、りと、そのクロ、りに
同期したウィンドウパルスをもうけ、データの変化点が
そのウィンドウ中にある時には、クロックの位相を１．
１−１定し、データの変化点がウィンドウから外れると
、内部クロ、りの】クロック分又は数クロ、り分はどク
ロックの位相を変化させるようにしたものである。
発明の実施例
以下、本発明を実施例に基づいて説明する。第１図は、
不発明の実施例を、Ｍ２ｉどｉ（・寸、そのクイムチヤ
ードである。図中１はイ絞分回路、２は比ζ文回路、３
は分周回路、４はタイミング発生ｉ：、ｉ１６．５は内
部発据器である。又第１ｊンＩにおける各部の１＾号ｉ
ａｌ〜Ｉｅｌを第２図に同一符号で示している。人力デ
ータｆａ）は微分回路１に入力し、その変化点が検出さ
れる。そして微分パルス（１））が比較回路２に入力す
る。一方向部発振器５の出力に暴ついて、タイミング発
生部４で、ウィンドウパルス１ｄ）とデータクロックｔ
ｅｌを生成する。
不発明の実施例を、Ｍ２ｉどｉ（・寸、そのクイムチヤ
ードである。図中１はイ絞分回路、２は比ζ文回路、３
は分周回路、４はタイミング発生ｉ：、ｉ１６．５は内
部発据器である。又第１ｊンＩにおける各部の１＾号ｉ
ａｌ〜Ｉｅｌを第２図に同一符号で示している。人力デ
ータｆａ）は微分回路１に入力し、その変化点が検出さ
れる。そして微分パルス（１））が比較回路２に入力す
る。一方向部発振器５の出力に暴ついて、タイミング発
生部４で、ウィンドウパルス１ｄ）とデータクロックｔ
ｅｌを生成する。
ウィンドウパルス（（ｉ）は比較回路２に入力するので
、入力データの位相と周波数が一致しているか否かチェ
ックされる。ずなわち、穢分パルス山）がウィンドパル
スｊｄ）の ゛０″レベルの位置にある場合には、デー
タクロ、りｔｅ）は入力データと位相、周波数が一致し
た状Ｑ’ｌ’、を示している−１微分パルス（１））が
ウィンドウパルス１、〔ｌ゛）の゛′０″レベルの位置
にない場合に（衝、ウィンドウパルスｉｄ）の句相を少
なくとも１ヒツト変化させる。第３図、第４図、第５図
１により、本発明を更に詳細（ｌこ説明する。カ１３図
は具体例を承Ｌ 、図において、ＦＦ、〜ＦＦ、はフリ
、ブフロ、ブ、Ａ１−Ａ４はアンドゲート、ＬＡはロー
ド信号発生ン享、ＣＴはカウンタ、ｃｏｐｉ〜Ｃ０Ｐ３
ｔは比解回路、ＴＩＩ＋はスｌ／７ンヨルド設定ｉ６１
路、１−’Ｓはプリセット回路である一第４図はカウン
タの動作を示す図、第５］ヌ：は第３図のタイムチャー
トである。
、入力データの位相と周波数が一致しているか否かチェ
ックされる。ずなわち、穢分パルス山）がウィンドパル
スｊｄ）の ゛０″レベルの位置にある場合には、デー
タクロ、りｔｅ）は入力データと位相、周波数が一致し
た状Ｑ’ｌ’、を示している−１微分パルス（１））が
ウィンドウパルス１、〔ｌ゛）の゛′０″レベルの位置
にない場合に（衝、ウィンドウパルスｉｄ）の句相を少
なくとも１ヒツト変化させる。第３図、第４図、第５図
１により、本発明を更に詳細（ｌこ説明する。カ１３図
は具体例を承Ｌ 、図において、ＦＦ、〜ＦＦ、はフリ
、ブフロ、ブ、Ａ１−Ａ４はアンドゲート、ＬＡはロー
ド信号発生ン享、ＣＴはカウンタ、ｃｏｐｉ〜Ｃ０Ｐ３
ｔは比解回路、ＴＩＩ＋はスｌ／７ンヨルド設定ｉ６１
路、１−’Ｓはプリセット回路である一第４図はカウン
タの動作を示す図、第５］ヌ：は第３図のタイムチャー
トである。
以下動作について説明すると、入力信号け、フリ、プフ
ロ、プＦＦ、、ＦＦ２．アンドゲートＡ１より成る微分
回路１に入力し、ここから第５図１２１）に示す入力デ
ータの立上りパルスか出力される。一方向部発振器５は
、入力信号の１６倍の速度のクロックを出力しており、
カウンタＣＴｆｄ、とのクロックを第４図に示す如くカ
ウントしている。
ロ、プＦＦ、、ＦＦ２．アンドゲートＡ１より成る微分
回路１に入力し、ここから第５図１２１）に示す入力デ
ータの立上りパルスか出力される。一方向部発振器５は
、入力信号の１６倍の速度のクロックを出力しており、
カウンタＣＴｆｄ、とのクロックを第４図に示す如くカ
ウントしている。
コンパレータＣ０Ｐ１ｉｄカウンタＣＴのカウント値が
、３〜１３である場合（でフリ、プフロ、ブＦＦ３をセ
ットし、コンパレータＣ０Ｐ２はカウント値が１４〜２
である場合に７リツプフロ、プＦＦ３ ｔリセ、トする
。
、３〜１３である場合（でフリ、プフロ、ブＦＦ３をセ
ットし、コンパレータＣ０Ｐ２はカウント値が１４〜２
である場合に７リツプフロ、プＦＦ３ ｔリセ、トする
。
従って、フリップフロ、プＦＦ３から！ｒｉ、 ｊｅｔ
５１図（ｃｌに示す様に、カウント値が“３″の町に
立下り、” １４ ″になると立下るウィンドパルスが
イ４１られる。
５１図（ｃｌに示す様に、カウント値が“３″の町に
立下り、” １４ ″になると立下るウィンドパルスが
イ４１られる。
このフリ、プフロ、プＦＦ３からのウィンドパルスと、
微分回路１からのパルスは共にアントゲートＡ２に入力
される。
微分回路１からのパルスは共にアントゲートＡ２に入力
される。
従って、ウィンドウパルスが低レベルの時に、入力デー
タの立上りパルスがアントケートＡＩに入力すると、こ
の時（ｄアンドゲートＡ２は虜」かない。
タの立上りパルスがアントケートＡＩに入力すると、こ
の時（ｄアンドゲートＡ２は虜」かない。
この時は、入力信号と、データクロックと（弓、位相が
一致しているので、カウンタＣＴば、第４図の６正常時
″で示す様に” ｏ ｏ ｏ ｏ ”から’ ］ｊ−１
，１″′斗で順にカウントする。一方第５図（ａ） ＋
！ｃｌ） ｌ （ｅｌで示す本ｒに、ウィンドウパル
スが高レベルの時、立上りパルスが入力すると、アンド
ゲートＡ、が１「１き、アンドゲートＡ３．Ａ４の一方
の入力にパルスが入力する。
一致しているので、カウンタＣＴば、第４図の６正常時
″で示す様に” ｏ ｏ ｏ ｏ ”から’ ］ｊ−１
，１″′斗で順にカウントする。一方第５図（ａ） ＋
！ｃｌ） ｌ （ｅｌで示す本ｒに、ウィンドウパル
スが高レベルの時、立上りパルスが入力すると、アンド
ゲートＡ、が１「１き、アンドゲートＡ３．Ａ４の一方
の入力にパルスが入力する。
又、カウンタＣＴのカラントイｐはコンパレータＣ０Ｐ
３にも入力されており、スレ、ショルド設定回路ＳＥＴ
出力と比Ｗｉれる。この例では、スレ７ゾヨルド設定回
路ＳＥＴのイ［Ｇは、”８”に設定しである。そして、
Ａ＜ＢであるのでアンドゲートＡ４が開き、フリ、ブフ
ロ、プＦＦ、がセットされる。
３にも入力されており、スレ、ショルド設定回路ＳＥＴ
出力と比Ｗｉれる。この例では、スレ７ゾヨルド設定回
路ＳＥＴのイ［Ｇは、”８”に設定しである。そして、
Ａ＜ＢであるのでアンドゲートＡ４が開き、フリ、ブフ
ロ、プＦＦ、がセットされる。
この時は、データクロ、りの位相が進んでいるので、デ
ータクロ、りを遅らせる必要がある。このため、ノリ、
ブフロップＦＦ、の出力により、プリセット回路ＰＳに
より、カウンタＣＴに”ｏｏｏｏ”となるべき時Ｔ、に
１１１１ ”をセノ）する。これによし、１ビ、ト分遅
延される。又Ｔ２の時刻でも同様のことを行ない、更に
１ビ、ト遅延する。以上のことを位相が一致するまで行
なう、史に第５図１２１ ｌ ｔｆｌ ｌ ｉｇｌのｌ
ｕｌ係の如く、Ａ＞Ｂ （Ａ−＝１３ 、 Ｂ＝８）と
なった時は、アンドゲートＡ３が開き、フリップフロッ
グＦＦ、がセットされる。この時はデータクロックの位
相が遅れているので、位相を進ませる必要がある。
ータクロ、りを遅らせる必要がある。このため、ノリ、
ブフロップＦＦ、の出力により、プリセット回路ＰＳに
より、カウンタＣＴに”ｏｏｏｏ”となるべき時Ｔ、に
１１１１ ”をセノ）する。これによし、１ビ、ト分遅
延される。又Ｔ２の時刻でも同様のことを行ない、更に
１ビ、ト遅延する。以上のことを位相が一致するまで行
なう、史に第５図１２１ ｌ ｔｆｌ ｌ ｉｇｌのｌ
ｕｌ係の如く、Ａ＞Ｂ （Ａ−＝１３ 、 Ｂ＝８）と
なった時は、アンドゲートＡ３が開き、フリップフロッ
グＦＦ、がセットされる。この時はデータクロックの位
相が遅れているので、位相を進ませる必要がある。
このため、フリップフロ、プＦＦ４の出力により、によ
り１ビ、ト位相が進む。
り１ビ、ト位相が進む。
発明の効果
以」−の如く、本発明によれば、ウィンドウパルスと、
立上りが一致している時は、位；ＦｔＩ？１ｉｌｌ 御
を行なわないので、データ自体のシックの影響を受ける
ことが少なくなる。
立上りが一致している時は、位；ＦｔＩ？１ｉｌｌ 御
を行なわないので、データ自体のシックの影響を受ける
ことが少なくなる。
第１図は、本発明の概幾を示す図、第２区ｊ＋ｄそのタ
イムチャー・ト、第３図は、具体例を示すＦス１、第４
図はカウンタの計数状態を示す［ゾ第５図は、第３１２
］のタイムチャートである。 図１は徹分回路、２は比較回路、３は分周回路、４はタ
イミング発生部、５は内部発振器でめる。 代理人 弁理士 松 岡 宏四部
イムチャー・ト、第３図は、具体例を示すＦス１、第４
図はカウンタの計数状態を示す［ゾ第５図は、第３１２
］のタイムチャートである。 図１は徹分回路、２は比較回路、３は分周回路、４はタ
イミング発生部、５は内部発振器でめる。 代理人 弁理士 松 岡 宏四部
Claims (1)
- 入力データの変化点と、内部又は外部がらのザンプリン
グクロ、クカ・ら生吸したクコツクのり・化点を比較し
該クロックの位相と周波数を変化きせて、該入力データ
に同期させたりｒ３．／りを得る反相同期回路にち・い
て、該クコツクに）、ｉｒ４１Ｌｒｉ Ｌ、、たウィン
ドウをもうけ、データの変化点がウィンド゛つ中にある
場合クロ、りを変化させず、ウィンドウ中からはずれた
場合、ザンプリングクｃｊ７りとウィンドウの位相を変
化さぜ該入力データとの位相、周波数の同期をとること
を特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051894A JPS59178038A (ja) | 1983-03-28 | 1983-03-28 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051894A JPS59178038A (ja) | 1983-03-28 | 1983-03-28 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178038A true JPS59178038A (ja) | 1984-10-09 |
| JPH0220023B2 JPH0220023B2 (ja) | 1990-05-07 |
Family
ID=12899580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051894A Granted JPS59178038A (ja) | 1983-03-28 | 1983-03-28 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178038A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154929A (ja) * | 1985-12-27 | 1987-07-09 | Nec Corp | 受信デイスタツフ回路 |
| JPS63229934A (ja) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | タイミングｐｌｌ方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110468A (ja) * | 1974-07-15 | 1976-01-27 | Hitachi Ltd | Gomidatsusuiki |
-
1983
- 1983-03-28 JP JP58051894A patent/JPS59178038A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110468A (ja) * | 1974-07-15 | 1976-01-27 | Hitachi Ltd | Gomidatsusuiki |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154929A (ja) * | 1985-12-27 | 1987-07-09 | Nec Corp | 受信デイスタツフ回路 |
| JP2580564B2 (ja) * | 1985-12-27 | 1997-02-12 | 日本電気株式会社 | 受信デイスタツフ回路 |
| JPS63229934A (ja) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | タイミングｐｌｌ方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0220023B2 (ja) | 1990-05-07 |
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