JP2919153B2 - ディジタルpll回路 - Google Patents
ディジタルpll回路Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
関し、特に同期式データ伝送においてタイミング信号の
抽出を行うディジタルPLL回路に関する。
伝送においてタイミング信号の抽出の目的でよく使用さ
れる回路である。従来のディジタルPLL回路として
は、図9,図10に示すように、固定発振器をいくつか
用意しこれを切り換える方式と、図11に示すように、
固定発振器の出力にパルスを挿入、または削除し、平均
出力周波数を変える方式がある。
える方式のものとして、図9はハードウェア形式ディジ
タルPLL回路のブロック図、図10はソフトウェア形
式のディジタルPLLで、例えばアキュフェーズ社のオ
ーディオ用ディジタルプロセッサDC−81Lのフロー
チャートを示している。図9において、固定発振器20
1〜203からの出力はセレクタ204で選択され出力
信号207を出力する。この出力信号207は入力信号
204と位相比較器206により位相比較される。
04と出力信号207の位相を位相比較器206によっ
て比較し、入力信号204が出力信号207の位相より
早い場合は、現在セレクトしている固定発振器より周波
数の高いものを、また逆に遅い場合は現在セレクトして
いる固定発振器より周波数の低いものをセレクトするよ
うにし、入力信号204に対して位相を合わせている。
力信号がロックしているか調べ、ロックしている場合は
現在の周波数を表示し、タイマーをセットする。もしロ
ックしていない場合は現在の周波数表示を消し、現在セ
レクトしている発振器の周波数が32KHzのものであ
れば41KHzの発振器を選択し、また現在セレクトし
ている発振器の周波数が、44KHzのものであれば4
8KHzの発振器を選択し、またそれ以外なら32KH
zの発振器を選択し、タイマをセットするものである。
みで構成されるディジタルPLL回路の基本ブロック図
およびその回路図を示している。この回路は、クロック
部303,制御部304,カウンタ部305から構成さ
れる。出力端子302によりクロック部303のクロッ
クパルスを分周した出力が得られるが、制御部304に
おいて入力信号301と出力信号302の位相が比較さ
れ、出力信号302の変化点の方が入力信号301の変
化点より早い場合にはカウンタ部305の分周を遅ら
せ、逆に早い場合にはその分周を早めるという制御が行
なわれ、出力信号の変化点が入力信号の変化点に合うよ
うに動作する。
回路のタイムチャートを示し、信号は正論理で出力され
るものとしている。この回路は、4つのDフリップフロ
ップ92〜95、3つのナンドゲート96〜98、イン
バータ91からなる制御部304と、Tフリップフロッ
プ81、2つのアンドゲート82,83からなるクロッ
ク部303の詳細を示している。
もとにデューティ1:3の位相が180°ずれた2相の
クロックb,cが生成され、ナンドゲート96,97に
それぞれ入力される。入力端子301に信号dがない場
合はDフリップフロップ92,94のQ出力f,hは通
常“0”であり、ナンドゲート96のみが開き、ナンド
ゲート97は閉じており、クロックbのみがナンドゲー
ト96,98を経てカウンタ部305に送られる。
刻t1 )、Dフリップフロップ92,94はその瞬間の
出力端子302の出力信号eの極性により出力f,hは
極性が異なるので、出力信号eの変化点の方が、入力信
号dより早いか遅いかを検出することができる。すなわ
ち、出力eの方が遅い場合にはDフリップフロップ92
の出力fに“1”が現われ、逆に早い場合にはDフリッ
プフロップ94の出力hに“1”が現われる。次段のD
フリップフロップ93,95は出力b,cにより前段に
現われた“1”の信号を一定時間保つ働きをする。かく
して出力eの変化点が入力dの変化点より遅い場合はD
フリップフロップ93の出力gが一定時間“1”にな
り、その間ナンドゲート97が開いてクロックcが供給
されカウンタ部305の入力に1ビットが挿入される
(時刻t2 )。
からカウンタ入力に1ビット挿入されれば出力eはその
分早く変化することになる。同様に出力eの変化点が入
力dの変化点より早い場合にはDフリップフロップ95
の出力iは一定時間“1”となり、これによりナンドゲ
ート96は一定時間閉じてカウンタ入力に供給されるク
ロックを1ビット除去する。このようにして出力eの位
相は入力dの位相に合うように制御される。
タルPLL回路は、入力信号と出力信号の位相を比較す
る際、必ず全ての入力信号の変化点をもとに入力信号の
位相を抽出している。その際すべての入力信号の変化点
に対して位相を合わせようとディジタルPLL回路が働
くため、入力信号へ、例えばノイズなどが入っていても
そのノイズの変化点に対しても位相を合わせようとディ
ジタルPLLが働き、誤動作してしまうことがあった。
本発明の目的は、このような問題を解決し、ノイズ等に
よる誤動作をなくすようにしたデイジタルPLL回路を
提供することにある。
号の位相に応じて出力信号の位相を制御するディジタル
PLL回路において、前記入力信号に前記出力信号の位
相が合った場合にはn段のフリップフロップにより入力
クロックを2n分周して各出力が互に1クロック分づつ
位相のずれた信号を出力するリングカウンタと、前記入
力信号のエッジを検出したエッジ検出信号を出力するエ
ッジ検出回路と、前記リングカウンタの各出力と前記エ
ッジ検出回路のエッジ検出信号の位相とをそれぞれ比較
し、これら比較結果の入力信号の位相より早いもしくは
遅い各信号を出力する位相比較判定回路と、この位相比
較判定回路からの各比較結果信号を次のエッジ検出信号
の出力まで保持し、この保持値と次の各位相比較結果信
号の値を比較する前値比較回路と、この前値比較回路が
前記出力信号の位相を連続して早いと判定した場合には
前記リングカウンタの値を遅らせるようにデコードした
値を前記入力クロックの一周期分出力し、前記出力信号
の位相が連続して遅いと判定された場合には前記リング
カウンタの値を進ませるようにデコードした値を入力ク
ロックの一周期分出力するデコード回路とを有すること
を特徴とする。
回路のブロック図であり、エッジ検出回路101と、リ
ングカウンタ102と、デコード回路103と、位相比
較判定回路104と、前値比較回路105とから構成さ
れている。
クロック信号CLKが入力され、その入力信号fINをク
ロック信号CLKの両エッジで取らえることにより、ク
ロックの2倍の周波数で検出されたエッジ検出信号EG
を出力する。リングカウンタ102は、デコード回路1
03より制御されない場合、つまりロック状態にある場
合は、各出力が各々の出力とは位相がずれた信号をクロ
ック信号CLKを分周して出力し、それらの出力をデコ
ードして必要なタイミングの出力信号POUTを生成し
ている。このためリングカウンタ102の出力であるQ
OUTはディジタル回路の出力信号の位相としてエッジ
検出信号EGと共に位相比較される。
タ102の出力QOUTとエッジ検出信号EGが入力さ
れ実際に位相比較を行う。つまり、エッジ検出信号EG
が出力されたタイミングにリングカウンタがどの値を示
しているかによって位相比較しそしてその位相差を判断
している。またその位相比較の結果、エッジ検出信号E
Gの位相つまり入力信号fINの位相がリングカウンタ1
02の位相、つまり出力信号POUTの位相より早い場
合にはFF信号を逆に入力信号fINの位相が出力信号P
OUTの位相より遅い場合にはSTP信号を出力する。
104のその位相比較結果の信号であるFF信号、ST
P信号を受け取り次のFF信号、STP信号が出力され
るまで保持する。そして新たに判定されたFF信号、S
TP信号を保持されたFF信号、STP信号と比較し、
2つのFF信号もしくは2つのSTP信号が同様の値で
あれば、FF信号の場合は連続して入力信号fINの位相
の方が出力信号POUTの位相より遅いと判定されたと
してSTPD信号を、そしてSTP信号の場合は連続し
て入力信号fINの位相の方が出力信号POUTの位相よ
り早いと判定されたとしてFFD信号をエッジ検出回路
101によって生成されたタイミング調整信号TMのタ
イミングでデコード回路103に出力する。
から出力されるFFD信号、STPD信号を受けとり、
リングカウンタ102の位相を制御する。その制御方法
はリグカウンタ102の各Q出力の値を使い受け取った
FFD信号、STPD信号によりそのデコードを変化さ
せ、リングカウンタ102のD入力としている。
の出力の位相が変化し、入力信号と位相の合った出力信
号を安全に得ることができる。また前値比較回路105
の保持メモリを任意に増やすことによって、PLLの信
頼度を上げることもできるが、その分ロックもかかりに
くくなる。その場合は位相比較判定回路104によって
検出される位相差分リングカウンタ102の制御を行い
引き込み範囲を広げることで対応できる。
3はデコード回路103およびリングカウンタ102の
回路図、図4は位相比較判定回路104の回路図、図5
は前値比較回路105の回路図である。
LKはクロック入力信号である。Dフリップフロップ2
1,22は入力信号fINが変化するタイミングをクロッ
ク信号CLKをお互いに対して反転して入力することに
よりクロック信号の2倍の周波数で取らえゲート25と
共にエッジ検出信号を生成している。
の位相が入力信号fINの位相より進んでいると判断され
る状態のリングカウンタ102のQ出力の値をデコード
し、逆にゲート62は遅れていると判断される状態のリ
ングカウンタ102の値をデコードしている。そして実
際に複合ゲート63,64でエッジ検出信号EGが出力
されたタイミングのゲート61,62の値をとらえるこ
とによって入力信号fINと出力信号POUTの位相を比
較し、次のエッジ検出信号EGが入力されるまでその状
態を保持する。その比較の結果入力信号fINの位相が出
力信号POUTの位相より早いと判定された場合に出力
されるのがFF信号であり、逆に遅いと判定された場合
に出力されるのがSTP信号である。
信号、STP信号は図5に示す前値比較回路105に入
力され、実際はエッジ検出信号EGの立下りエッジによ
ってDフリップフロップ71,72に取り込まれ保持さ
れる。そして次のエッジ検出信号EGが立下がった時に
新たにDフリップフロップ71,72にFF信号、ST
P信号が取り込まれ、同時に今まで保持されていたFF
信号、STP信号はDフリップフロップ73,74に更
に保持される。そしてゲート75,76によって今まで
保持されていたFF信号、STP信号と新たに取り込ま
れたFF信号、STP信号、つまりDフリップフロップ
71,73のQ出力とDフリップフロップ72,74の
Q出力との比較を行なう。そして2回連続して入力信号
fINより出力信号POUTの方が遅れていれば、ゲート
75よりFFD信号、そして逆に2回連続進んでいれば
ゲート76よりSTPD信号が出力される。
直接、各DフリップフロップFF1〜FF5(52〜5
6)のD入力に入力しているため、タイミング的にDフ
リップフロップ52〜56がラッチしきれない場合が生
じ、さらにDフリップフロップ71〜74は次のエッジ
が検出されるまでその値を保持しつづけるので、図2の
Dフリップフロップ21,23およびゲート24によっ
て発生されるタイミング調整信号TMによって、図5の
ゲート75,76が制御され、入力信号fINのエッジが
検出された後のクロック一周期分、デコード回路103
に出力される。
103を制御する制御信号として入力される。図3のデ
コード回路は、位相比較判定回路104および前値比較
回路105によって入力信号fINと出力信号POUTの
位相が合っていると判断された場合、FFD信号、ST
PD信号によっては制御されないため、ゲート46によ
って制御される。そのためゲート32,35,38,4
1,44によりDフリップフロップ52〜56のD入力
が決定される。Dフリップフロップ52〜56はこの時
通常のリングカウンタの動作を行うため、FF1のQ出
力がFF2のD入力というようにFFn のQ出力がFF
n+1 のD入力となる。FF1のD入力のみがFF5のQ
反転出力となり、リングカウンタを形成する。
路105によって2回連続入力信号fINの位相が出力信
号POUTの位相より早いと判定された場合、リングカ
ウンタ102の値を進めなければならない。そのため制
御信号FFDによってゲート31,34,37,40,
43を有効にし、各ゲートを通しDフリップフロップ5
2〜56のD入力とする。この時、各Dフリップフロッ
プのD入力はリングカウンタの値を進めるようにしなけ
ればならないので、クロック信号CLKの1周期分値を
進めるため各FFn のQ出力を各FFn+2 のD入力とす
る。ただし、FF1のD入力はFF4のQ反転出力とな
りFF2のD入力はFF5のQ出力となる。
力信号POUTの位相より遅いと判断された場合、Dフ
リップフロップ52〜56のリングカウンタ102の値
を遅らせなければならない。そのため制御信号STPD
によってゲート33,36,39,42,45を有効に
し、各ゲートを通し、Dフリップフロップ52〜56の
D入力とする。この時、各DフリップフロップのD入力
はクロック信号CLKの一周期分リングカウンタ102
を遅らせるように各FFn のQ出力をFFn のD入力に
する。つまり各FF1〜5は自分のQ出力をD入力にす
ることによって、次のクロックが入力されてもQ出力は
変化せず見かけ上リングカウンタが1クロック分停止し
たことになる。
ズ等に左右され誤動作することを防いだ制御信号によっ
て、リングカウンタ102の値を進めたり、又は遅らせ
たりして入力信号の位相に確実に合わせることができ
る。これらリングカウンタ102の出力を任意にデコー
ドすることによって、必要なタイミングの出力信号を得
ることができる。
ミングチャートを参照して説明する。図6は入力信号f
INと出力信号POUTの位相が合っている状態の時にタ
イミングチャートである。
フリップフロップ21〜23のQ出力は同じ値を出力す
る。よってゲート24,25の出力であるタイミング調
整信号TMとエッジ検出信号EGは“0”が出力されて
いる。よって複合ゲート63,64の値は保持状態とな
り、Dフリップフロップ71〜74も保持状態となり出
力は変化しない。更にゲート75,76はタイミング調
整信号が“0”であるため他の2入力がどの値であろう
と出力は“0”、つまりFFD信号、STPD信号は
“0”であり、デコード回路103はゲート46によっ
て制御されるため、リングカウンタ102は通常のリン
グカウンタの動作となり、Q出力はそれぞれの位相がク
ロック信号CLKの一周期ずれた10分周の出力とな
る。
“0”から“1”に変化したとする。この時、クロック
信号CLKの立下がりでDフリップフロップ22のQ出
力だけが“0”から“1”に変化し、ゲート25を通
し、エッジ検出信号EGが“0”から“1”に変化し、
エッジを検出したことになり、それによって複合ゲート
63,64がその時のリングカウンタ102の値をとら
える。この時に位相比較が行なわれたことになるが、D
フリップフロップ52のQ出力は“1”で53のQ出力
は“0”であるため、ゲート61の出力は“1”とな
り、ゲート62の出力は“0”となり、それらを取込ん
だ複合ゲート63,64によってSTP信号は“0”、
FF信号も“0”となる。
ップフロップ21が入力信号fINの“1”を取らえQに
“1”を出力するため、タイミング調整信TMが“0”
から“1”になり、逆にエッジ検出信号は“1”から
“0”になる。このエッジで位相比較は終わりFF信号
とSTP信号は保持状態になり、Dフリップフロップ7
1,72に取り込まれる。Dフリップフロップ71,7
2はFF信号,STP信号は共に“0”であったためそ
のQ出力も“0”となり、それを受けたゲート75,7
6も“0”を出力する。よってデコード回路103は、
FFD信号,STPD信号が共に“0”なので、入力信
号fINが変化していない状態と同じデコード結果をFF
1〜5に出力するため、通常のリングカウンタ102の
動作となる。
“0”から“1”に変化したとする。入力信号fINは時
刻t3 に変化しなければ出力信号POUTと同位相では
ないので、この場合、入力信号fINの方が出力信号PO
UTの位相より進んでいることになる。時刻t2 で入力
信号fINが変化したためDフリップフロップ21,2
2、そしてゲート25によってエッジ検出信号EGが
“0”から“1”になり、複合ゲート63,64はその
時のリングカウンタの値を取らえる。Dフリップフロッ
プ52のQ出力は“0”でFF53のQ出力も“0”で
あるためゲート61の出力は“1”、ゲート62の出力
も“1”となり、複合ゲート63,64によってSTP
信号は“0”、FF信号は“1”となる。次のクロック
信号CLKの立下がりでエッジ検出信号EGが“1”か
ら“0”になり、Dフリップフロップ71,72にST
P信号及びFF信号の値が取り込まれる。
が“1”から“0”に変化したとする。入力信号fINは
タイミングt5 で変化しなければ出力信号POUTと同
位相ではないので、この場合も入力信号fINの方が出力
信号POUTの位相よりすすんでいることになる。入力
信号が時刻t4 で変化したため、Dフリップフロップ2
1,22、ゲート25によってエッジ検出信号EGが
“0”から“1”になり、複合ゲート63,64はDフ
リップフロップFF1のQ出力とFF2のQ出力が
“0”であるためゲート61の出力“1”とゲート62
の出力“1”を取る。結果として、STP信号は“0”
となり、FF信号が“1”となる。
ジ検出信号EGが“1”から“0”になり、Dフリップ
フロップ71,72に新たにSTP信号とFF信号の値
が取込まれ、前のSTP信号とFF信号の値はDフリッ
プフロップ73,74へと取り込まれる。ここでSTP
信号を取込んだDフリップフロップ72,74のQ出力
は双方とも“0”であるが、FF信号を取り込んだDフ
リップフロップ71,73は双方とも“1”なので、ゲ
ート75を通しFFD信号が“1”となる。このFFD
信号にデコード回路103が制御されゲート31,3
4,37,40,43のみが有効となり、リングカウン
タ102の値がクロック信号CLKの一周期分進み、結
果として出力信号POUTの位相も進んだことになる。
“0”から“1”に変化したとする。入力信号fINは時
刻t6 に変化しなければ出力信号POUTと同位相では
ないので、この場合入力信号fINの方が出力信号POU
Tの位相より遅れていることになる。この入力信号fIN
が変化したためDフリップフロップ21,25、ゲート
25によってエッジ検出信号EGが“0”から“1”に
変化し、複合ゲート63,64がその時のリングカウン
タの値をとらえ位相比較を行なう。Dフリップフロップ
FF1のQ出力とFF2のQ出力の値は共に“1”なの
で、ゲート61,62の出力は共に“0”となり、それ
を複合ゲート63,64が取り込むため、STP信号は
“1”、FF信号は“0”となる。
てエッジ検出信号EGが“1”から“0”になり、Dフ
リップフロップ71,72にSTP信号及びFF信号の
値が取込まれる。
が“1”から“0”に変化したとする。入力信号fINは
タイミングt8 で変化しなければ出力信号POUTと同
位相ではないので、この場合も入力信号fINの方が出力
信号POUTの位相より遅れていることによる。入力信
号fINが時刻t9 で変化したため、Dフリップフロップ
21,22、ゲート25によってエッジ検出信号EGが
“0”から“1”になり、複合ゲート63,64がその
時のリングカウンタの値を取らえ位相比較を行う。Dフ
リップフロップFF1のQ出力とFF2のQ出力は共に
“1”なので、ゲート61,62の出力は共に“0”と
なり、それを複合ゲート63,64が取り込むため、S
TP信号は“1”、FF信号は“0”となる。
信号EGが“1”から“0”になり、Dフリップフロッ
プ71,72に新たにSTP信号とFF信号の値が取込
まれ、前のSTP信号とFF信号の値はDフリップフロ
ップ73,74へと取込まれる。ここでFF信号を取り
込んだDフリップフロップ71,73のQ出力は双方と
も“0”であるが、STP信号を取り込んだDフリップ
フロップ72,74は双方とも“1”であるため、ゲー
ト76を通しSTPD信号が“1”となる。このSTP
D信号にデコード回路103が制御されるため、ゲート
33,36,39,42,45のみが有効となり、リン
グカウンタ102の値がクロック信号CLKの一周期分
止まり、結果として出力信号POUTの位相が遅れたこ
とになる。以上の動作により、入力信号fINに混入した
ノイズ等に左右されて位相比較を誤判定することがな
く、安全に入力信号fINと位相の合った出力信号POU
Tを得ることができる。
モリを1ビットとしていたが、任意に増やすことによっ
て入力信号fINに混入するノイズに対する誤動作を防
ぎ、更に信頼度を増やすこともできる。また入力信号に
対する出力信号POUTの位相制御範囲をクロック信号
CLKの±1クロック分としていたが、デコード回路1
03を変更することによってその引込み範囲を簡単に広
げることが可能である。
と出力信号の位相比較を行った際にその結果をメモリに
保持し更に新たな位相比較結果と照合させ比較結果が一
致した場合、つまり連続して同じ位相比較結果が得られ
た時に、初めてその比較結果が正しいと判定し、その位
相に出力信号の位相が合うようにリングカウンタを制御
することにより、入力信号に混入したノイズ等による誤
動作がない信頼できる出力信号を得られるという効果を
有する。
102の回路図。
方式のフロー図。
LL回路のブロック図およびその回路図。
Dフリップフロップ 24,25 イクスクルーシブオアゲート 31〜45,47〜51,61,96〜98 ナンド
ゲート 46,62 ノアゲート 57,75,76,82,83 アンドゲート 63,64 複合ゲート 81 Tフリップフロップ 101 エッジ検出回路 102 リングカウンタ回路 103 デコード回路 104 位相比較判定回路 105 前値比較回路 201〜203 固定発振器 204,301 入力信号 205 セレクタ 206 位相比較器 207,302 出力信号 303 クロック部 304 制御部 305 カウンタ部 RST リセット信号 POUT 周期クロック出力信号 CLK クロック信号 fIN 同期式伝送入力信号 TM タイミング調整信号 EG エッジ検出信号 FF 位相比較結果信号(遅れ検出) STP 位相比較結果信号(進み検出) QOUT リングカウンタデコード信号 FFD リングカウンタ進ませ信号 STPD リングカウンタ遅らせ信号
Claims (1)
- 【請求項1】 入力信号の位相に応じて出力信号の位相
を制御するディジタルPLL回路において、前記入力信
号に前記出力信号の位相が合った場合にはn段のフリッ
プフロップにより入力クロックを2n分周して各出力が
互に1クロック分づつ位相のずれた信号を出力するリン
グカウンタと、前記入力信号のエッジを検出したエッジ
検出信号を出力するエッジ検出回路と、前記リングカウ
ンタの各出力と前記エッジ検出回路のエッジ検出信号の
位相とをそれぞれ比較し、これら比較結果の入力信号の
位相より早いもしくは遅い各信号を出力する位相比較判
定回路と、この位相比較判定回路からの各比較結果信号
を次のエッジ検出信号の出力まで保持し、この保持値と
次の各位相比較結果信号の値を比較する前値比較回路
と、この前値比較回路が前記出力信号の位相を連続して
早いと判定した場合には前記リングカウンタの値を遅ら
せるようにデコードした値を前記入力クロックの一周期
分出力し、前記出力信号の位相が連続して遅いと判定さ
れた場合には前記リングカウンタの値を進ませるように
デコードした値を入力クロックの一周期分出力するデコ
ード回路とを有することを特徴とするディジタルPLL
回路。
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- 1992-02-25 JP JP4037392A patent/JP2919153B2/ja not_active Expired - Lifetime
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