JPH0282812A - クロック切換方式 - Google Patents
クロック切換方式Info
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- JPH0282812A JPH0282812A JP63233510A JP23351088A JPH0282812A JP H0282812 A JPH0282812 A JP H0282812A JP 63233510 A JP63233510 A JP 63233510A JP 23351088 A JP23351088 A JP 23351088A JP H0282812 A JPH0282812 A JP H0282812A
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- 230000000873 masking effect Effects 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 7
- 230000001360 synchronised effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
切換える２つのクロックの停止ト、出力を自己クロック
に同期したタイミングで行うことによりクロック切換時
のクロックパルス幅を保証するクロック切換方式に関し
、 切換える２つのクロックの停止Ｆ、出力を自己クロック
に同期したタイミングで行うことにより、切換時のクロ
ックパルス幅を保証し回路の誤動作を防１トすることを
目的とし、 クロック切換信号により第１のクロックと第２のクロッ
クとを切換えて出力するクロック切換回路において、前
記第１のクロックに同期して該第１のクロックをマスク
する第１の信号マスク手段と、前記第２のクロックに同
期して該第２のクロックをマスクする第２の信号マスク
手段とを設け、前記第１のクロックから第２のクロ・ツ
クへの切換時には前記第１の信号マスク手段による前記
第１のクロックのマスク後に前記第２の信号マスク手段
による前記第２のクロックのマスクを解除して該第２の
クロックを出力し、前記第２のクロックから前記第１の
クロックへの切換時には前記第２の信号マスク手段によ
る前記第２のクロックのマスク後に前記第１の信号マス
ク手段による前記第１のクロックのマスクを解除して該
第１のクロックを出力するように構成する。
に同期したタイミングで行うことによりクロック切換時
のクロックパルス幅を保証するクロック切換方式に関し
、 切換える２つのクロックの停止Ｆ、出力を自己クロック
に同期したタイミングで行うことにより、切換時のクロ
ックパルス幅を保証し回路の誤動作を防１トすることを
目的とし、 クロック切換信号により第１のクロックと第２のクロッ
クとを切換えて出力するクロック切換回路において、前
記第１のクロックに同期して該第１のクロックをマスク
する第１の信号マスク手段と、前記第２のクロックに同
期して該第２のクロックをマスクする第２の信号マスク
手段とを設け、前記第１のクロックから第２のクロ・ツ
クへの切換時には前記第１の信号マスク手段による前記
第１のクロックのマスク後に前記第２の信号マスク手段
による前記第２のクロックのマスクを解除して該第２の
クロックを出力し、前記第２のクロックから前記第１の
クロックへの切換時には前記第２の信号マスク手段によ
る前記第２のクロックのマスク後に前記第１の信号マス
ク手段による前記第１のクロックのマスクを解除して該
第１のクロックを出力するように構成する。
本発明は各種電子回路等におけるクロックパルスの切換
方式に係り、さらに詳しくは切換える２つのクロックの
停止ト、出力を自己クロックに同期したタイミングで行
うことによりクロック切換時のクロックパルス幅を保証
するクロック切換方式〔従来の技術〕 電子回路や計算機システム内の信号同期用、伝送系の時
間軸用のクロックパルスとして、回路やシステム内の使
用個所により周期、パルス幅の異なる各種のクロックが
用いられる。例えば端末などにおいて、バス系のクロッ
クと回線出力用のクロックとして相互に非同期のものが
用いられる場合には、端末の内部の適当な個所でクロッ
クの切換を行う必要がある。
方式に係り、さらに詳しくは切換える２つのクロックの
停止ト、出力を自己クロックに同期したタイミングで行
うことによりクロック切換時のクロックパルス幅を保証
するクロック切換方式〔従来の技術〕 電子回路や計算機システム内の信号同期用、伝送系の時
間軸用のクロックパルスとして、回路やシステム内の使
用個所により周期、パルス幅の異なる各種のクロックが
用いられる。例えば端末などにおいて、バス系のクロッ
クと回線出力用のクロックとして相互に非同期のものが
用いられる場合には、端末の内部の適当な個所でクロッ
クの切換を行う必要がある。
このようなりロック切換を行う切換方式の従来例を第４
図に示す。同図において１は２つのクロック（ＣＬＫ）
Ａ、Ｂを切換えて出力するためのセレクタである。例え
ばＣＬＫ切換信号２が“１“のときにはＣＬＫＡ３がセ
レクタｌから出力（ＣＬＫＯＵＴ）４として出力され、
ＣＬＫ切換信号が“０′のときにはＣＬＫＢ５がセレク
タ１から出力される。
図に示す。同図において１は２つのクロック（ＣＬＫ）
Ａ、Ｂを切換えて出力するためのセレクタである。例え
ばＣＬＫ切換信号２が“１“のときにはＣＬＫＡ３がセ
レクタｌから出力（ＣＬＫＯＵＴ）４として出力され、
ＣＬＫ切換信号が“０′のときにはＣＬＫＢ５がセレク
タ１から出力される。
第４図のクロック切換方式の従来例におけるクロック切
換のタイムチャートを第５図に示す。同図において、Ｃ
ＬＫ９］換信号２が“ｌ゛の区間ではＣＬＫＡ３が、ま
た切換信号２が“０°の区間ではＣＬＫＢ５がＣＬＫＯ
ＵＴ４として出力される。同図（ａ）においては、ＣＬ
Ｋ切換信号２が“１゛から°０°になるのはＣＬＫＡ３
が“０°から“１”になったｐ後の時点であり、このた
め、ＣＬＫＯＵＴ４には■で示すごく短い幅を持つパル
スが出力される。また同図（ｂ）においては、ＣＬＫＢ
５が“０゛から°１゛になった直後にＣＬＫ切換信号２
が°０”から“１゛に変化し、ＣＬＫＯＵＴ４には■で
示す幅の短いパルスが出力される。
換のタイムチャートを第５図に示す。同図において、Ｃ
ＬＫ９］換信号２が“ｌ゛の区間ではＣＬＫＡ３が、ま
た切換信号２が“０°の区間ではＣＬＫＢ５がＣＬＫＯ
ＵＴ４として出力される。同図（ａ）においては、ＣＬ
Ｋ切換信号２が“１゛から°０°になるのはＣＬＫＡ３
が“０°から“１”になったｐ後の時点であり、このた
め、ＣＬＫＯＵＴ４には■で示すごく短い幅を持つパル
スが出力される。また同図（ｂ）においては、ＣＬＫＢ
５が“０゛から°１゛になった直後にＣＬＫ切換信号２
が°０”から“１゛に変化し、ＣＬＫＯＵＴ４には■で
示す幅の短いパルスが出力される。
上述のような短い幅を持つパルスを含む信号をクロック
として用いると、ディジタル回路の誤動作の原因になる
。そのためこのような短い幅のパルスを除去するための
回路を必要とするという問題点があった。
として用いると、ディジタル回路の誤動作の原因になる
。そのためこのような短い幅のパルスを除去するための
回路を必要とするという問題点があった。
本発明は、切換える２つのクロックの停止ト、出力を自
己クロックに同期したタイミングで１行うことにより、
切換時のクロックパルス幅を保証し回路の誤動作を防１
卜することを目的とする。
己クロックに同期したタイミングで１行うことにより、
切換時のクロックパルス幅を保証し回路の誤動作を防１
卜することを目的とする。
第１図に本発明の原理ブロック図を示す。同図において
、第１のクロックと第２のクロックとの切換はクロック
切換信号により制御される。
、第１のクロックと第２のクロックとの切換はクロック
切換信号により制御される。
第１の信号マスク手段６は第１のクロックに同期したタ
イミング、例えば第１のクロックパルスの立下りに同期
して第１のクロックをマスクするものであり、第２のク
ロックを出力すべき区間内の最初の第１のクロックパル
スの立下り後に第１のクロックをマスクする。
イミング、例えば第１のクロックパルスの立下りに同期
して第１のクロックをマスクするものであり、第２のク
ロックを出力すべき区間内の最初の第１のクロックパル
スの立下り後に第１のクロックをマスクする。
第２の信号マスク手段７は第２のクロックに同期したタ
イミング、例えば第２のクロックパルスの立下りに同期
して第２のクロックをマスクするものであり、第１のク
ロックを出力すべき区間内の最初の第２のクロックパル
スの立下り後に第２のクロックをマスクする。
イミング、例えば第２のクロックパルスの立下りに同期
して第２のクロックをマスクするものであり、第１のク
ロックを出力すべき区間内の最初の第２のクロックパル
スの立下り後に第２のクロックをマスクする。
第１図において、例えばクロック切換信号が“１°のと
きに第１のクロックが、“０°のときに第２のクロック
が出力されるものとする。第１のクロックから第２のク
ロックへの切換時には、クロック切換信号が°１′から
“０′に変えられる。この変化の直後の第１のクロック
パルスの立下り時に第１の信号マスク手段６により第１
のクロックがマスクされ、第１のクロックの出力は停ト
される。この時点以前は、第１のクロックが出力されて
いるため、当然第２のクロックは第２の信号マスク手段
７によりマスクされているが、この時点直後の第２のク
ロックパルスの立下り時に第２の信号マスク手段７のマ
スクは解除され、第２のクロックの出力が開始される。
きに第１のクロックが、“０°のときに第２のクロック
が出力されるものとする。第１のクロックから第２のク
ロックへの切換時には、クロック切換信号が°１′から
“０′に変えられる。この変化の直後の第１のクロック
パルスの立下り時に第１の信号マスク手段６により第１
のクロックがマスクされ、第１のクロックの出力は停ト
される。この時点以前は、第１のクロックが出力されて
いるため、当然第２のクロックは第２の信号マスク手段
７によりマスクされているが、この時点直後の第２のク
ロックパルスの立下り時に第２の信号マスク手段７のマ
スクは解除され、第２のクロックの出力が開始される。
これに対して第２のクロックから第１のクロックへの切
換時には、クロック切換信号が０゛から１゛に変えられ
る。この変化の直後の第２のクロックパルスの立下り時
に第２の信号マスク手段７により第２のクロックがマス
クされ、その出力は停止トされる。その後第１の信号マ
スク手段６による第１のクロックのマスクが第１のクロ
ックパルスの立下り時点で解除され、第１のクロックの
出力が再開される。
換時には、クロック切換信号が０゛から１゛に変えられ
る。この変化の直後の第２のクロックパルスの立下り時
に第２の信号マスク手段７により第２のクロックがマス
クされ、その出力は停止トされる。その後第１の信号マ
スク手段６による第１のクロックのマスクが第１のクロ
ックパルスの立下り時点で解除され、第１のクロックの
出力が再開される。
以上のように、本発明においては、クロックの停市、出
力を自己クロックに同期したタイミングで行うために、
切換時におけるクロックパルス幅が保証され、短いパル
スが出力されることはない。
力を自己クロックに同期したタイミングで行うために、
切換時におけるクロックパルス幅が保証され、短いパル
スが出力されることはない。
本発明におけるクロック切換回路の実施例を第２図に示
す。同図の回路はクロック切換信号１０の制御により２
つのクロックＣＬ’ＫＡＩＩとＣＬＫＢ１２とを切換え
てＣＬＫＯＵＴ２０として出力するものであり、３つの
Ｄフリップフロップ（Ｄ−ＦＦ）１３，１４，１５．３
つのアンド回路１６．１７．１８、及びオア回゛路１９
により構成される。
す。同図の回路はクロック切換信号１０の制御により２
つのクロックＣＬ’ＫＡＩＩとＣＬＫＢ１２とを切換え
てＣＬＫＯＵＴ２０として出力するものであり、３つの
Ｄフリップフロップ（Ｄ−ＦＦ）１３，１４，１５．３
つのアンド回路１６．１７．１８、及びオア回゛路１９
により構成される。
本発明においては、ＣＬＫＡＩＩからＣＬＫＢ１２に切
換える場合にはまずＣＬＫＡＩ １に同期したタイミン
グ、例えばクロック切換信号１０の変化後の最初のＣＬ
ＫＡＩ １のパルス立下りの時点で、ＣＬＫＡＩＩがマ
スクされてその出力が停止トされ、その後ＣＬＫＢ １
２に同期したタイミングで、ＣＬＫＢ １２が出力され
るという方式を用いる。これによりＣＬＫＡＩＩの停止
ト及びＣＬＫＢ１２の出力の際にパルス幅が短くなるこ
とがない、、ＣＬＫＢ１２からＣＬＫＡＩＩにクロック
切換を行う場合にも、全く同様にＣＬＫＢ １２に同期
したタイミングでＣＬＫＢ １２が停止トされた後にＣ
ＬＫＡＩＩに同期したタイミングでＣＬＫＡｌｌが出力
される。
換える場合にはまずＣＬＫＡＩ １に同期したタイミン
グ、例えばクロック切換信号１０の変化後の最初のＣＬ
ＫＡＩ １のパルス立下りの時点で、ＣＬＫＡＩＩがマ
スクされてその出力が停止トされ、その後ＣＬＫＢ １
２に同期したタイミングで、ＣＬＫＢ １２が出力され
るという方式を用いる。これによりＣＬＫＡＩＩの停止
ト及びＣＬＫＢ１２の出力の際にパルス幅が短くなるこ
とがない、、ＣＬＫＢ１２からＣＬＫＡＩＩにクロック
切換を行う場合にも、全く同様にＣＬＫＢ １２に同期
したタイミングでＣＬＫＢ １２が停止トされた後にＣ
ＬＫＡＩＩに同期したタイミングでＣＬＫＡｌｌが出力
される。
第２図の実施例回路の動作を第３図のタイムチャートと
ともに説明する。第３図（ａｌはＣＬＫＡｌｌに対して
ＣＬＫＢ １２の位相が遅れている場合、（ｂｌは逆に
進んでいる場合、（Ｃ）は両者の位相が一致している場
合のタイムチャートである。
ともに説明する。第３図（ａｌはＣＬＫＡｌｌに対して
ＣＬＫＢ １２の位相が遅れている場合、（ｂｌは逆に
進んでいる場合、（Ｃ）は両者の位相が一致している場
合のタイムチャートである。
第２図において、アンド回路１７に入力するＣＬＫＡＩ
Ｉの停止ト、出力はアンド回路１７への他の入力である
アンド回路１６の出力、信号のにより制御され、またア
ンド回路１８に入力するＣＬＫＢ１２の停止Ｆ、出力は
アンド回路１８への他の入力であるＤ−ＦＦ１４の百出
力、信号◎により制御される。
Ｉの停止ト、出力はアンド回路１７への他の入力である
アンド回路１６の出力、信号のにより制御され、またア
ンド回路１８に入力するＣＬＫＢ１２の停止Ｆ、出力は
アンド回路１８への他の入力であるＤ−ＦＦ１４の百出
力、信号◎により制御される。
最初にＣＬＫＡＩＩからＣＬＫＢ １２への切換を説明
する。これは第３図のタイムチャートにおける前半部の
動作である。例えばＣＬＫ切換信号１０が“１゛のとき
ＣＬＫＡＩＩが０゛のときＣＬＫＢ １２が出力される
ものとすると、ＣＬＫＢ１２への切換のためにＣＬＫ切
換信号１ｏ、すなわちＤ−ＦＦ１３へ（７）Ｄ入力が“
１゛から′ｏ゛になる。すると、その直後のＤ−ＦＦ１
３へのクロック入力であるＣＬＫＡＩＩのパルス立下り
時点において、Ｄ−ＦＦ １３のＱ出力は“０゛となる
。Ｄ−ＦＦ１３のＱ出力はアンド回路１６へ入力するた
め、その出力である信号のは“０゛ となり、アンド回
路１７への他の入力であるＣＬＫＡｌｌのオア回路１９
を経由しての出力は停止トされる。
する。これは第３図のタイムチャートにおける前半部の
動作である。例えばＣＬＫ切換信号１０が“１゛のとき
ＣＬＫＡＩＩが０゛のときＣＬＫＢ １２が出力される
ものとすると、ＣＬＫＢ１２への切換のためにＣＬＫ切
換信号１ｏ、すなわちＤ−ＦＦ１３へ（７）Ｄ入力が“
１゛から′ｏ゛になる。すると、その直後のＤ−ＦＦ１
３へのクロック入力であるＣＬＫＡＩＩのパルス立下り
時点において、Ｄ−ＦＦ １３のＱ出力は“０゛となる
。Ｄ−ＦＦ１３のＱ出力はアンド回路１６へ入力するた
め、その出力である信号のは“０゛ となり、アンド回
路１７への他の入力であるＣＬＫＡｌｌのオア回路１９
を経由しての出力は停止トされる。
一方、Ｄ−ＦＦ１３のＱ出力はＤ−ＦＦ１４のＤ入力に
も入力する。Ｄ−ＦＦ１３のＱ出力が°０° となった
直後のＤ−ＦＦ １４へのクロック入力であるＣＬＫＢ
１２のパルス立下り時点において、Ｄ−ＦＦ１４の百
出力、信号Ｏは“１° となり、この時点からＣＬＫＢ
１２がアンド回路１８、オア回路１９を経由して出力
される。
も入力する。Ｄ−ＦＦ１３のＱ出力が°０° となった
直後のＤ−ＦＦ １４へのクロック入力であるＣＬＫＢ
１２のパルス立下り時点において、Ｄ−ＦＦ１４の百
出力、信号Ｏは“１° となり、この時点からＣＬＫＢ
１２がアンド回路１８、オア回路１９を経由して出力
される。
以上のようにＣＬＫＡＩＩの出力がＣＬＫＡｌｌのパル
ス立下りに同期して停止トされた後に、ＣＬＫ、Ｂ１２
がそのパルス立下りに同期して出力開始されることによ
り、ＣＬＫＡＩ １とＣＬＫＢ １２のどちらのパルス
もそのパルス幅が保証されて出力される。
ス立下りに同期して停止トされた後に、ＣＬＫ、Ｂ１２
がそのパルス立下りに同期して出力開始されることによ
り、ＣＬＫＡＩ １とＣＬＫＢ １２のどちらのパルス
もそのパルス幅が保証されて出力される。
次にＣＬＫＢ １２からＣＬＫＡＩＩの切換、すなわち
第３図のタイムチャートにおける後半の動作を説明する
。ＣＬＫ切換信号１０が“Ｏ゛から°１゛になると、そ
の直後のＣＬＫＡＩ ｌのパルス立下り時点でＤ−ＦＦ
１３のＱ出力が“１゛になる。この信号はＤ−ＦＦ １
４のＤ入力に入力し、さらにその直後のＣＬＫＢｌ２の
パルス立下す時点でＤ−ＦＦ１４のＱ出力に伝えられる
。この時点でＤ−ＦＦ１４の百出力は“０゛になるので
、これに同期してＣＬＫＢ １２のアンド回路１８及び
オア回路１９を通して出力は停！トされる。
第３図のタイムチャートにおける後半の動作を説明する
。ＣＬＫ切換信号１０が“Ｏ゛から°１゛になると、そ
の直後のＣＬＫＡＩ ｌのパルス立下り時点でＤ−ＦＦ
１３のＱ出力が“１゛になる。この信号はＤ−ＦＦ １
４のＤ入力に入力し、さらにその直後のＣＬＫＢｌ２の
パルス立下す時点でＤ−ＦＦ１４のＱ出力に伝えられる
。この時点でＤ−ＦＦ１４の百出力は“０゛になるので
、これに同期してＣＬＫＢ １２のアンド回路１８及び
オア回路１９を通して出力は停！トされる。
一方Ｄ−ＦＦ１４のＱ出力はＤ−ＦＦ１５のＤ入力に入
力しており、Ｄ−ＦＦ １４のＱ出力が１１′ になっ
た直後のＣＬＫＡＩ １のパルス立下り時点においてＤ
−ＦＦ１５のＱ出力が“１゛になり、この信号がアンド
回路１６に入力する。このときアンド回路１６への他の
入力であるＤ−ＦＦ１３のＱ出力は既に“ｌ゛になって
いるので、アンド回路１６の出力、信号のはＩｌｌ
となり、この時点からＣＬＫＡＩＩのアンド回路１７及
びオア回路１９を経由しての出力が再開される。
力しており、Ｄ−ＦＦ １４のＱ出力が１１′ になっ
た直後のＣＬＫＡＩ １のパルス立下り時点においてＤ
−ＦＦ１５のＱ出力が“１゛になり、この信号がアンド
回路１６に入力する。このときアンド回路１６への他の
入力であるＤ−ＦＦ１３のＱ出力は既に“ｌ゛になって
いるので、アンド回路１６の出力、信号のはＩｌｌ
となり、この時点からＣＬＫＡＩＩのアンド回路１７及
びオア回路１９を経由しての出力が再開される。
第３図の（ａ） 〜（Ｃ）は前述のようにＣＬＫＡＩＩ
とＣＬＫＢ １２との位相関係による相違を示しており
、同図（ａｌのＣＬＫＢ １２の位相が遅れている場合
には、ＣＬＫＢ １２の出力停止トからＣＬＫＡｌｌの
出力再開までの期間が一周期に近くなるため、ＣＬＫＢ
１２からＣＬＫＡＩＩへの切換の際に１パルス抜けた
波形がＣＬＫＯＵＴ２０として得られる。
とＣＬＫＢ １２との位相関係による相違を示しており
、同図（ａｌのＣＬＫＢ １２の位相が遅れている場合
には、ＣＬＫＢ １２の出力停止トからＣＬＫＡｌｌの
出力再開までの期間が一周期に近くなるため、ＣＬＫＢ
１２からＣＬＫＡＩＩへの切換の際に１パルス抜けた
波形がＣＬＫＯＵＴ２０として得られる。
これに対して、第３図（ｂ）のようにＣＬＫＢ ｌ ２
の（Ｏ相が進んでいる場合には、ＣＬＫＡＩＩの立下り
からＣＬＫＢ １２の立下りまでが一周期に近くなるた
め、ＣＬＫＡＩＩからＣＬＫＢ １２への切換に際して
１パルス抜けた波形がＣＬＫＯＵＴ２０として得られる
。
の（Ｏ相が進んでいる場合には、ＣＬＫＡＩＩの立下り
からＣＬＫＢ １２の立下りまでが一周期に近くなるた
め、ＣＬＫＡＩＩからＣＬＫＢ １２への切換に際して
１パルス抜けた波形がＣＬＫＯＵＴ２０として得られる
。
さらに第３図（Ｃ）のように両クロックの位相が一敗、
している場合には、例えばＣＬＫＡＩＩの立下りによっ
てＣＬＫＡＩＩの出力が停止トされてから１パルス後の
ＣＬＫＢ １２の立下りによりＣＬＫＢｌ２の出力が開
始されるため、ＣＬＫＡＩＩからＣＬＫＢ １２への切
換、及びＣＬＫＢｌ ２からＣＬＫＡＩＩへの切換のい
ずれの切換に際しても、１パルス抜けた波形がＣＬＫＯ
ＵＴ２０として得られる。
している場合には、例えばＣＬＫＡＩＩの立下りによっ
てＣＬＫＡＩＩの出力が停止トされてから１パルス後の
ＣＬＫＢ １２の立下りによりＣＬＫＢｌ２の出力が開
始されるため、ＣＬＫＡＩＩからＣＬＫＢ １２への切
換、及びＣＬＫＢｌ ２からＣＬＫＡＩＩへの切換のい
ずれの切換に際しても、１パルス抜けた波形がＣＬＫＯ
ＵＴ２０として得られる。
以上の説明では、ＣＬＫＡＩＩとＣＬＫＢ １２の周波
数が等しい場合を説明したが、両クロックの周波数が異
なっていても、クロック切換信号１０の変化後にどちら
のクロックパルスが先に立下るかなどにより、パルス出
力の抜けが起こるか否かの相違が生ずるのみで、第２図
の回路の動作には間硬がなく、本発明は周波数の異なる
２つのクロックの切換にも適用可能である。
数が等しい場合を説明したが、両クロックの周波数が異
なっていても、クロック切換信号１０の変化後にどちら
のクロックパルスが先に立下るかなどにより、パルス出
力の抜けが起こるか否かの相違が生ずるのみで、第２図
の回路の動作には間硬がなく、本発明は周波数の異なる
２つのクロックの切換にも適用可能である。
以上のように、本発明によれば、切換えられる２つのク
ロックの停■ト、出力を自己クロックに同期したタイミ
ングで行うために、切換時におけるクロックパルス幅が
保証され、回路の誤動作を防１卜することができ、シス
テムの信頼性が向上する。
ロックの停■ト、出力を自己クロックに同期したタイミ
ングで行うために、切換時におけるクロックパルス幅が
保証され、回路の誤動作を防１卜することができ、シス
テムの信頼性が向上する。
第１図は本発明の原理ブロック図、
第２図はクロック切換回路の実施例を示す図、第３図は
実施例におけるタイムチャート、第４図はクロック切換
方式の従来例を示す図、第５図は従来例におけるタイム
チャートである。 １３．１４．１５・・・Ｄフリップフロップ、１６．１
７．１８・・・アンド回路、 ・オア回路。
実施例におけるタイムチャート、第４図はクロック切換
方式の従来例を示す図、第５図は従来例におけるタイム
チャートである。 １３．１４．１５・・・Ｄフリップフロップ、１６．１
７．１８・・・アンド回路、 ・オア回路。
Claims (1)
- 【特許請求の範囲】 クロック切換信号により第１のクロックと第２のクロッ
クとを切換えて出力するクロック切換回路において、 前記第１のクロックに同期して該第１のクロックをマス
クする第１の信号マスク手段（６）と、前記第２のクロ
ックに同期して該第２のクロックをマスクする第２の信
号マスク手段（７）とを設け、 前記第１のクロックから第２のクロックへの切換時には
前記第１の信号マスク手段（６）による前記第１のクロ
ックのマスク後に前記第２の信号マスク手段（７）によ
る前記第２のクロックのマスクを解除して該第２のクロ
ックを出力し、前記第２のクロックから前記第１のクロ
ックへの切換時には前記第２の信号マスク手段（７）に
よる前記第２のクロックのマスク後に前記第１の信号マ
スク手段（６）による前記第１のクロックのマスクを解
除して該第１のクロックを出力することを特徴とするク
ロック切換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233510A JPH0282812A (ja) | 1988-09-20 | 1988-09-20 | クロック切換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233510A JPH0282812A (ja) | 1988-09-20 | 1988-09-20 | クロック切換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282812A true JPH0282812A (ja) | 1990-03-23 |
Family
ID=16956159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63233510A Pending JPH0282812A (ja) | 1988-09-20 | 1988-09-20 | クロック切換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0282812A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087828A (en) * | 1990-02-14 | 1992-02-11 | Daiichi Denshi Kogyo Kabushiki Kaisha | Timing circuit for single line serial data |
| JP2005050327A (ja) * | 2003-07-14 | 2005-02-24 | Matsushita Electric Ind Co Ltd | クロック信号切り替え装置、クロック信号切り替え方法、データバス切り替え装置、及びデータバス切り替え方法 |
| JP2010191976A (ja) * | 2003-07-14 | 2010-09-02 | Panasonic Corp | 信号切り替え装置、信号切り替え方法及びデータ受信装置 |
| JP2010225057A (ja) * | 2009-03-25 | 2010-10-07 | Seiko Epson Corp | クロック切替回路、集積回路装置及び電子機器 |
Citations (3)
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-
1988
- 1988-09-20 JP JP63233510A patent/JPH0282812A/ja active Pending
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