JPH10270998A - デジタルpll回路 - Google Patents
デジタルpll回路Info
- Publication number
- JPH10270998A JPH10270998A JP9073383A JP7338397A JPH10270998A JP H10270998 A JPH10270998 A JP H10270998A JP 9073383 A JP9073383 A JP 9073383A JP 7338397 A JP7338397 A JP 7338397A JP H10270998 A JPH10270998 A JP H10270998A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock signal
- circuit
- reference clock
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001360 synchronised effect Effects 0.000 claims description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 230000001934 delay Effects 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 8
- 230000036039 immunity Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0037—Delay of clock signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Abstract
は、外部クロック信号のジッタに対する耐ノイズ性向上
と位相同期の引き込み時間の短縮とを両立することにあ
る。 【解決手段】基準クロック信号CLKの変化に同期して
基準クロック信号CLKおよび内部クロック信号ICK
の位相を比較し、その位相差の極性に対応して遅延制御
信号CNTの値を変更制御し、基準クロック信号CLK
に対して内部クロック信号ICKの位相を制御する。こ
のとき、位相差の極性が連続して一致する回数を基準ク
ロック信号CLKの変化に同期して計数し、この計数が
予め設定された設定回数に達するまで、位相差がロック
範囲内にある間、遅延制御信号CNTの値の変更制御を
ロックしている。
Description
路に関し、特に、半導体集積回路間のクロック信号同期
に用いられるデジタルPLL回路に関する。
合わせるために、PLL回路が用いられており、特に、
半導体集積回路の外部クロック信号に対する内部クロッ
ク信号の遅延によるスキュー調整のために、外部クロッ
ク信号の入力端子の近傍にデジタルPLL回路を配置
し、遅延が生じる内部クロック信号を帰還させて外部ク
ロック信号との位相の同期をとる技術が知られている。
半導体集積回路の内部クロック信号の位相が、基準クロ
ック信号とする外部クロック信号より半導体集積回路の
内部クロック信号の位相が遅れているときは、デジタル
PLL回路おいて、内部クロック信号を進ませて同期を
とり、逆に進んでいるときは遅らせて同期をとるように
制御する。
LL回路の例1を示すブロック図である。このデジタル
PLL回路は、可変遅延回路53,位相比較回路51,
遅延制御回路52を備える。
遅延して内部クロック信号として出力しその遅延時間が
遅延制御信号の値により可変制御される。位相比較回路
51は、基準クロック信号の変化に同期して基準クロッ
ク信号および内部クロック信号の位相を比較しその位相
差の極性を比較結果として出力する。遅延制御回路52
は、動作が活性化されるイネーブル信号および比較結果
に対応して遅延制御信号の値を変更制御し可変遅延回路
53に出力する。
信号の変化に同期して基準クロック信号および内部クロ
ック信号の位相を比較し、その位相差の極性に対応して
遅延制御信号の値を変更制御し、基準クロック信号に対
して内部クロック信号の位相を制御している。
れ、あるいは、内部クロック信号の配線と隣接する配線
との間に生ずる寄生容量などにより、微少ではあるが、
内部クロック信号が常に変動するため、常に、デジタル
PLL回路が内部クロック信号の位相を進ませたり遅ら
せたりする制御を行っている。また、基準クロック信号
となる外部クロック信号にもジッタが存在し、その基準
クロック信号で判断した位相比較結果に応じて進ませた
り遅らせる制御を行っている。
部回路の動作上問題無い程度の微少な位相差の場合も、
PLL回路が同期をとる動作を行うため、必要以上に電
力を消費する。また、例えば、PLL回路が内部クロッ
ク信号を進ませる制御を行うと同時に、内部クロック信
号を遅らせていた要因が解消された場合などは、かえっ
て、同期ズレが大きくなっていまうといった不具合を抱
えている。そこで、同期ズレが連続して進んでいた場合
のみ、あるいは、連続して遅れていた場合のみ同期をと
る制御を行う技術が知られている。
路が、図5に示す特開平1−93280号公報に記載さ
れた同期回路のブロック図の中に記載されている。図5
を参照して説明する。この同期回路において、シフトレ
ジスタ回路503,ラッチ回路504,タイミング発生
回路507は、同期信号検出回路を構成し、BSチュー
ナから出力されるビットストリーム信号などから、本来
のスーパーフレーム同期信号,モード切替同期信号を検
出する。また、9分周回路510,同期回路508は、
9分周回路510を可変遅延回路としたデジタルPLL
回路であり、本来のスーパーフレーム同期信号bと9分
周回路510の出力cの位相を比較し、予め設定した回
数だけ連続して不一致が発生すると位相比較回路508
からスーパーフレーム同期パルス信号を9分周回路10
に出力し、9分周回路510の出力cの位相を一致さ
せ、スーパーフレーム同期信号として外部出力してい
る。同様に、10分周回路512,同期回路509は、
モード切替同期信号を外部出力している。
送等の通信に用いられビットストリーム信号が減衰し、
ビットストリーム信号のフレーム制御部に誤りが発生し
た場合にも、予め設定した回数までの誤りは、フレーム
同期信号からスーパーフレーム同期信号とモード切替同
期信号を発生させることで安定した信号供給をするもの
である。
回路で説明したデジタルPLL回路も、問題点が残され
ている。すなわち、外部クロック信号と帰還させた内部
クロック信号との位相差が大きいとき、一刻も速く同期
をとる必要性があるにも拘わらず、位相差を検出してか
ら同期をとるまでの引き込み時間が長くなり、場合によ
っては、内部動作に支障をきたすこともあるという重大
な欠点を持っている。
な位相差の場合も、同極性の位相差の同期ズレが、予め
設定した回数だけ連続して不一致が発生したときに初め
て、たとえば、3回連続したときに初めて、位相の同期
をとることになる。このため、半導体集積回路の内部回
路は、2クロック信号期間も、多大な同期ズレが生じた
まま動作させざるを得ないからである。
内部の電源電圧ノイズ、あるいは、外部クロック信号の
ジッタに対する耐ノイズ性向上と位相同期の引き込み時
間の短縮とを両立することにある。
準クロック信号を遅延して内部クロック信号として出力
しその遅延時間が遅延制御信号の値により可変制御され
る可変遅延回路を備え、前記基準クロック信号の変化に
同期して前記基準クロック信号および前記内部クロック
信号の位相を比較しその位相差の極性に対応して前記遅
延制御信号の値を変更制御し前記基準クロック信号に対
して前記内部クロック信号の位相を制御するデジタルP
LL回路において、前記位相差の極性が連続して一致す
る回数を前記基準クロック信号の変化に同期して計数
し、この計数が予め設定された設定回数に達するまで、
前記位相差がロック範囲内にある間、前記遅延制御信号
の値の変更制御をロックしている。
基準クロック信号を遅延して内部クロック信号として出
力しその遅延時間が遅延制御信号の値により可変制御さ
れる可変遅延回路と、前記基準クロック信号の変化に同
期して前記基準クロック信号および前記内部クロック信
号の位相を比較しその位相差の極性およびロック範囲内
を示す極性信号およびロック信号を出力する位相比較回
路と、動作が活性化されるイネーブル信号および前記極
性信号に対応して前記遅延制御信号の値を変更制御し前
記可変遅延回路に出力する遅延制御回路と、前記極性信
号が連続して一致出力される回数を前記基準クロック信
号の変化に同期して計数しこの計数が前記ロック信号に
対応して予め設定された設定回数に達するまで前記ロッ
ク信号に対応して不活性信号を生成し前記イネーブル信
号として出力するイネーブル信号生成回路とを備えてい
る。
して個々にロック範囲を設定した複数の前記ロック信号
を出力し、前記位相差が大きいほど前記設定回数が小さ
く設定されている。
して説明する。図1は、本発明のデジタルPLL回路の
実施形態を示すブロック図である。また、図2は、図1
の詳細構成例を示す部分ブロック図である。図1を参照
すると、この実施形態のデジタルPLL回路は、可変遅
延回路400,位相比較回路100,遅延制御回路30
0,イネーブル信号生成回路200とを備えている。
タルPLL回路と同じく、基準クロック信号CLKを遅
延して内部クロック信号ICKとして出力しその遅延時
間が遅延制御信号CNTの値により可変制御される。
タルPLL回路と同じく、基準クロック信号CLKの変
化に同期して、基準クロック信号CLKおよび内部クロ
ック信号ICKの位相を比較し、その位相差の極性を示
す極性信号PDを比較結果として出力する。同時に、位
相差がロック範囲内にあることを示すロック信号Lをも
比較結果として出力する。この位相比較回路100は、
図2に示すように、フリップフロップ回路101〜10
5,遅延ゲート106〜109,NAND回路121〜
122から成る。遅延ゲート106〜109は、基準ク
ロック信号CLKの遅延回路であり、それぞれに遅延設
定された各遅延信号を出力する。フリップフロップ回路
101〜105は、遅延ゲート106〜109の各遅延
信号出力に同期して内部クロック信号ICKをそれぞれ
ラッチし、内部クロック信号ICKとの位相をそれぞれ
比較検出する。
位相の比較検出信号PDが、基準クロック信号CLKに
対する内部クロック信号ICKの位相の基準とされ、基
準からの位相差の極性を示す極性信号PDとして出力さ
れる。また、NAND回路121〜122が、所定のフ
リップフロップ回路の比較検出信号を入力し、基準から
の位相差がロック範囲内にあることを示すそれぞれロッ
ク信号L2,L1を出力する。
るイネーブル信号Dおよび極性信号PDに対応して遅延
制御信号CNTの値を変更制御し、遅延制御信号CNT
を可変遅延回路400に出力する。この遅延制御回路3
00は、図2に示すように、アップダウンカウンタ回路
302,内部パルス信号発生回路303,AND回路3
01から成る。アップダウンカウンタ回路302は、極
性信号PDに対応した計数値を増数または減数し遅延制
御信号CNTを出力する。内部パルス信号発生回路30
3はパルス信号を発生し、AND回路301を介して、
アップダウンカウンタ回路302に供給する。
号PDが連続して一致出力される回数を基準クロック信
号CLKの変化に同期して計数し、この計数がロック信
号Lに対応して予め設定された設定回数に達するまでロ
ック信号Lに対応して不活性信号を生成し、イネーブル
信号Dとして出力する。このイネーブル信号生成回路2
00は、図2に示すように、シフトレジスタ201,A
ND回路202〜203および208〜209,NOR
回路204〜205,OR回路206〜207および2
10から成る。シフトレジスタ201は、基準クロック
信号CLKに対応して極性信号PDをシフトし並列出力
し、極性信号PDが連続して一致出力される回数を基準
クロック信号CLKの変化に同期して計数する。AND
回路202〜203またはNOR回路204〜205は
所定のシフトレジスタ201出力を入力し、1または0
の極性信号PDが連続して一致出力される回数が予め設
定された設定回数に達したことをそれぞれ検出する。ま
た、OR回路210は、イネーブル信号Dを出力する。
の動作例を示す波形図である。図2,3を参照し、本実
施形態のデジタルPLL回路の動作について説明する。
図2の詳細構成例のデジタルPLL回路は、図3に示す
ように、基準クロック信号CLKと内部クロック信号I
CKの位相差の範囲を3段階に分割し、位相差が大きく
範囲1,2内にない場合には位相比較毎に位相制御を行
い、位相差が範囲1内にある場合は、位相比較の結果が
3回連続して一致した場合に位相制御を行い、位相差が
範囲2内にある場合は、位相比較の結果が6回連続して
一致した場合に位相制御を行う。
クロック信号CLKの変化に同期して、フリップフロッ
プ回路101〜105により、基準クロック信号CLK
の各遅延信号と内部クロック信号ICKとの位相の比較
検出が行われ、位相差の極性信号PDおよびロック信号
L2,L1が出力される。
1,2内にない場合には、NAND回路121,122
のロック信号L2,L1がハイ・レベルになり、OR回
路210のイネーブル信号Dがハイ・レベルになる。こ
のため、遅延制御回路300において、内部パルス信号
発生回路303のパルス信号により、遅延制御用のアッ
プダウンカウンタ回路402が動作し、遅延制御信号C
NTの値が変更制御され、可変遅延回路400におい
て、内部クロック信号ICKの遅延制御が行われる。す
なわち、基準クロック信号CLKに対する内部クロック
信号ICKの位相制御が行われる。
には、NAND回路121,122ののロック信号L
2,L1がハイ・レベル,ロウ・レベルになり、OR回
路206,207の出力がハイ・レベルとなり、フリッ
プフロップ回路103による位相差の極性信号PDを記
憶するシフトレジスタ201の下位3ビットが同じ値の
ときに、AND回路202またはNOR回路204の出
力がハイ・レベルになり、AND回路208またはAN
D回路209の出力がハイ・レベルとなり、OR回路2
10のイネーブル信号Dがハイ・レベルとなる。このた
め、アップダウンカウンタ回路402が動作し、内部ク
ロック信号ICKの位相制御が行われる。しかし、位相
差の極性信号PDが3回連続して一致していない場合に
は、OR回路210のイネーブル信号Dがロウ・レベル
となり、アップダウンカウンタ回路402は動作せず、
基準クロック信号CLKに対する内部クロック信号IC
Kの位相制御は行われない。
合には、NAND回路121,122のロック信号L
2,L1がロウ・レベルになり、フリップフロップ回路
103による位相差の極性信号PDを記憶するシフトレ
ジスタ201のの6ビットが同じ値のときに、AND回
路202,203またはNOR回路204,205の出
力がハイ・レベルになり、AND回路208またはAN
D回路209の出力がハイ・レベルとなり、OR回路2
10のイネーブル信号Dがハイ・レベルとなる。このた
め、アップダウンカウンタ回路402が動作し、内部ク
ロック信号ICKの位相制御が行われる。しかし、位相
差の極性信号PDが6回連続して一致していない場合に
は、OR回路210のイネーブル信号Dがロウ・レベル
となり、アップダウンカウンタ回路402は動作せず、
基準クロック信号CLKに対する内部クロック信号IC
Kの位相制御は行われない。
L回路は、基準クロック信号CLKの変化に同期して基
準クロック信号CLKおよび内部クロック信号ICKの
位相を比較し、その位相差の極性に対応して遅延制御信
号CNTの値を変更制御し、基準クロック信号CLKに
対して内部クロック信号ICKの位相を制御する。この
とき、位相差の極性が連続して一致する回数を基準クロ
ック信号CLKの変化に同期して計数し、この計数が予
め設定された設定回数に達するまで、位相差がロック範
囲内にある間、遅延制御信号CNTの値の変更制御をロ
ックしている。
タルPLL回路は、半導体集積回路内部の電源電圧ノイ
ズ、あるいは、外部クロック信号のジッタに対する耐ノ
イズ性向上と位相同期の引き込み時間の短縮とを両立で
きる効果がある。
クロック信号および内部クロック信号の位相を比較し、
基準からの位相差に対して複数のロック範囲を設定し、
比較結果による位相制御ループのロックを各ロック範囲
に対応して解除しているためである。
ブッロク図である。
部分ブッロク図である。
図である。
ロック図である。
期回路を示すブロック図である。
Claims (3)
- 【請求項1】 基準クロック信号を遅延して内部クロッ
ク信号として出力しその遅延時間が遅延制御信号の値に
より可変制御される可変遅延回路を備え、前記基準クロ
ック信号の変化に同期して前記基準クロック信号および
前記内部クロック信号の位相を比較しその位相差の極性
に対応して前記遅延制御信号の値を変更制御し前記基準
クロック信号に対して前記内部クロック信号の位相を制
御するデジタルPLL回路において、前記位相差の極性
が連続して一致する回数を前記基準クロック信号の変化
に同期して計数し、この計数が予め設定された設定回数
に達するまで、前記位相差がロック範囲内にある間、前
記遅延制御信号の値の変更制御をロックすることを特徴
とするデジタルPLL回路。 - 【請求項2】 基準クロック信号を遅延して内部クロッ
ク信号として出力しその遅延時間が遅延制御信号の値に
より可変制御される可変遅延回路と、前記基準クロック
信号の変化に同期して前記基準クロック信号および前記
内部クロック信号の位相を比較しその位相差の極性およ
びロック範囲内を示す極性信号およびロック信号を比較
結果として出力する位相比較回路と、動作が活性化され
るイネーブル信号および前記極性信号に対応して前記遅
延制御信号の値を変更制御し前記可変遅延回路に出力す
る遅延制御回路と、前記極性信号が連続して一致出力さ
れる回数を前記基準クロック信号の変化に同期して計数
しこの計数が前記ロック信号に対応して予め設定された
設定回数に達するまで前記ロック信号に対応して不活性
信号を生成し前記イネーブル信号として出力するイネー
ブル信号生成回路とを備えるデジタルPLL回路。 - 【請求項3】 前記位相比較回路が前記位相差に対して
個々にロック範囲を設定した複数の前記ロック信号を出
力し、前記位相差が大きいほど前記設定回数が小さく設
定される、請求項2記載のデジタルPLL回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9073383A JP2954070B2 (ja) | 1997-03-26 | 1997-03-26 | デジタルpll回路 |
US09/048,883 US6157690A (en) | 1997-03-26 | 1998-03-26 | Digital PLL circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9073383A JP2954070B2 (ja) | 1997-03-26 | 1997-03-26 | デジタルpll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10270998A true JPH10270998A (ja) | 1998-10-09 |
JP2954070B2 JP2954070B2 (ja) | 1999-09-27 |
Family
ID=13516623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9073383A Expired - Fee Related JP2954070B2 (ja) | 1997-03-26 | 1997-03-26 | デジタルpll回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6157690A (ja) |
JP (1) | JP2954070B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11316620A (ja) * | 1997-11-21 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | 半導体素子のクロック補償装置 |
KR20020035190A (ko) * | 2000-11-04 | 2002-05-11 | 윤종용 | 락 시간을 단축시키는 제어회로를 구비하는 위상동기루프회로 |
US6404248B1 (en) | 2000-09-26 | 2002-06-11 | Nec Corporation | Delay locked loop circuit for synchronizing internal supply clock with reference clock |
KR100408101B1 (ko) * | 2000-07-13 | 2003-12-03 | 닛뽕덴끼 가부시끼가이샤 | Dll 회로 및 dll 제어방법 |
KR100533984B1 (ko) * | 1999-12-30 | 2005-12-07 | 주식회사 하이닉스반도체 | 잡음 제거를 위해 딜레이제어기를 갖는 지연고정루프 |
US7270646B2 (en) | 2000-02-04 | 2007-09-18 | Olympus Corporation | Ultrasonic operation apparatus for performing follow-up control of resonance frequency drive of ultrasonic oscillator by digital PLL system using DDS (direct digital synthesizer) |
US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000065902A (ja) * | 1998-08-25 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置 |
JP2000306399A (ja) * | 1999-04-22 | 2000-11-02 | Mitsubishi Electric Corp | 半導体装置 |
JP4335381B2 (ja) * | 1999-10-18 | 2009-09-30 | パナソニック株式会社 | クロック生成装置、及びクロック生成方法 |
JP3671782B2 (ja) * | 1999-12-10 | 2005-07-13 | 富士通株式会社 | 信号位相調整回路 |
JP2001195149A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 内部クロック信号発生回路 |
JP4443728B2 (ja) * | 2000-06-09 | 2010-03-31 | 株式会社ルネサステクノロジ | クロック発生回路 |
US6388482B1 (en) * | 2000-06-21 | 2002-05-14 | Infineon Technologies North America Corp. | DLL lock scheme with multiple phase detection |
US6725390B1 (en) * | 2000-06-29 | 2004-04-20 | Intel Corporation | Method and an apparatus for adjusting clock signal to sample data |
US6738922B1 (en) * | 2000-10-06 | 2004-05-18 | Vitesse Semiconductor Corporation | Clock recovery unit which uses a detected frequency difference signal to help establish phase lock between a transmitted data signal and a recovered clock signal |
US6857080B1 (en) * | 2001-01-08 | 2005-02-15 | Pixelworks, Inc. | Multi-link receiver mechanism for processing multiple data streams |
DE10129783C1 (de) * | 2001-06-20 | 2003-01-02 | Infineon Technologies Ag | Verzögerungsregelkreis |
US7167023B1 (en) | 2001-08-29 | 2007-01-23 | Altera Corporation | Multiple data rate interface architecture |
US7200769B1 (en) * | 2001-08-29 | 2007-04-03 | Altera Corporation | Self-compensating delay chain for multiple-date-rate interfaces |
JP2003163592A (ja) * | 2001-11-26 | 2003-06-06 | Mitsubishi Electric Corp | 位相比較器およびそれを用いたクロック発生回路 |
US7336752B2 (en) * | 2002-12-31 | 2008-02-26 | Mosaid Technologies Inc. | Wide frequency range delay locked loop |
US7170963B2 (en) * | 2003-01-15 | 2007-01-30 | Nano Silicon Pte. Ltd. | Clock recovery method by phase selection |
JP4163180B2 (ja) * | 2003-05-01 | 2008-10-08 | 三菱電機株式会社 | クロックデータリカバリー回路 |
US7234069B1 (en) | 2004-03-12 | 2007-06-19 | Altera Corporation | Precise phase shifting using a DLL controlled, multi-stage delay chain |
US7126399B1 (en) | 2004-05-27 | 2006-10-24 | Altera Corporation | Memory interface phase-shift circuitry to support multiple frequency ranges |
US7123051B1 (en) | 2004-06-21 | 2006-10-17 | Altera Corporation | Soft core control of dedicated memory interface hardware in a programmable logic device |
US9354297B2 (en) * | 2005-09-27 | 2016-05-31 | Qualcomm Incorporated | Position location using phase-adjusted transmitters |
US8981996B2 (en) * | 2005-09-27 | 2015-03-17 | Qualcomm Incorporated | Position location using transmitters with timing offset and phase adjustment |
US20070072621A1 (en) * | 2005-09-27 | 2007-03-29 | Mukkavilli Krishna K | Position location using transmitters with timing offset |
US7863931B1 (en) * | 2007-11-14 | 2011-01-04 | Lattice Semiconductor Corporation | Flexible delay cell architecture |
JP2009147829A (ja) * | 2007-12-17 | 2009-07-02 | Panasonic Corp | Dll回路,撮像装置,メモリ装置 |
WO2018160569A1 (en) | 2017-03-01 | 2018-09-07 | Analog Devices Global Unlimited Company | Feedforward phase noise compensation |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58161426A (ja) * | 1982-03-17 | 1983-09-26 | Fujitsu Ltd | デイジタルpll回路のル−プフイルタ |
JPS6354018A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Ltd | Pll回路 |
JPH0193280A (ja) * | 1987-10-02 | 1989-04-12 | Matsushita Electric Ind Co Ltd | 同期回路 |
FR2658015B1 (fr) * | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
US5457718A (en) * | 1992-03-02 | 1995-10-10 | International Business Machines Corporation | Compact phase recovery scheme using digital circuits |
US5544203A (en) * | 1993-02-17 | 1996-08-06 | Texas Instruments Incorporated | Fine resolution digital delay line with coarse and fine adjustment stages |
US5790612A (en) * | 1996-02-29 | 1998-08-04 | Silicon Graphics, Inc. | System and method to reduce jitter in digital delay-locked loops |
US5910740A (en) * | 1997-06-18 | 1999-06-08 | Raytheon Company | Phase locked loop having memory |
-
1997
- 1997-03-26 JP JP9073383A patent/JP2954070B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-26 US US09/048,883 patent/US6157690A/en not_active Expired - Lifetime
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11316620A (ja) * | 1997-11-21 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | 半導体素子のクロック補償装置 |
KR100533984B1 (ko) * | 1999-12-30 | 2005-12-07 | 주식회사 하이닉스반도체 | 잡음 제거를 위해 딜레이제어기를 갖는 지연고정루프 |
US7270646B2 (en) | 2000-02-04 | 2007-09-18 | Olympus Corporation | Ultrasonic operation apparatus for performing follow-up control of resonance frequency drive of ultrasonic oscillator by digital PLL system using DDS (direct digital synthesizer) |
KR100408101B1 (ko) * | 2000-07-13 | 2003-12-03 | 닛뽕덴끼 가부시끼가이샤 | Dll 회로 및 dll 제어방법 |
US6404248B1 (en) | 2000-09-26 | 2002-06-11 | Nec Corporation | Delay locked loop circuit for synchronizing internal supply clock with reference clock |
KR20020035190A (ko) * | 2000-11-04 | 2002-05-11 | 윤종용 | 락 시간을 단축시키는 제어회로를 구비하는 위상동기루프회로 |
US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
Also Published As
Publication number | Publication date |
---|---|
US6157690A (en) | 2000-12-05 |
JP2954070B2 (ja) | 1999-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2954070B2 (ja) | デジタルpll回路 | |
KR100362199B1 (ko) | 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프 | |
US6445231B1 (en) | Digital dual-loop DLL design using coarse and fine loops | |
JP4774340B2 (ja) | パワーダウンモードの間、周期的にロッキング動作を実行する機能を有するdll及びそのロッキング動作方法 | |
US7759990B2 (en) | Clock switching circuit | |
KR100486266B1 (ko) | 멀티 위상을 갖는 지연 동기 루프 | |
US6989700B2 (en) | Delay locked loop in semiconductor memory device and its clock locking method | |
KR100484252B1 (ko) | 지연 고정 루프 회로 | |
US6608743B1 (en) | Delay locked loop, synchronizing method for the same and semiconductor device equipped with the same | |
US6815985B2 (en) | Clock divider and method for dividing a clock signal in a DLL circuit | |
US7098712B2 (en) | Register controlled delay locked loop with reduced delay locking time | |
JPH07106958A (ja) | フェーズ・ロックド・ループ回路及びディジタル波形の同期方法 | |
KR20090074412A (ko) | 분주회로 및 이를 이용한 위상 동기 루프 | |
US6285219B1 (en) | Dual mode phase and frequency detector | |
US6466073B1 (en) | Method and circuitry for generating clock | |
KR100518226B1 (ko) | Ddl 장치의 클락 분주기 및 그 클락 분주 방법 | |
US8446197B2 (en) | Delay locked loop and method for driving the same | |
US10790837B1 (en) | Self-tuning digital clock generator | |
US7279944B2 (en) | Clock signal generator with self-calibrating mode | |
KR100525096B1 (ko) | Dll 회로 | |
US20010022745A1 (en) | Delay locked loop for use in semiconductor memory device | |
KR101022669B1 (ko) | 지연고정루프회로 | |
JP4079733B2 (ja) | 位相同期ループ回路 | |
KR101000486B1 (ko) | 지연고정 루프 기반의 주파수 체배기 | |
US7453301B1 (en) | Method of and circuit for phase shifting a clock signal |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990622 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070716 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 11 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 11 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 14 |
|
LAPS | Cancellation because of no payment of annual fees |