JPS59178038A - Phase synchronizing circuit - Google Patents

Abstract

PURPOSE:To eliminate the effect of jitter by providing a clock having a frequency close to a frequency of a data and obtained from an internal clock by means of frequency division and also a window pulse in synchronizing with the said clock and preventing the phase control when the leading edge of the clock is coincident with that of the window pulse. CONSTITUTION:An input data is inputted to a differentiating circuit 1 and its changing point is detected. This differentiation pulse is inputted to a comparator circuit. The window pulse and the data clock are generated by a timing generating section 4 based on an output of an internal oscillator 5. Since the window pulse is inputted to the comparator circuit, whether or not the phase and the frequency of the input data are coincident is checked. That is, when the differentiating pulse is positioned at ''0'' level of the window pulse, the phase and frequency of the data clock are coincident with those of the input data and when not, the phase of the window pulse is changed at least by one bit.

Description

【発明の詳細な説明】 発明の技術分管 本発明は入力データに同期したクロ、りを出方する位相
同期回路の改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to an improvement in a phase-locked circuit that outputs clock signals synchronized with input data.

従来技術及び問題点 従来の位相同期回路は入力データの変化点と、内部で作
成したクロ、りの変化点の位相を比較し、１８０°の位
相差を保持するようにクロックの位相を直ちに変化させ
る方式と１、カウンタをもうけ、一定のスレッン′ヨル
ドをこえたものにおいてクロ７りの位相を変化させる方
式かあったが前者は、データの外乱（雑音）によって、
直ちにクロ、りがみたれるという欠点があり、後者は、
回路規模が大きく彦るという欠点があった。Conventional technology and problems Conventional phase synchronization circuits compare the phase of the change point of input data with the phase of the change point of the internally created clock signal, and immediately change the phase of the clock to maintain a 180° phase difference. There are two methods: one is to create a counter, and the other is to create a counter and change the phase of the black 7 when it exceeds a certain threshold value.
It has the disadvantage that black and glaze appear immediately, and the latter is
The disadvantage was that the circuit size was large.

発明の目的 本発り力の目的はデータの変化点全検出するだめのウィ
ンドウをもうけることによって、雑音に影響されず、デ
ータ自身のジッタにも強い位相同期回路を比較的ｍＪ止
な回路構成で提供することにある。Purpose of the Invention The purpose of this invention is to create a window capable of detecting all data change points, thereby creating a phase-locked circuit that is unaffected by noise and strong against the jitter of the data itself, with a circuit configuration that is relatively low in mJ. It is about providing.

発明の構成 本発明は、上記目的の達成のために内部クロックを分周
したデータの周波数に近いクロ、りと、そのクロ、りに
同期したウィンドウパルスをもうけ、データの変化点が
そのウィンドウ中にある時には、クロックの位相を１．
１−１定し、データの変化点がウィンドウから外れると
、内部クロ、りの】クロック分又は数クロ、り分はどク
ロックの位相を変化させるようにしたものである。Structure of the Invention In order to achieve the above object, the present invention provides a window pulse that is close to the frequency of the data obtained by dividing the internal clock, and a window pulse that is synchronized with the frequency of the data. , the clock phase is set to 1.
1-1, and when the data change point deviates from the window, the phase of the internal clock is changed by one or several clocks.

発明の実施例 以下、本発明を実施例に基づいて説明する。第１図は、
不発明の実施例を、Ｍ２ｉどｉ（・寸、そのクイムチヤ
ードである。図中１はイ絞分回路、２は比ζ文回路、３
は分周回路、４はタイミング発生ｉ：、ｉ１６．５は内
部発据器である。又第１ｊンＩにおける各部の１＾号ｉ
ａｌ〜Ｉｅｌを第２図に同一符号で示している。人力デ
ータｆａ）は微分回路１に入力し、その変化点が検出さ
れる。そして微分パルス（１））が比較回路２に入力す
る。一方向部発振器５の出力に暴ついて、タイミング発
生部４で、ウィンドウパルス１ｄ）とデータクロックｔ
ｅｌを生成する。EXAMPLES OF THE INVENTION Hereinafter, the present invention will be explained based on examples. Figure 1 shows
The non-inventive embodiment is M2i doi(・sun, its quimchard. In the figure, 1 is an aperture circuit, 2 is a ratio circuit, and 3 is a ratio circuit.
4 is a frequency dividing circuit, 4 is a timing generator i:, and i16.5 is an internal generator. Also, 1^ of each part in 1j-I
al to Iel are indicated by the same reference numerals in FIG. The human input data fa) is input to the differentiation circuit 1, and its change point is detected. Then, the differential pulse (1)) is input to the comparator circuit 2. Based on the output of the one-way oscillator 5, the timing generator 4 generates a window pulse 1d) and a data clock t.
Generate el.

ウィンドウパルス（（ｉ）は比較回路２に入力するので
、入力データの位相と周波数が一致しているか否かチェ
ックされる。ずなわち、穢分パルス山）がウィンドパル
スｊｄ）の　゛０″レベルの位置にある場合には、デー
タクロ、りｔｅ）は入力データと位相、周波数が一致し
た状Ｑ’ｌ’、を示している−１微分パルス（１））が
ウィンドウパルス１、〔ｌ゛）の゛′０″レベルの位置
にない場合に（衝、ウィンドウパルスｉｄ）の句相を少
なくとも１ヒツト変化させる。第３図、第４図、第５図
１により、本発明を更に詳細（ｌこ説明する。カ１３図
は具体例を承Ｌ　、図において、ＦＦ、〜ＦＦ、はフリ
、ブフロ、ブ、Ａ１−Ａ４はアンドゲート、ＬＡはロー
ド信号発生ン享、ＣＴはカウンタ、ｃｏｐｉ〜Ｃ０Ｐ３
ｔは比解回路、ＴＩＩ＋はスｌ／７ンヨルド設定ｉ６１
路、１−’Ｓはプリセット回路である一第４図はカウン
タの動作を示す図、第５］ヌ：は第３図のタイムチャー
トである。Since the window pulse ((i) is input to the comparator circuit 2, it is checked whether the phase and frequency of the input data match. In other words, the peak of the subtraction pulse) is ゛0'' of the window pulse jd). When the data is at the level position, the data clock (rete) indicates a state Q'l' in which the phase and frequency match the input data. If it is not at the "'0" level position of (), the phrase phase of (opposition, window pulse id) is changed by at least one hit. The present invention will be explained in more detail with reference to FIGS. 3, 4, and 5. FIG. 13 shows a specific example. A1-A4 are AND gates, LA is a load signal generator, CT is a counter, copi to C0P3
t is ratio circuit, TII+ is sl/7njord setting i61
1-'S is a preset circuit; FIG. 4 is a diagram showing the operation of the counter; and 5] is a time chart of FIG. 3.

以下動作について説明すると、入力信号け、フリ、プフ
ロ、プＦＦ、、ＦＦ２．アンドゲートＡ１より成る微分
回路１に入力し、ここから第５図１２１）に示す入力デ
ータの立上りパルスか出力される。一方向部発振器５は
、入力信号の１６倍の速度のクロックを出力しており、
カウンタＣＴｆｄ、とのクロックを第４図に示す如くカ
ウントしている。The operation will be explained below.The input signals are FF, FF, FF, FF2. The signal is input to a differentiating circuit 1 consisting of an AND gate A1, from which a rising pulse of the input data shown in FIG. 5 (121) is output. The one-way oscillator 5 outputs a clock that is 16 times faster than the input signal.
The clocks of the counter CTfd are counted as shown in FIG.

コンパレータＣ０Ｐ１ｉｄカウンタＣＴのカウント値が
、３〜１３である場合（でフリ、プフロ、ブＦＦ３をセ
ットし、コンパレータＣ０Ｐ２はカウント値が１４〜２
である場合に７リツプフロ、プＦＦ３　ｔリセ、トする
。If the count value of the comparator C0P1id counter CT is 3 to 13 (set FF3, then the comparator C0P2 has a count value of 14 to 2).
If so, the FF3 resets after 7 cycles.

従って、フリップフロ、プＦＦ３から！ｒｉ、　ｊｅｔ
　５１図（ｃｌに示す様に、カウント値が“３″の町に
立下り、”　１４　″になると立下るウィンドパルスが
イ４１られる。Therefore, Flip Flo, from FF3! ri, jet
As shown in FIG. 51 (cl), the wind pulse falls at the town where the count value is "3" and falls when it reaches "14".

このフリ、プフロ、プＦＦ３からのウィンドパルスと、
微分回路１からのパルスは共にアントゲートＡ２に入力
される。This Furi, Pufuro, Wind Pulse from FF3,
Both pulses from the differentiating circuit 1 are input to the ant gate A2.

従って、ウィンドウパルスが低レベルの時に、入力デー
タの立上りパルスがアントケートＡＩに入力すると、こ
の時（ｄアンドゲートＡ２は虜」かない。Therefore, when the window pulse is at a low level, if a rising pulse of input data is input to the anchor AI, at this time (the d-AND gate A2 is not captured).

この時は、入力信号と、データクロックと（弓、位相が
一致しているので、カウンタＣＴば、第４図の６正常時
″で示す様に”　ｏ　ｏ　ｏ　ｏ　”から’　］ｊ−１
，１″′斗で順にカウントする。一方第５図（ａ）　＋
　！ｃｌ）　ｌ　（ｅｌで示す本ｒに、ウィンドウパル
スが高レベルの時、立上りパルスが入力すると、アンド
ゲートＡ、が１「１き、アンドゲートＡ３．Ａ４の一方
の入力にパルスが入力する。At this time, since the input signal and the data clock (bow and phase are in agreement with each other, the counter CT changes from "o o o o" to ' ]j-1 as shown in 6 "normal time" in Fig. 4).
, 1''' doto in order. On the other hand, Figure 5 (a) +
! cl) l (When a rising pulse is input to the main r indicated by el when the window pulse is at a high level, the AND gate A is set to 1, and a pulse is input to one input of the AND gates A3 and A4.

又、カウンタＣＴのカラントイｐはコンパレータＣ０Ｐ
３にも入力されており、スレ、ショルド設定回路ＳＥＴ
出力と比Ｗｉれる。この例では、スレ７ゾヨルド設定回
路ＳＥＴのイ［Ｇは、”８”に設定しである。そして、
Ａ＜ＢであるのでアンドゲートＡ４が開き、フリ、ブフ
ロ、プＦＦ、がセットされる。Also, the currant p of the counter CT is the comparator C0P.
3 is also input, and the thread and shoulder setting circuit SET
The output is compared to Wi. In this example, I[G of thread 7 Zojord setting circuit SET is set to "8". and,
Since A<B, AND gate A4 is opened and FRI, BUFFLO, and FF are set.

この時は、データクロ、りの位相が進んでいるので、デ
ータクロ、りを遅らせる必要がある。このため、ノリ、
ブフロップＦＦ、の出力により、プリセット回路ＰＳに
より、カウンタＣＴに”ｏｏｏｏ”となるべき時Ｔ、に
１１１１　”をセノ）する。これによし、１ビ、ト分遅
延される。又Ｔ２の時刻でも同様のことを行ない、更に
１ビ、ト遅延する。以上のことを位相が一致するまで行
なう、史に第５図１２１　ｌ　ｔｆｌ　ｌ　ｉｇｌのｌ
ｕｌ係の如く、Ａ＞Ｂ　（Ａ−＝１３　、　Ｂ＝８）と
なった時は、アンドゲートＡ３が開き、フリップフロッ
グＦＦ、がセットされる。この時はデータクロックの位
相が遅れているので、位相を進ませる必要がある。At this time, the data clocking phase is ahead, so it is necessary to delay the data clocking. For this reason, Nori,
By the output of the block FF, the preset circuit PS sets the counter CT to 1111'' at the time T when it should be ``oooo''.This causes a delay of 1 bit.Also, even at the time T2. Do the same thing and delay another bit. Repeat the above until the phases match.
As in the case of ul, when A>B (A-=13, B=8), AND gate A3 opens and flip-frog FF is set. At this time, the phase of the data clock is delayed, so it is necessary to advance the phase.

このため、フリップフロ、プＦＦ４の出力により、によ
り１ビ、ト位相が進む。Therefore, the output of the flip-flop FF4 advances the phase by one bit.

発明の効果 以」−の如く、本発明によれば、ウィンドウパルスと、
立上りが一致している時は、位；ＦｔＩ？１ｉｌｌ　御
を行なわないので、データ自体のシックの影響を受ける
ことが少なくなる。According to the present invention, the window pulse and
When the rising edges match, the position; FtI? Since 1ill control is not performed, it is less affected by thick data itself.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明の概幾を示す図、第２区ｊ＋ｄそのタ
イムチャー・ト、第３図は、具体例を示すＦス１、第４
図はカウンタの計数状態を示す［ゾ第５図は、第３１２
］のタイムチャートである。 図１は徹分回路、２は比較回路、３は分周回路、４はタ
イミング発生部、５は内部発振器でめる。 代理人　弁理士　　松　岡　　宏四部Fig. 1 is a diagram showing the outline of the present invention, Section 2 j+d is its time chart, and Fig. 3 is a diagram showing a specific example of Section 1, Section 4
The figure shows the counting status of the counter [Fig.
] is a time chart. 1 is a thorough dividing circuit, 2 is a comparison circuit, 3 is a frequency dividing circuit, 4 is a timing generator, and 5 is an internal oscillator. Agent Patent Attorney Hiroshi Matsuoka

Claims (1)

【特許請求の範囲】[Claims] 入力データの変化点と、内部又は外部がらのザンプリン
グクロ、クカ・ら生吸したクコツクのり・化点を比較し
該クロックの位相と周波数を変化きせて、該入力データ
に同期させたりｒ３．／りを得る反相同期回路にち・い
て、該クコツクに）、ｉｒ４１Ｌｒｉ　Ｌ、、たウィン
ドウをもうけ、データの変化点がウィンド゛つ中にある
場合クロ、りを変化させず、ウィンドウ中からはずれた
場合、ザンプリングクｃｊ７りとウィンドウの位相を変
化さぜ該入力データとの位相、周波数の同期をとること
を特徴とする位相同期回路。Compare the change point of the input data with the internal or external sample ring clock, or the change point of the Kukotsukku glue obtained from Kuka, and change the phase and frequency of the clock to synchronize it with the input data.r3. (Due to the anti-phase synchronous circuit that obtains /), create a window with ir41Lri L, etc.), and if the data change point is within the window, the clock will not change and the window will be changed from inside the window. A phase synchronized circuit characterized in that when the deviation occurs, the phase of the window is changed to synchronize the phase and frequency with the input data.