JPS62154929A - 受信デイスタツフ回路 - Google Patents
受信デイスタツフ回路Info
- Publication number
- JPS62154929A JPS62154929A JP29324785A JP29324785A JPS62154929A JP S62154929 A JPS62154929 A JP S62154929A JP 29324785 A JP29324785 A JP 29324785A JP 29324785 A JP29324785 A JP 29324785A JP S62154929 A JPS62154929 A JP S62154929A
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- JP
- Japan
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- counter
- phase
- frequency
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタッフ同期多重変換装置に関し、特に、該ス
タッフ同期多重変換装置における受信ディスタッフ回路
に関する。
タッフ同期多重変換装置における受信ディスタッフ回路
に関する。
従来、この種の受信ディスタッフ回路にはアナログＰＬ
Ｌ回路が用いられていた。
Ｌ回路が用いられていた。
上述した従来の受信ディスタッフ回路にはアナログＰＬ
Ｌ回路の心臓部に電圧制御クリスタル発振器が用いられ
ており、又、前記アナログＰＬＬ回路の制御回路にはア
ナログ増幅器とアナログフィルタを結合した低域ろ波回
路が用いられており、集積回路化に不向きであった。ど
のため、この受信ディスタッフ回路は、高価で２回路規
模も大きく。
Ｌ回路の心臓部に電圧制御クリスタル発振器が用いられ
ており、又、前記アナログＰＬＬ回路の制御回路にはア
ナログ増幅器とアナログフィルタを結合した低域ろ波回
路が用いられており、集積回路化に不向きであった。ど
のため、この受信ディスタッフ回路は、高価で２回路規
模も大きく。
消費電力も大であるという欠点がある。又、 ＰＬＬの
駆動電源としてプラス電源とマイナス電源の二種類が必
要であるという欠点がある。
駆動電源としてプラス電源とマイナス電源の二種類が必
要であるという欠点がある。
本発明の目的は、上記欠点を除去し、小型化。
低消費電力化、及び単一電源化が達成できる。安価な受
信ディスタッフ回路を提供することにある。
信ディスタッフ回路を提供することにある。
本発明によれば、ディスタッフ及び制御信号（同期信号
等を含む）の除去によって発生したギャップを吸収する
ためのバッファメモリ２−Ｉ？・・・。
等を含む）の除去によって発生したギャップを吸収する
ためのバッファメモリ２−Ｉ？・・・。
２−８と、該バッファメモリにデーターを書込むための
第１のカウンター１−１．・・・、１−８と、前記バッ
ファメモリに書込まれたデーターを読み出すための第２
のカウンター４−１．・・・、４−８とを有し。
第１のカウンター１−１．・・・、１−８と、前記バッ
ファメモリに書込まれたデーターを読み出すための第２
のカウンター４−１．・・・、４−８とを有し。
スタッフ同期多重変換装置に用いる受信ディスタッフ回
路であって、前記第１のカウンターの１２つの出力と前
記第２のカウンターの１つの出力を位相比較し、相互の
位相関係がπ（ラジアン）となる様に制御パルスを発生
する位相比較器５と、該位相比較器の出力によって制御
され、高周波クロック源を基準クロックとして動作する
全ディジタル位相制御発振器７を有し、該全ディジタル
位相制御発振器によって平滑化されたクロックを、前記
第２のカウンターの読み出しクロック信−弓としたこと
を特徴とする受信ディスタッフ回路が得られる。
路であって、前記第１のカウンターの１２つの出力と前
記第２のカウンターの１つの出力を位相比較し、相互の
位相関係がπ（ラジアン）となる様に制御パルスを発生
する位相比較器５と、該位相比較器の出力によって制御
され、高周波クロック源を基準クロックとして動作する
全ディジタル位相制御発振器７を有し、該全ディジタル
位相制御発振器によって平滑化されたクロックを、前記
第２のカウンターの読み出しクロック信−弓としたこと
を特徴とする受信ディスタッフ回路が得られる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、１はディスタッフ及び制御信号（同期
信号等を含む）の除去によって発生したギャップを有す
る書込みクロック信号の入力線である。２は多重分離さ
れた後のデータの入力線である。３は、後述する全ディ
ジタル化ＰＬＬ ７によって平滑化されたクロックによ
って読み出され、た平滑化されたデータの出力線である
。４は全ディジタル化ＰＬＬ ７によって平滑化された
クロックの転送線である。１−１〜〕−８は書込用分周
器で、バッファメモリ容量をＭとすると１込みクロック
信号をＭ分周し１タイムスロツトづつ位相の異なったＭ
相のクロックを発生する。２−１〜２−８は上記バッフ
ァメモリで、容量サイズＭは（１）制御信号の除去によ
って生じるギャップ（２） ディスタッフ操作によっ
て生じるギャップ（３）待合せ時間ジッタ （４）低次群伝送路で生じるジッタ （５）高次群伝送路で生じるジッタ （６）回路への許容偏差 を考慮して決定される。
信号等を含む）の除去によって発生したギャップを有す
る書込みクロック信号の入力線である。２は多重分離さ
れた後のデータの入力線である。３は、後述する全ディ
ジタル化ＰＬＬ ７によって平滑化されたクロックによ
って読み出され、た平滑化されたデータの出力線である
。４は全ディジタル化ＰＬＬ ７によって平滑化された
クロックの転送線である。１−１〜〕−８は書込用分周
器で、バッファメモリ容量をＭとすると１込みクロック
信号をＭ分周し１タイムスロツトづつ位相の異なったＭ
相のクロックを発生する。２−１〜２−８は上記バッフ
ァメモリで、容量サイズＭは（１）制御信号の除去によ
って生じるギャップ（２） ディスタッフ操作によっ
て生じるギャップ（３）待合せ時間ジッタ （４）低次群伝送路で生じるジッタ （５）高次群伝送路で生じるジッタ （６）回路への許容偏差 を考慮して決定される。
３−１〜３−８はＡＮＤダートである。４−１〜４−８
は読出し用分局器で、全ディジタル化ＰＬＬ７によって
平滑化されたクロック信号をＭ分周し。
は読出し用分局器で、全ディジタル化ＰＬＬ７によって
平滑化されたクロック信号をＭ分周し。
１タイムスロツトづつ位相の異なったＭ相のクロックを
発生する。このＭ相のクロックによってＡＮＤゲート３
−１〜３−８が制御され、バッファメモリ２−１〜２−
８に一時記憶されたデータが順番に読み出されシリアル
信号として出力線３に出力される。５は位相比較器で、
書込みクロックの内の１つの出力と読出しクロックの内
の１つの出力を位相比較し、相互の位相関係がπ（ラジ
アン）となる様に制御ノクルスを発生する。６は高周波
発振器で、装置の高周波ジッタ規格を満足させるために
発振周波数は書込みクロック信号周波数の数十倍に設定
される。７は上記ディジタル位相同期発振器であり、書
込みクロック信号周波数の丁度平均周波数に同期するよ
うに動作する。ディジタル位相同期発振器７には各次数
のディジタル位相同期発振器が考えられるが、ここでは
、−次系ディジタル位相同期発振器を用いた一次系Ｄ（
ディジタル） ＰＬＬと二次系ディジタル位相同期発振
器を用いた二次系ＤＰＬＬについてそれぞれ一例を以下
に説明する。
発生する。このＭ相のクロックによってＡＮＤゲート３
−１〜３−８が制御され、バッファメモリ２−１〜２−
８に一時記憶されたデータが順番に読み出されシリアル
信号として出力線３に出力される。５は位相比較器で、
書込みクロックの内の１つの出力と読出しクロックの内
の１つの出力を位相比較し、相互の位相関係がπ（ラジ
アン）となる様に制御ノクルスを発生する。６は高周波
発振器で、装置の高周波ジッタ規格を満足させるために
発振周波数は書込みクロック信号周波数の数十倍に設定
される。７は上記ディジタル位相同期発振器であり、書
込みクロック信号周波数の丁度平均周波数に同期するよ
うに動作する。ディジタル位相同期発振器７には各次数
のディジタル位相同期発振器が考えられるが、ここでは
、−次系ディジタル位相同期発振器を用いた一次系Ｄ（
ディジタル） ＰＬＬと二次系ディジタル位相同期発振
器を用いた二次系ＤＰＬＬについてそれぞれ一例を以下
に説明する。
第２図に一次系ディジタル位相同期発振器２０を用いた
一次系ＤＰＬＬの一実施例のブロック図を示す。図にお
いて、１０は第１図の線１に対応する入力クロック線で
、１１は第２図の線４に対応する出力クロツク線である
。２１はＭ分周器で、第１図の書込みカウンタ１−１〜
１−８である。２２は第１図の読出カウンタ４−１〜４
−８である。
一次系ＤＰＬＬの一実施例のブロック図を示す。図にお
いて、１０は第１図の線１に対応する入力クロック線で
、１１は第２図の線４に対応する出力クロツク線である
。２１はＭ分周器で、第１図の書込みカウンタ１−１〜
１−８である。２２は第１図の読出カウンタ４−１〜４
−８である。
２３は第１図の位相比較器５である。２４はｕｐ−ｄｏ
ｗｎカウンタに、であり２位相比較器２３の出力パルス
によってカウンタがｕｐ又はｄｏｗｎ Ｌ ＋ ｕｐ
した場合にはに１パルスカウントした後除去パルスを発
生し、ｄｏｗｎした場合にも同様にＫ ｌ ／？パルス
ウントした後除去パルスを発生する。２５はＯＲケ゛−
トでカウンタに１が出力パルスを発生すると。
ｗｎカウンタに、であり２位相比較器２３の出力パルス
によってカウンタがｕｐ又はｄｏｗｎ Ｌ ＋ ｕｐ
した場合にはに１パルスカウントした後除去パルスを発
生し、ｄｏｗｎした場合にも同様にＫ ｌ ／？パルス
ウントした後除去パルスを発生する。２５はＯＲケ゛−
トでカウンタに１が出力パルスを発生すると。
カウンタＫｌを初期状態に設定する。２６は第１図の高
周波発振器６であＪ 、 ＤＰＬＬで発生する高周波ジ
ッタすなわち量子化雑音を装置の許容規格値内に設定す
るためには入力クロック周波数の数十倍に設定しなけれ
ばならない。又、高周波発振器２６で発生される周波数
は、 ＤＰＬＬの正しいＰｕ１ｌｉｎ Ｒａｎｇｅを得
るために入力クロックの公称周波数の整数倍に設定しな
ければならない。２７は位相制御回路で、高周波発振器
２６の発振周波数を２Ｎ、？” ｏとすると２通常Ｎｊ
’−ｏの出力・ぐルスを発生し。
周波発振器６であＪ 、 ＤＰＬＬで発生する高周波ジ
ッタすなわち量子化雑音を装置の許容規格値内に設定す
るためには入力クロック周波数の数十倍に設定しなけれ
ばならない。又、高周波発振器２６で発生される周波数
は、 ＤＰＬＬの正しいＰｕ１ｌｉｎ Ｒａｎｇｅを得
るために入力クロックの公称周波数の整数倍に設定しな
ければならない。２７は位相制御回路で、高周波発振器
２６の発振周波数を２Ｎ、？” ｏとすると２通常Ｎｊ
’−ｏの出力・ぐルスを発生し。
カウンタに１にて付加ノ４ルスが発生すると、１ビツト
のパルスが付加され、除去パルスが発生すると、１ビツ
トのパルスの除去が行なわれる。２８はＮ分周器で位相
制御回路２７で発生された・ぐルス列をＮ分周し、線１
０に入力される周波数に位相同期したパルスを発生する
。
のパルスが付加され、除去パルスが発生すると、１ビツ
トのパルスの除去が行なわれる。２８はＮ分周器で位相
制御回路２７で発生された・ぐルス列をＮ分周し、線１
０に入力される周波数に位相同期したパルスを発生する
。
ここで２本ＤＰＬＬの特徴は従来知られているＤＰＬＬ
回路にＭ分周器２１．２２が新たに追加された点にある
。この分周器を追加することにより２位相比較器２３の
特性は第３図から第４図に拡張される。又１本ＤＰＬＬ
の位相伝達特性Ｈ１（ｓ）は線１０の入力位相をψｉｎ
とし線１１の出力位相をψ。ｕｔとしラグラス表現する
と である。ここで、 Ｋ ＝ ｆｏ／Ｋｘ ［ｒａｄ／ｓ
〕で、に、はに１カウンクの段数である。この位相伝達
特性はＭ分周器２１及び２２を追加したことによっては
なんら修正を受けない。
回路にＭ分周器２１．２２が新たに追加された点にある
。この分周器を追加することにより２位相比較器２３の
特性は第３図から第４図に拡張される。又１本ＤＰＬＬ
の位相伝達特性Ｈ１（ｓ）は線１０の入力位相をψｉｎ
とし線１１の出力位相をψ。ｕｔとしラグラス表現する
と である。ここで、 Ｋ ＝ ｆｏ／Ｋｘ ［ｒａｄ／ｓ
〕で、に、はに１カウンクの段数である。この位相伝達
特性はＭ分周器２１及び２２を追加したことによっては
なんら修正を受けない。
次に第５図に二次系ディジタル位相同期発振器９０を用
いた二次系のＤＰＬＬの一実施例のブロック図を示す。
いた二次系のＤＰＬＬの一実施例のブロック図を示す。
第５図において、それぞれの各部は一次系のＤＰＬＬで
ある第２図と次の表１のごとく１対１の対応関係があり
、同様の動作をする。
ある第２図と次の表１のごとく１対１の対応関係があり
、同様の動作をする。
表 １
に２カウンタ１１６．Ｑカウンタ１１７．マルチシライ
ヤ１１８．及びＡＮＤグー）１１９，１２０によって、
２次ループが形成される。Ｋ２カウンタ１１６はｕｐ−
ｄｏｗｎカウンターで、に１カウンタ１１４の出力を計
数し、Ｑカウンタ１１７を制御する。Ｑカウンタ１１７
は記憶機能を有しＩＫ２カウンタ１１６によって制御さ
れた状態を記憶し。
ヤ１１８．及びＡＮＤグー）１１９，１２０によって、
２次ループが形成される。Ｋ２カウンタ１１６はｕｐ−
ｄｏｗｎカウンターで、に１カウンタ１１４の出力を計
数し、Ｑカウンタ１１７を制御する。Ｑカウンタ１１７
は記憶機能を有しＩＫ２カウンタ１１６によって制御さ
れた状態を記憶し。
マルチシライヤを制御する。マルチシライヤ１１８はＱ
カウンタ】１７に記憶されている数値ＸをＮ分周器１２
４かも送出されてくるパルス２個の中に出来るだけ均等
に配分する様に動き、ｐｚＰルスの区間中に１個のｉ９
ルスを出力する。ＡＮＤケ°−ト１１９及び１２０は極
性選別回路で、Ｑカウンター１１７の記憶情報によって
付加・ぐルス又は除去パルスを発生するように作用する
。ＯＲケ゛−ト１２１は、１次ループで発生した付加パ
ルス及び除去・ぐルスと２次ループで発生した付加パル
ス及び除去パルスをそれぞれ加算し２位相制御回路１２
３を制御する。この様にして完全２次系のＤＰＬＬが得
られる。
カウンタ】１７に記憶されている数値ＸをＮ分周器１２
４かも送出されてくるパルス２個の中に出来るだけ均等
に配分する様に動き、ｐｚＰルスの区間中に１個のｉ９
ルスを出力する。ＡＮＤケ°−ト１１９及び１２０は極
性選別回路で、Ｑカウンター１１７の記憶情報によって
付加・ぐルス又は除去パルスを発生するように作用する
。ＯＲケ゛−ト１２１は、１次ループで発生した付加パ
ルス及び除去・ぐルスと２次ループで発生した付加パル
ス及び除去パルスをそれぞれ加算し２位相制御回路１２
３を制御する。この様にして完全２次系のＤＰＬＬが得
られる。
この完全２次系のＤＰＬＬの特徴はＱカウンタの記憶機
能にあり、線１００に入ってくる周波数と高周波発振器
との間には整数比になっている必要がない点にある。こ
の特徴をいかすと、高周波発振器としてスタッフ同期装
置の高次群周波数を利用することが出来る。その−例と
して１．、５４４． Ｍｌ）／ｓのディジタル信号を２
８本多重化して４４．７３６Ｍｂ／ｓに多重化する北米
ハイアラキ−のＭ１３多重変換装置を挙げることが出来
る。
能にあり、線１００に入ってくる周波数と高周波発振器
との間には整数比になっている必要がない点にある。こ
の特徴をいかすと、高周波発振器としてスタッフ同期装
置の高次群周波数を利用することが出来る。その−例と
して１．、５４４． Ｍｌ）／ｓのディジタル信号を２
８本多重化して４４．７３６Ｍｂ／ｓに多重化する北米
ハイアラキ−のＭ１３多重変換装置を挙げることが出来
る。
尚、完全２次系のＤＰＬＬの位相伝達特性Ｈ２（８）は
１＋２ρ□ で与えられる０ここでωｎはＮａｔｕｒａｌ ｆｒｅｑ
ｕｅｎｃｅとよびβはｄａｍｐｉｎｇ ｆａｃｔｏｒと
いう。ここで、に１カウンタの段数をＫ １ ＋ Ｋ
２カウンタの段数をに２ 、マルチプライヤの１フレ
ーム長をＰとすると ωｎ ＝ ｆ ｏ／ｖ’Ｔｃ丁］Ｇ７Ｐ ［ｒａｄ
／ｓ］ぶ〜１．−てτη石 で与えられる。
１＋２ρ□ で与えられる０ここでωｎはＮａｔｕｒａｌ ｆｒｅｑ
ｕｅｎｃｅとよびβはｄａｍｐｉｎｇ ｆａｃｔｏｒと
いう。ここで、に１カウンタの段数をＫ １ ＋ Ｋ
２カウンタの段数をに２ 、マルチプライヤの１フレ
ーム長をＰとすると ωｎ ＝ ｆ ｏ／ｖ’Ｔｃ丁］Ｇ７Ｐ ［ｒａｄ
／ｓ］ぶ〜１．−てτη石 で与えられる。
以上説明したように本発明は、従来アナログＰＬＬが使
用されていた部分にディジタルＰＬＬを適用することに
より１回路を完全にディジタル化することか出来、集積
回路化を削ることが出来るため１回路の小型化、低消費
電力化ならびに単一電源化が達成出来、安価な受信ディ
スタッフ回路を提供できるという効果がある。
用されていた部分にディジタルＰＬＬを適用することに
より１回路を完全にディジタル化することか出来、集積
回路化を削ることが出来るため１回路の小型化、低消費
電力化ならびに単一電源化が達成出来、安価な受信ディ
スタッフ回路を提供できるという効果がある。
第１図は本発明の一実施例を示すブロック図。
第２図は一次系ディジタルＰＬＬの一例を示すブロック
図、第３図はディジタル位相比較器の一般特性を示す図
、第４図はＭ分周器を追加したことによって拡張された
第２図のディジタル位相比較器の特性を示す図、第５図
は二次系ディジタルＰＬＬの一例を示すブロック図であ
る。 １・・・書込みクロック信号の入力線、２・・・データ
の入力線、３・・・データの出力線、４・・・平滑化ク
ロックの転送線、１−］〜１−８・・・書込用分周器。 ２−１〜２−８・・・バッファメモリ、３−１〜３−８
−ＡＮＤ ）ｒ″′−ト、 ４．−１〜４−８−・・読
出し用／Ｊ）周器。 ５・・・位相比較器、６・・・高周波発振器、７・・・
ディジタル位相同期発振器、１０・・・書込みクロック
信号の入力線、１１・・・読み出クロック信号の出力線
。 ２１・・・Ｍ分周器、２２・・・Ｍ分周器、２３・・・
位相比較器＋ ２４−・ｕｐ−ｄｏｗｎカウンターＫｔ
ｒ ２５ ”・ＯＲダート、２６・・・高周波発振
器、２７・・・位相制御回路、２８・・・Ｎ分周器、１
００・・・書込みクロック信号の入力線、１０１・・・
読み出クロック信号の出力線、１１１・・・Ｍ分周器、
１１２・・・位相比較器。 １１３・−Ｍ分周器＋ １１４− ｕｐ−ｄｏｗｎカウ
ンターＫｌ 、１１５・ＯＲダート＋ １１６− ｕｐ
−ｄｏｗｎカウンターに２，１１７・・・Ｑカウンタ、
１１８・・・マルチプライヤ、１１９・・・ＡＮＤダー
ト、１２０・・・ＡＮＤダート、１２１・・・ＯＲグー
）、１２２・・・高周波発振器、１２３・・・位相制御
回路、１２４・・・Ｎ分周器。
図、第３図はディジタル位相比較器の一般特性を示す図
、第４図はＭ分周器を追加したことによって拡張された
第２図のディジタル位相比較器の特性を示す図、第５図
は二次系ディジタルＰＬＬの一例を示すブロック図であ
る。 １・・・書込みクロック信号の入力線、２・・・データ
の入力線、３・・・データの出力線、４・・・平滑化ク
ロックの転送線、１−］〜１−８・・・書込用分周器。 ２−１〜２−８・・・バッファメモリ、３−１〜３−８
−ＡＮＤ ）ｒ″′−ト、 ４．−１〜４−８−・・読
出し用／Ｊ）周器。 ５・・・位相比較器、６・・・高周波発振器、７・・・
ディジタル位相同期発振器、１０・・・書込みクロック
信号の入力線、１１・・・読み出クロック信号の出力線
。 ２１・・・Ｍ分周器、２２・・・Ｍ分周器、２３・・・
位相比較器＋ ２４−・ｕｐ−ｄｏｗｎカウンターＫｔ
ｒ ２５ ”・ＯＲダート、２６・・・高周波発振
器、２７・・・位相制御回路、２８・・・Ｎ分周器、１
００・・・書込みクロック信号の入力線、１０１・・・
読み出クロック信号の出力線、１１１・・・Ｍ分周器、
１１２・・・位相比較器。 １１３・−Ｍ分周器＋ １１４− ｕｐ−ｄｏｗｎカウ
ンターＫｌ 、１１５・ＯＲダート＋ １１６− ｕｐ
−ｄｏｗｎカウンターに２，１１７・・・Ｑカウンタ、
１１８・・・マルチプライヤ、１１９・・・ＡＮＤダー
ト、１２０・・・ＡＮＤダート、１２１・・・ＯＲグー
）、１２２・・・高周波発振器、１２３・・・位相制御
回路、１２４・・・Ｎ分周器。
Claims (1)
- １、ディスタッフ及び制御信号（同期信号等を含む）の
除去によって発生したギャップを吸収するためのバッフ
ァメモリと、該バッファメモリにデーターを書込むため
の第１のカウンターと、前記バッファメモリに書込まれ
たデーターを読み出すための第２のカウンターとを有し
、スタッフ同期多重変換装置に用いる受信ディスタッフ
回路であって、前記第１のカウンターの１つの出力と前
記第２のカウンターの１つの出力を位相比較し、相互の
位相関係がπ（ラジアン）となる様に制御パルスを発生
する位相比較器と、該位相比較器の出力によって制御さ
れ、高周波クロック源を基準クロックとして動作する全
ディジタル位相制御発振器とを有し、該全ディジタル位
相制御発振器によって平滑化されたクロックを、前記第
２のカウンターの読み出しクロック信号としたことを特
徴とする受信ディスタッフ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293247A JP2580564B2 (ja) | 1985-12-27 | 1985-12-27 | 受信デイスタツフ回路 |
| US06/947,240 US4803680A (en) | 1985-12-27 | 1986-12-29 | Destuffing circuit with a digital phase-locked loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293247A JP2580564B2 (ja) | 1985-12-27 | 1985-12-27 | 受信デイスタツフ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62154929A true JPS62154929A (ja) | 1987-07-09 |
| JP2580564B2 JP2580564B2 (ja) | 1997-02-12 |
Family
ID=17792346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60293247A Expired - Lifetime JP2580564B2 (ja) | 1985-12-27 | 1985-12-27 | 受信デイスタツフ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580564B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5715286A (en) * | 1995-05-31 | 1998-02-03 | Nec Corporation | Digital phase synchronous circuit and data receiving circuit including the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589455A (ja) * | 1981-07-09 | 1983-01-19 | Nec Corp | ジツタ抑圧用位相制御回路 |
| JPS59178038A (ja) * | 1983-03-28 | 1984-10-09 | Fujitsu Ltd | 位相同期回路 |
-
1985
- 1985-12-27 JP JP60293247A patent/JP2580564B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589455A (ja) * | 1981-07-09 | 1983-01-19 | Nec Corp | ジツタ抑圧用位相制御回路 |
| JPS59178038A (ja) * | 1983-03-28 | 1984-10-09 | Fujitsu Ltd | 位相同期回路 |
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|---|---|---|---|---|
| US5715286A (en) * | 1995-05-31 | 1998-02-03 | Nec Corporation | Digital phase synchronous circuit and data receiving circuit including the same |
| EP0746124A3 (en) * | 1995-05-31 | 1999-05-12 | Nec Corporation | Digital phase synchronous circuit and data receiving circuit including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2580564B2 (ja) | 1997-02-12 |
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| Date | Code | Title | Description |
|---|---|---|---|
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